KR0158646B1 - A mode automatic detection circuit of liquid crystal display device - Google Patents
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Abstract
이 발명은 액정표시장치의 모드 자동 검출 회로에 관한 것으로서, 풀-업 저항이 연결된 클럭 단자(CLK)에 데이터 인에이블 신호(DE)가 입력되고, 리셋단자(R)에 리셋 신호(RESET)가 입력되며, 데이터 단자(D)에 전원전압(Vdd)이 입력되는 제1디-플립플롭(11)과; 풀-업 저항이 연결된 클럭 단자(CLK)에 수직 동기 신호(VSYNC)가 입력되고, 리셋 단자(R)에 리셋 신호(RESET)가 입력되며, 데이터 단자(D)에 전원전압(Vdd)이 입력되는 제2디-플립플롭(12)과; 풀-업 저항이 연결된 클럭 단자(CLK)에 수평 동기 신호(HSYNC)가 입력되고, 리셋 단자(R)에 리셋 신호(RESET)가 입력되며, 데이터 단자(D)에 전원전압(Vdd)이 입력되는 제3디-플립플롭(13)과; 상기한 세 디-플립플롭(11,12,13)의 출력단자(Q)로부터 출력을 입력받아, 논리곱하여 출력하는 제1앤드 게이트(14)와; 상기한 제1디-플립플롭(11)의 반전 출력 단자(QB)의 출력과 상기한 제1앤드 게이트(14)의 출력을 입력으로 받아, 논리합하여 출력하는 오아 게이트(15)와; 상기한 오아 게이트(15)의 출력과 풀-업 저항이 연결된 제1모드 선택 신호(M_S1)를 입력받아, 논리곱하여 출력(MS1_0)하는 제2앤드 게이트(16)와; 상기한 제1앤드 게이트(14)의 출력과 풀-업 저항이 연결된 제2모드 선택 신호(M_S0)를 입력받아, 논리곱하여 출력(MS0_0)하는 제3앤드 게이트(17)를 포함하여 이루어져서, 모드를 세팅하는 핀을 사용하지 않아도, 인터페이스 집적회로가 모드를 자동으로 검출하여 각 모드에 따라 동작하므로써 생산성을 향상시킬 수 있고, 또한, 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)가 입력되어, 인터페이스 집적회로가 자동으로 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)를 검출했을 때에도, 동기 모드(SYNC Mode)나 데이터 인에이블 모드(DE Mode)를 사용하고자 하면, 모드 세팅 핀을 사용하여, 인터페이스 집적회로를 강제적으로 동기 모드(SYNC Mode)나 데이터 인에이블 모드(DE Mode)로 동작하게 할 수 있는 효과를 가진, 인터페이스 집적회로에 내장된, 액정표시장치의 모드 자동 검출회로에 관한 것이다.The present invention relates to a mode automatic detection circuit of a liquid crystal display, wherein a data enable signal (DE) is input to a clock terminal (CLK) to which a pull-up resistor is connected, and a reset signal (RESET) is applied to a reset terminal (R). A first de-flip flop 11 that is input and has a power supply voltage Vdd input to the data terminal D; The vertical sync signal VSYNC is input to the clock terminal CLK to which the pull-up resistor is connected, the reset signal RESET is input to the reset terminal R, and the power supply voltage Vdd is input to the data terminal D. A second di-flip flop 12; The horizontal synchronizing signal HSYNC is input to the clock terminal CLK to which the pull-up resistor is connected, the reset signal RESET is input to the reset terminal R, and the power supply voltage Vdd is input to the data terminal D. A third di flip-flop 13; A first end gate (14) for receiving an output from the output terminals (Q) of the three di-flip flops (11, 12, 13), and outputting the result of logical multiplication; An OR gate 15 which receives the output of the inverted output terminal QB of the first di-flip-flop 11 and the output of the first end gate 14 as an input, and outputs the logic sum; A second end gate 16 which receives the first mode selection signal M_S1 connected to the output of the OR gate 15 and the pull-up resistor, and performs an AND operation on the output MS1_0; And a third end gate 17 which receives the second mode selection signal M_S0 connected to the output of the first end gate 14 and the pull-up resistor, and performs a logical multiplication to output the output MS0_0. The interface integrated circuit automatically detects the mode and operates according to each mode without using the pin to set the productivity, and the synchronous & data enable mode (SYNC & DE Mode) is inputted. Even when the interface integrated circuit automatically detects the SYNC & DE Mode, if you want to use the SYNC Mode or the Data Enable Mode (DE Mode), use the mode setting pin. The mode of the liquid crystal display embedded in the interface integrated circuit, which has the effect of forcing the interface integrated circuit to operate in the SYNC mode or the data enable mode (DE mode). It relates to the same detection circuit.
Description
제1도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로를 나타낸 도면이다.1 is a diagram showing a mode automatic detection circuit of a liquid crystal display according to an embodiment of the present invention.
제2도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 동기 ＆ 데이터 인에이블 모드가 입력되었을 때, 각 위치의 출력 파형을 나타낸 타이밍도이다.2 is a timing diagram showing the output waveform of each position when the synchronous & data enable mode is input to the mode automatic detection circuit of the liquid crystal display device according to the embodiment of the present invention.
제3도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 동기 모드가 입력되었을 때, 각 위치의 출력 파형을 나타낸 타이밍도이다.3 is a timing diagram showing an output waveform of each position when a synchronous mode is input to the mode automatic detection circuit of the liquid crystal display device according to the embodiment of the present invention.
제4도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 데이터 인에이블 모드가 입력되었을 때, 각 위치의 출력 파형을 나타낸 타이밍도이다.4 is a timing diagram showing the output waveform of each position when the data enable mode is input to the mode automatic detection circuit of the liquid crystal display according to the embodiment of the present invention.
제5도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 각 모드가 입력되었을 때, 출력을 나타낸 표이다.5 is a table showing the output when each mode is input to the mode automatic detection circuit of the liquid crystal display according to the embodiment of the present invention.
제6도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 동기 ＆ 데이터 인에이블 모드가 입력되었을 때, 모드를 강제로 바꾼 출력을 나타낸 표이다.6 is a table showing an output of forcibly changing the mode when the synchronous & data enable mode is input to the mode automatic detection circuit of the liquid crystal display according to the embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 제1디-플립플롭 12 : 제2디-플립플롭11: first di-flip flop 12: second di-flip flop
13 : 제3디-플립플롭 14 : 제1앤드 게이트13: third D-flip flop 14: first end gate
15 : 오아 게이트 16 : 제2앤드 게이트15: ora gate 16: the second and gate
17 : 제3앤드 게이트17: third and gate
이 발명은 액정표시장치(LCD;Liquid Crystal Display)의 모드(Mode) 자동 검출(Detect)회로에 관한 것으로서, 더욱 상세하게 말하자면, 그래픽 카드(Graphic Card)에서 입력되는 모드 신호를 검출하여 이에 해당하는 파형을 자동으로 출력하는, 액정표시장치의 모드 자동 검출회로에 관한 것이다.The present invention relates to a mode automatic detection circuit of a liquid crystal display (LCD). More specifically, the present invention relates to detecting a mode signal input from a graphic card and A mode automatic detection circuit of a liquid crystal display device for automatically outputting waveforms.
액정표시장치는 컴퓨터의 그래픽 카드에서 출력되는 신호를 입력으로 받아서, 입력되는 각 모드 신호에 따라, 액정표시장치 모듈(Module) 내의 인터페이스 집적회로(Interface IC)가 타이밍 제어 신호를 만들어 액정표시장치 내의 드라이브 집적회로(Drive IC)를 구동시켜, 액정표시장치의 패널(Panel)에 데이터를 디스플레이한다. 이때 인터페이스 집적회로에 입력되는 신호는 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 데이터 인에이블 신호(DE), 주클럭 신호(MCLK), 데이터 신호(R,G,B)이다.The liquid crystal display receives a signal output from a computer graphics card, and according to each mode signal input, an interface integrated circuit (IC) in the LCD generates a timing control signal to generate a timing control signal in the liquid crystal display. The drive IC is driven to display data on a panel of the liquid crystal display. In this case, the signals input to the interface integrated circuit are the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, the data enable signal DE, the main clock signal MCLK, and the data signals R, G, and B.
그래픽 카드로부터 출력되는 신호중에서 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 주 클럭 신호(MCLK), 데이터 신호(R,G,B)가 출력되는 경우를 동기 모드(SYNC Mode)라고 하고, 데이터 인에이블 신호(DE), 주 클럭 신호(MCLK), 데이터 신호(R,G,B)가 출력되는 경우를 데이터 인에이블 모드(DE Mode)라고 하며, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 데이터 인에이블 신호(DE), 주 클럭 신호(MCLK), 데이터 신호(R,G,B)가 출력되는 경우를 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)라고 한다.Among the signals output from the graphics card, a case where the vertical synchronizing signal VSYNC, the horizontal synchronizing signal HSYNC, the main clock signal MCLK, and the data signals R, G, and B are output is called a sync mode. When the data enable signal DE, the main clock signal MCLK, and the data signals R, G, and B are output, it is called a data enable mode DE mode, and the vertical synchronization signal VSYNC and the horizontal synchronization The case where the signal HSYNC, the data enable signal DE, the main clock signal MCLK, and the data signals R, G, and B are output is referred to as synchronization & data enable mode SYNC & DE Mode.
한편, 종래에는 각 모드를 인터페이스 집적회로가 인식하기 위하여, 핀(Pin)으로 모드를 세팅(Setting)시켰고, 이 세팅된 모드에 따라 인터페이스 집적회로가 동작하였다.Meanwhile, in order to recognize each mode by the interface integrated circuit, a mode is set by a pin, and the interface integrated circuit operates according to the set mode.
그러나, 상기한 종래의 기술은 양산시, 모드에 따른 옵션(Option) 핀의 위치를 바꾸어 주어야하는 관계로 생상성이 떨어지며, 모드 세팅 핀의 점프 라인(Jump Line)의 납땜 불량으로 인하여, 인터페이스 집적회로가 동작하지 않는 경우가 발생한다는 문제점이 있다.However, the above-described conventional technology is inferior in productivity due to the need to change the position of the option pin according to the mode during mass production, and due to the poor soldering of the jump line of the mode setting pin, the interface integrated circuit There is a problem that it does not work.
따라서, 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 모드를 세팅하는 핀을 사용하지 않아도, 인터페이스 집적회로가 모드를 자동으로 검출하여 각 모드에 따라 동작하므로써 생산성을 향상시킬 수 있는, 인터페이스 집적회로에 내장된, 액정표시장치의 모드 자동 검출회로를 제공하기 위한 것이다.Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and the interface integrated circuit automatically detects a mode and operates according to each mode without using a mode setting pin, thereby improving productivity. Another aspect of the present invention is to provide a mode automatic detection circuit of a liquid crystal display device embedded in an interface integrated circuit.
그리고, 이 발명의 또 다른 목적은, 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)가 입력되어, 인터페이스 집적회로가 자동으로 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)를 검출했을 때에도, 동기 모드(SYNC Mode)나 데이터 인에이블 모드(DE Mode)를 사용하고자 하면, 모드 세팅 핀을 사용하여, 인터페이스 집적회로를 강제적으로 동기 모드(SYNC Mode)나 데이터 인에이블 모드(DE Mode)로 동작하게 할 수 있는, 액정표시장치의 모드 자동 검출회로를 제공하기 위한 것이다.Further, another object of the present invention is to synchronize even when the synchronization & data enable mode (SYNC & DE Mode) is input and the interface integrated circuit automatically detects the synchronization & data enable mode (SYNC & DE Mode). If you want to use SYNC Mode or Data Enable Mode, use the mode setting pin to force the interface integrated circuit to operate in SYNC Mode or Data Enable Mode. A mode automatic detection circuit of a liquid crystal display device can be provided.
상기한 목적을 달성하기 위한 수단으로써, 이 발명의 구성은, 풀-업 저항이 연결된 클럭 단자(CLK)에 데이터 인에이블 신호(DE)가 입력되고, 리셋 단자(R)에 리셋 신호(RESET)가 입력되며, 데이터 단자(D)에 전원전압(Vdd)이 입력되는 제1플립플롭(11)과; 풀-업 저항이 연결된 클럭 단자(CLK)에 수직 동기 신호(VSYNC)가 입력되고, 리셋 단자(R)에 리셋 신호(RESET)가 입력되며, 데이터 단자(D)에 전원전압(Vdd)이 입력되는 제2플립플롭(12)과; 풀-업 저항이 연결된 클럭 단자(CLK)에 수평 동기 신호(HSYNC)가 입력되고, 리셋 단자(R)에 리셋 신호(RESET)가 입력되며, 데이터 단자(D)에 전원전압(Vdd)이 입력되는 제3플립플롭(13)과; 상기한 세플립플롭의 출력을 입력받아, 논리곱하여 출력하는 제1논리곱 수단과; 상기한 제1검출 수단의 반전 출력과 상기한 제1논리곱 수단의 출력을 입력으로 받아, 논리합하여 출력하는 논리합 수단과; 상기한 논리합 수단의 출력과 제1모드 선택 신호를 입력받아, 논리곱하여 출력하는 제2논리곱 수단과; 상기한 제1논리곱 수단의 출력과 제2모드 선택신호를 입력받아, 논리곱하여 출력하는 제3논리곱 수단을 포함하여 이루어진다.As a means for achieving the above object, in the configuration of the present invention, the data enable signal DE is input to the clock terminal CLK to which the pull-up resistor is connected, and the reset signal RESET to the reset terminal R. A first flip-flop 11 into which a power supply voltage Vdd is input to the data terminal D; The vertical sync signal VSYNC is input to the clock terminal CLK to which the pull-up resistor is connected, the reset signal RESET is input to the reset terminal R, and the power supply voltage Vdd is input to the data terminal D. A second flip flop 12; The horizontal synchronizing signal HSYNC is input to the clock terminal CLK to which the pull-up resistor is connected, the reset signal RESET is input to the reset terminal R, and the power supply voltage Vdd is input to the data terminal D. A third flip flop 13; First logical multiplication means for receiving the output of the triple flip-flop, and outputting the result of logical multiplication; A logical sum means for receiving the inverted output of the first detection means and the output of the first logical product as an input, and performing logical sum on the output; Second logical multiplication means for receiving the output of the logical sum means and the first mode selection signal, and performing a logical multiplication on the output; And a third logical multiplication means for receiving the output of the first logical multiplication means and the second mode selection signal, and performing a logical multiplication on the output.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.By the above configuration, the most preferred embodiment that can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.
제1도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로를 나타낸 도면이다.1 is a diagram showing a mode automatic detection circuit of a liquid crystal display according to an embodiment of the present invention.
상기한 각 논리곱수단은, 상기한 제1디-플립플롭(11)의 반전 출력 단자(QB)의 출력과 상기한 제1앤드 게이트(14)의 출력을 입력으로 받아, 논리합하여 출력하는 오아(OR) 게이트(15)와; 상기한 오아 게이트(15)의 출력과 풀-업 저항이 연결된 제1모드 선택 신호(M_S1)를 입력받아, 논리곱하여 출력(MS1_0)하는 제2앤드 게이트(16)와; 상기한 제1앤드 게이트(14)의 출력과 풀-업 저항이 연결된 제2모드 선택 신호(M_S0)를 입력받아, 논리곱하여 출력(MS0_0)하는 제3앤드 게이트(17)를 포함하여 이루어진다.Each of the logical multiplication means receives the output of the inverted output terminal QB of the first de-flip flop 11 and the output of the first and gate 14 as inputs, and outputs the result of performing logical sum. (OR) gate 15; A second end gate 16 which receives the first mode selection signal M_S1 connected to the output of the OR gate 15 and the pull-up resistor, and performs an AND operation on the output MS1_0; And a third end gate 17 that receives the second mode selection signal M_S0 connected to the output of the first end gate 14 and the pull-up resistor, and performs an AND operation on the output MS0_0.
상기한 구성에 의한, 이 발명의 실시예에 따른 작용은 다음과 같다.With the above configuration, the operation according to the embodiment of the present invention is as follows.
제1도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로를 나타낸 도면이고, 제2도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 동기 ＆ 데이터 인에이블 모드가 입력되었을 때, 각 위치의 출력 파형을 나타낸 타이밍도이고, 제3도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 동기 모드가 입력되었을 때, 각 위치의 출력 파형을 나타낸 타이밍도이고, 제4도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 데이터 인에이블 모드가 입력되었을 때, 각 위치의 출력 파형을 나타낸 타이밍도이고, 제5도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 각 모드가 입력되었을 때, 출력을 나타낸 표이고, 제6도는 이 발명의 실시예에 따른, 액정표시장치의 모드 자동 검출회로에 동기 ＆ 데이터 인에이블 모드가 입력되었을 때, 모드를 강제로 바꾼 출력을 나타낸 표이다.1 is a diagram showing a mode automatic detection circuit of a liquid crystal display according to an embodiment of the present invention, and FIG. 2 is a synchronous & data enable mode to a mode automatic detection circuit of a liquid crystal display according to an embodiment of the present invention. Is a timing chart showing the output waveform of each position when is inputted, and FIG. 3 shows the output waveform of each position when the synchronous mode is inputted to the mode automatic detection circuit of the liquid crystal display according to the embodiment of the present invention. 4 is a timing diagram showing the output waveform of each position when the data enable mode is input to the mode automatic detection circuit of the liquid crystal display according to the embodiment of the present invention, and FIG. When each mode is input to the mode automatic detection circuit of the liquid crystal display according to the embodiment, the output is a table showing the mode, and FIG. 6 is a mode ruler of the liquid crystal display according to the embodiment of the present invention. When the synchronous detection circuit and a data enable mode is entered, a table showing the output change in the force mode.
제1도에 도시되어 있듯이, 회로에 전원이 인가되어, 데이터 인에이블 신호(DE), 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC)가 각플립플롭(11,12,13)에 입력되면, 입력의 첫 스위칭(Switching)시에 각플립플롭(11,12,13)의 출력 단자(Q)의 출력은 하이(High)로 유지하고 있으며, 제1디-플립플롭(11)의 반전 출력 단자(QB)의 출력은 로우(Low)를 유지하므로써, 오아 게이트(15)의 출력(1T)은 하이가 유지된다. 그리고, 제1앤드 게이트(14)의 출력(3T)도 하이가 유지된다. 또, 모드를 외부에서 세팅시켜주는 핀에 의한 신호(M_S1,M_S0)가 인가되지 않아도, 즉, 모드 세팅 핀을 플로팅(floating)하여도 풀-업 저항에 의해서 제2 및 제3앤드 게이트(16,17)의 입력(2T,4T)에는 하이 전압이 인가되어 제2앤드 게이트(16)의 출력(MS1_0)과 제3앤드 게이트(17)의 출력(MS0_0)은 모두 하이가 출력된다.As shown in FIG. 1, when power is applied to the circuit, the data enable signal DE, the vertical synchronizing signal VSYNC, and the horizontal synchronizing signal HSYNC are inputted to the flip-flops 11, 12, and 13, respectively. During the first switching of the input, the output of the output terminal Q of each flip-flop 11, 12, 13 is kept high and the inverted output of the first de-flip flop 11 The output 1T of the OR gate 15 is kept high by keeping the output of the terminal QB low. The output 3T of the first end gate 14 is also kept high. In addition, even if the signals M_S1 and M_S0 are not applied by the pins for setting the mode externally, that is, even when the mode setting pin is floating, the second and third end gates 16 are connected by the pull-up resistor. A high voltage is applied to the inputs 2T and 4T of, 17 so that both the output MS1_0 of the second and gate 16 and the output MS0_0 of the third and gate 17 are high.
그리고, 동기 모드(SYNC Mode)인 경우, 즉, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC)만 인가되고, 데이터 인에이블 신호(DE)는 인가되지 않았을때는, 초기 리셋 신호(RESET)에 의하여 제1디-플립플롭(11)의 출력단자(Q)의 출력은 모두 로우를 유지하고, 제1디-플립플롭(11)의 반전 출력 단자(QB)의 출력은 하이가 되어, 제2앤드 게이트(16)의 출력(MS1_0)은 하이가 된다. 또, 제1앤드 게이트(14)의 출력(3T)이 로우이므로 제3앤드 게이트(17)의 출력(MS0_0)은 로우가 된다.In the case of the SYNC mode, that is, only the vertical synchronizing signal VSYNC and the horizontal synchronizing signal HSYNC are applied, and the data enable signal DE is not applied to the initial reset signal RESET. As a result, the outputs of the output terminal Q of the first di-flop flop 11 are all kept low, and the output of the inverted output terminal QB of the first di-flop flop 11 becomes high, and the second The output MS1_0 of the AND gate 16 goes high. In addition, since the output 3T of the first end gate 14 is low, the output MS0_0 of the third end gate 17 is low.
끝으로, 데이터 인에이블 모드(DE Mode)인 경우, 즉, 데이터 인에이블 신호(DE)만 인가되고, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC)가 인가되지 않았을때는, 제2앤드 게이트(16)의 출력(MS1_0)이 로우가 되고, 제3앤드 게이트(17)의 출력(MS0_0)도 로우가 된다. 이 결과를 제5도에 표시하였다.Lastly, in the case of the data enable mode (DE mode), that is, only the data enable signal DE is applied and the vertical sync signal VSYNC and the horizontal sync signal HSYNC are not applied. The output MS1_0 of (16) goes low, and the output MS0_0 of the third and gate 17 also goes low. This result is shown in FIG.
간단하게 정리하면, 액정표시장치의 모드 자동 검출회로는 상기한 플립플롭(11,12,13)에 데이터 인에이블 신호(DE)만 입력되면 데이터 인에이블 모드(DE Mode)로, 상기한 디-플립플롭(11,12,13)에 수직 동기 신호(VSYNC)와 수평 동기 신호(HSYNC)만 입력되면 동기 모드(SYNC Mode)로, 상기한 디-플립플롭(11,12,13)에 데이터 인에이블 신호(DE)와 수직 동기 신호(VSYNC)와 수평 동기 신호(HSYNC)가 모두 입력되면 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)로 인식하여, 이에 따른 결과를 출력한다.In brief, the mode automatic detection circuit of the liquid crystal display device enters the data enable mode (DE mode) when only the data enable signal (DE) is input to the flip-flops (11, 12, 13). When only the vertical synchronizing signal VSYNC and the horizontal synchronizing signal HSYNC are input to the flip-flops 11, 12, and 13, the data is input to the de-flip flops 11, 12, and 13 in the sync mode. When both of the enable signal DE, the vertical synchronizing signal VSYNC, and the horizontal synchronizing signal HSYNC are input, the signal is recognized as the sync & data enable mode SYNC & DE mode, and the result is output.
따라서, 이와 같이 모드가 검출되면, 이를 이용하여 인터페이스 집적회로가 각 모드에 필요한 타이밍 제어 신호를 만들어 드라이브 집적회로에 출력하므로써, 액정표시장치의 패널에 데이터를 디스플레이한다.Therefore, when the mode is detected in this manner, the interface integrated circuit generates the timing control signal necessary for each mode and outputs the timing control signal to the drive integrated circuit, thereby displaying data on the panel of the liquid crystal display.
한편, 인터페이스 집적회로에 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)가 입력될 때, 모드를 강제적으로 바꿀 필요가 생기면, 제1모드 선택 신호(M_S1)와 제2모드 선택 신호(M_S0)가 연결된 모드 세팅 핀을 인위적으로 세팅하므로써, 인터페이스 집적회로가 동기 모드(SYNC Mode)나 데이터 인에이블 모드(DE Mode)로 동작하도록 모드를 변환할 수 있다.On the other hand, when the synchronization & data enable mode (SYNC & DE Mode) is input to the interface integrated circuit, if the mode needs to be forcibly changed, the first mode selection signal M_S1 and the second mode selection signal M_S0 are applied. By artificially setting the connected mode setting pins, the interface can be switched to operate in either SYNC or DEA mode.
예를 들면, 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)로 입력되고 있을 때, 인위적으로, 제1모드 선택 신호(M_S1)를 하이로 세팅하고, 제2모드 선택 신호(M_S0)를 로우로 세팅하면, 제2앤드 게이트(16)의 출력(MS1_0)은 하이가 되고, 제3앤드 게이트(17)의 출력(MS0_0)은 로우가 되어, 인터페이스 집적회로에서는 동기 모드(SYNC Mode)에 필요한 파형이 출력되게 된다. 마찬가지로, 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)로 입력되고 있을 때, 인위적으로, 제1모드 선택 신호(M_S1)를 로우로 세팅하고, 제2모드 선택 신호(M_S0)를 로우로 세팅하면, 제2앤드 게이트(16)의 출력(MS1_0)과 제3앤드 게이트(17)의 출력(MS0_0)이 모두 로우가 되어, 인터페이스 집적회로에서는 데이터 인에이블 모드(DE Mode)에 필요한 파형이 출력되게 된다. 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)로 입력되고 있을 때, 모드 세팅 핀의 세팅에 따른 결과를 제6도에 표시하였다.For example, when inputting in the SYNC & DE mode, artificially, the first mode selection signal M_S1 is set high and the second mode selection signal M_S0 is set low. When set, the output MS1_0 of the second and gate 16 becomes high, and the output MS0_0 of the third and gate 17 becomes low, and the waveform required for the synchronous mode (SYNC Mode) in the interface integrated circuit. Will be output. Similarly, when inputting in the SYNC & DE mode, artificially setting the first mode selection signal M_S1 low and setting the second mode selection signal M_S0 low The output MS1_0 of the second end gate 16 and the output MS0_0 of the third end gate 17 are both low, so that the waveform required for the data enable mode (DE Mode) is output from the interface integrated circuit. do. When inputting in the SYNC & DE mode, the result of setting the mode setting pin is shown in FIG.
이상에서와 같이 이 발명의 실시예에서, 모드를 세팅하는 핀을 사용하지 않아도, 인터페이스 집적회로가 모드를 자동으로 검출하여 각 모드에 따라 동작하므로써 생산성을 향상시킬 수 있고, 또한 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)가 입력되어, 인터페이스 집적회로가 자동으로 동기 ＆ 데이터 인에이블 모드(SYNC ＆ DE Mode)를 검출했을 때에도, 동기 모드(SYNC Mode)나 데이터 인에이블 모드(DE Mode)를 사용하고자 하면, 모드 세팅 핀을 사용하여, 인터페이스 집적회로를 강제적으로 동기 모드(SYNC Mode)나 데이터 인에이블 모드(DE Mode)로 동작하게 할 수 있는 효과를 가진, 인터페이스 집적회로에 내장된, 액정표시장치의 모드 자동 검출회로를 제공할 수 있다.As described above, in the embodiment of the present invention, even without using the mode setting pin, the interface integrated circuit automatically detects the mode and operates according to each mode, thereby improving productivity, and enabling synchronization & data enablement. Even when the SYNC & DE Mode is input and the interface integrated circuit automatically detects the SYNC & DE Mode, the SYNC Mode and the Data Enable Mode DE Mode are selected. If desired, a liquid crystal contained in the interface integrated circuit, which has the effect of forcibly operating the interface integrated circuit in the SYNC mode or the data enable mode using the mode setting pin. A mode automatic detection circuit of a display device can be provided.
이 발명의 이러한 효과는 액정표시장치 분야에 이용될 수 있다.This effect of the present invention can be used in the field of liquid crystal display devices.
Claims (6)
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| KR0158646B1 true KR0158646B1 (en) | 1999-03-20 |
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Cited By (3)
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| KR100429394B1 (en) * | 1997-12-29 | 2004-06-16 | 비오이 하이디스 테크놀로지 주식회사 | Automatic mode detection circuit of lcd |
| KR100444796B1 (en) * | 1997-09-09 | 2004-10-14 | 삼성전자주식회사 | Circuit for generating resolution mode signal for use in liquid crystal display device, especially supplying uniform resolution mode signal |
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