KR100936818B1 - Rest circuit of timing controller - Google Patents

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Abstract

본 발명은 전원 온/오프 동작의 반복시에도 안정적으로 타이밍 컨트롤러를 리셋시킴과 아울러 타이밍 컨트롤러에 내장될 수 있는 타이밍 컨트롤러의 리셋 회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a reset circuit of a timing controller that can be built in the timing controller while stably resetting the timing controller even when the power on / off operation is repeated.

본 발명의 타이밍 컨트롤러 리셋 회로는 구동 전압 입력 라인에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 구동 전압을 제1 기간 만큼 지연시켜 출력하기 위한 제1 지연부와; 상기 구동 전압과 제1 지연부를 통해 지연된 구동 전압을 논리곱 연산하여 제1 리셋 신호를 발생하기 위한 제1 논리곱 게이트와; 상기 제1 논리곱 게이트의 출력단에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 제1 리셋 신호를 제2 기간 만큼 지연시켜 출력하기 위한 제2 지연부와; 상기 제1 리셋 신호와 상기 제2 지연부의 출력 신호를 논리곱 연산하여 제2 리셋 신호를 발생하기 위한 제2 논리곱 게이트를 구비하는 것을 특징으로 한다.
The timing controller reset circuit of the present invention includes a first delay unit for delaying and outputting the driving voltage by a first period using a plurality of flip flops connected in series with a driving voltage input line; A first AND gate for performing an AND operation on the driving voltage and the driving voltage delayed through the first delay unit to generate a first reset signal; A second delay unit for delaying and outputting the first reset signal by a second period using a plurality of flip flops connected in series to an output terminal of the first AND gate; And a second AND gate for performing an AND operation on the first reset signal and the output signal of the second delay unit to generate a second reset signal.

타이밍 컨트롤러, 리셋Timing controller, reset

Description

타이밍 컨트롤러의 리셋 회로{REST CIRCUIT OF TIMING CONTROLLER} Reset circuit of timing controller {REST CIRCUIT OF TIMING CONTROLLER}             

도 1은 통상적인 액정 표시 장치를 도시한 도면.1 illustrates a conventional liquid crystal display device.

도 2는 도 1에 도시된 타이밍 컨트롤러의 리셋 회로를 구체적으로 도시한 도면.FIG. 2 is a diagram specifically showing a reset circuit of the timing controller shown in FIG. 1; FIG.

도 3은 도 2에 도시된 리셋 회로의 출력 파형도.3 is an output waveform diagram of the reset circuit shown in FIG. 2;

도 4는 본 발명의 타이밍 컨트롤러의 리셋 회로를 도시한 도면.4 illustrates a reset circuit of the timing controller of the present invention.

도 5는 도 4에 도시된 리셋 회로의 출력 파형도.Fig. 5 is an output waveform diagram of the reset circuit shown in Fig. 4.

<도면의 주요부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

12 : 액정 표시 패널 14 : 게이트 드라이버12 liquid crystal display panel 14 gate driver

16 : 데이터 드라이버 18 : 타이밍 컨트롤러16: data driver 18: timing controller

20, 30 : 리셋 회로 32 : 제1 지연부20, 30: reset circuit 32: first delay unit

34 : 제2 지연부
34: second delay unit

본 발명은 액정 표시 장치에 관한 것으로서, 특히 타이밍 컨트롤러를 안정적으로 리셋시킬 수 있는 타이밍 컨트롤러의 리셋 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a reset circuit of a timing controller that can stably reset a timing controller.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화소 매트릭스를 갖는 액정 패널과, 액정 패널을 구동하기 위한 드라이버를 구비한다.The liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display includes a liquid crystal panel having a pixel matrix and a driver for driving the liquid crystal panel.

구체적으로, 액정 표시 장치는 도 1에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(12)과, 액정 패널(12)의 게이트 라인들(GL1 내지 GLm)을 구동하기 위한 게이트 드라이버(14)와, 액정 패널(12)의 데이터 라인들(DL1 내지 DLn)을 구동하기 위한 데이터 드라이버(16)와, 게이트 드라이버(14)와 데이터 드라이버(16)의 구동 타이밍을 제어하기 위한 타이밍 컨트롤러(18)를 구비한다.Specifically, the liquid crystal display includes a liquid crystal panel 12 having a pixel matrix, a gate driver 14 for driving gate lines GL1 to GLm of the liquid crystal panel 12, as shown in FIG. A data driver 16 for driving the data lines DL1 to DLn of the liquid crystal panel 12, and a timing controller 18 for controlling the driving timing of the gate driver 14 and the data driver 16. do.

액정 패널(12)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차로 정의되는 영역마다 형성된 화소들로 구성된 화소 매트릭스를 구비한다. 화소들 각각은 화소 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(TFT)들을 구비한다. The liquid crystal panel 12 includes a pixel matrix composed of pixels formed at respective regions defined by intersections of the gate lines GL and the data lines DL. Each of the pixels includes a liquid crystal cell Clc for adjusting light transmittance according to a pixel signal, and thin film transistors TFT for driving the liquid crystal cell Clc.

박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔 신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 화소 신호를 액정셀(Clc)에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀(Clc)에 충전된 화소 신호가 유지되게 한다. The thin film transistor TFT is turned on when the scan signal from the gate line GL, that is, the gate high voltage VGH is supplied, and supplies the pixel signal from the data line DL to the liquid crystal cell Clc. The thin film transistor TFT is turned off when the gate low voltage VGL is supplied from the gate line GL to maintain the pixel signal charged in the liquid crystal cell Clc.

액정셀(Clc)은 등가적으로 캐패시터로 표현되며, 액정을 사이에 두고 대면하 는 공통 전극과 박막 트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 그리고, 액정셀(Clc)은 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터(도시하지 않음)를 더 구비한다. 이러한 액정셀(Clc)은 박막 트랜지스터(TFT)를 통해 충전되는 화소 신호에 따라 유전 이방성을 가지는 액정의 배열 상태가 가변하여 광 투과율을 조절함으로써 계조를 구현하게 된다. The liquid crystal cell Clc is equivalently represented by a capacitor, and includes a common electrode facing each other with a liquid crystal interposed therebetween and a pixel electrode connected to the thin film transistor TFT. In addition, the liquid crystal cell Clc further includes a storage capacitor (not shown) so that the charged pixel signal is stably maintained until the next pixel signal is charged. In the liquid crystal cell Clc, an array state of liquid crystals having dielectric anisotropy varies according to pixel signals charged through the thin film transistor TFT, thereby adjusting grayscale.

게이트 드라이버(14)는 타이밍 컨트롤러(18)로부터의 게이트 스타트 펄스(Gate Start Pulse; GSP)를 게이트 쉬프트 클럭(Gate Shift Clock; GSC)에 따라 쉬프트시켜 게이트 라인들(GL)에 순차적으로 게이트 하이 전압(VGH)을 갖는 스캔 펄스를 공급한다. 그리고, 게이트 드라이버(14)는 게이트 라인들(GL)에 게이트 하이 전압(VGH)의 스캔 펄스가 공급되지 않는 나머지 기간에서는 게이트 로우 전압(VGL)을 공급하게 된다. 또한, 게이트 드라이버(14)는 상기 스캔 펄스의 펄스 폭을 타이밍 컨트롤러(18)로부터의 게이트 출력 이네이블(Gate Output Enable; GOE) 신호에 따라 제어하게 된다.The gate driver 14 shifts the gate start pulse GSP from the timing controller 18 according to the gate shift clock GSC to sequentially gate high voltages to the gate lines GL. Supply a scan pulse with (VGH). The gate driver 14 supplies the gate low voltage VGL to the gate lines GL in the remaining periods during which the scan pulse of the gate high voltage VGH is not supplied. In addition, the gate driver 14 controls the pulse width of the scan pulse according to a gate output enable (GOE) signal from the timing controller 18.

데이터 드라이버(16)는 타이밍 컨트롤러(18)로부터의 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 데이터 드라이버(16)는 상기 SSC에 따라 입력되는 화소 데이터(RGB)를 상기 샘플링 신호에 따라 래치한 후 소스 출력 이네이블(Source Output Enable; SOE) 신호에 응답하여 라인단위로 공급한다. 이어서, 데이터 드라이버(16)는 라인단위로 공급되는 화소 데이터(RGB)를 감마 전 압부(도시하지 않음)로부터의 감마 전압을 아날로그 화소 신호로 변환하여 데이터 라인들(DL)에 공급한다. 여기서, 데이터 드라이버(16)는 상기 화소 데이터를 화소 신호로 변환할 때 타이밍 컨트롤러(18)로부터의 극성 제어(POL) 신호에 응답하여 그 화소 신호의 극성을 결정하게 된다. 그리고, 데이터 드라이버(16)는 상기 소스 출력 이네이블(SOE) 신호에 응답하여 상기 화소 신호가 데이터 라인들(DL)에 공급되는 기간을 결정한다.The data driver 16 shifts the source start pulse SSP from the timing controller 18 according to the source shift clock SSC to generate a sampling signal. The data driver 16 latches the pixel data RGB according to the SSC according to the sampling signal and supplies the data in units of lines in response to a source output enable (SOE) signal. Subsequently, the data driver 16 converts the gamma voltage from a gamma voltage unit (not shown) into pixel data RGB supplied in line units, and converts the gamma voltage from an gamma voltage unit (not shown) to an analog pixel signal to supply the data lines DL. Here, the data driver 16 determines the polarity of the pixel signal in response to the polarity control (POL) signal from the timing controller 18 when converting the pixel data into the pixel signal. The data driver 16 determines a period in which the pixel signal is supplied to the data lines DL in response to the source output enable signal SOE.

타이밍 컨트롤러(18)는 게이트 드라이버(14)를 제어하는 GSP, GSC, GOE 신호 등을 발생하고, 데이터 드라이버(16)를 제어하는 SSP, SSC, SOE, POL 신호 등을 발생한다. 이 경우, 타이밍 컨트롤러(18)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 화소 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 상기 GSP, GSC, GOE, SSP, SSC, SOE, POL 등과 같은 제어신호들을 생성하게 된다. The timing controller 18 generates GSP, GSC, GOE signals, etc. for controlling the gate driver 14, and generates SSP, SSC, SOE, POL signals, etc., for controlling the data driver 16. In this case, the timing controller 18 transmits a data enable (DE) signal, a horizontal sync signal (Hsync), a vertical sync signal (Vsync), and pixel data (RGB) indicating a valid data section input from the outside. Control signals such as the GSP, GSC, GOE, SSP, SSC, SOE, and POL are generated by using a dot clock (DCLK) that determines timing.

이러한 타이밍 컨트롤러(18)는 액정 표시 장치의 전원이 온될 때마다 초기화될 수 있도록 도 2에 도시된 바와 같이 리셋 회로(20)를 구비한다.The timing controller 18 includes a reset circuit 20 as shown in FIG. 2 so that the timing controller 18 can be initialized every time the power supply of the liquid crystal display is turned on.

도 2를 참조하면, 타이밍 컨트롤러(18)의 리셋 회로(20)는 구동 전압원(VCC)과 기저 전압원(GND) 사이에 직렬로 접속된 제1 캐패시터(C1) 및 제1 저항(R1)과, 그 제1 캐패시터(C1) 및 제1 저항(R1)과 병렬로 접속된 제2 캐패시터(C2) 및 제2 저항(R2)을 구비한다. 2, the reset circuit 20 of the timing controller 18 includes a first capacitor C1 and a first resistor R1 connected in series between a driving voltage source VCC and a ground voltage source GND. A second capacitor C2 and a second resistor R2 connected in parallel with the first capacitor C1 and the first resistor R1 are provided.                         

도 2에 도시된 리셋 회로(20)는 제1 캐패시터(C1) 및 제1 저항(R1) 사이의 제1 노드(N1)에서 R1C1 시정수에 따른 제1 리셋 신호(RS1)를 발생하고, 제2 캐패시터(C2) 및 제2 저항(R2) 사이의 제2 노드(N2)에서 R2C2 시정수에 따른 제2 리셋 신호(RS2)를 발생한다. 여기서, 제1 및 제2 리셋 신호(RS1, RS2)는 제1 및 제2 노드(N1, N2) 상에서의 RC 시정수 차이에 따라 도 3에 도시된 바와 같이 기저 전압(0V)으로부터 서로 다른 상승 기간(T1, T2)을 가지고 구동 전압(VCC)까지 상승하게 된다. 도 3에서 상대적으로 짧은 상승 기간(T1)을 갖는 제1 리셋 신호(RS1)는 전원이 턴-온되어 구동 전압(VCC)이 공급되기 시작하면 타이밍 컨트롤러(18) 자체를 리셋시키는 역할을 하고, 상대적으로 긴 상승 기간(T2)을 갖는 제2 리셋 신호(RS2)는 전술한 바와 같이 타이밍 컨트롤러(18)에서 게이트 드라이버(14) 및 데이터 드라이버(16)의 제어신호들을 발생하는 제어신호 발생부를 리셋시키는 역할을 하게 된다. The reset circuit 20 shown in FIG. 2 generates the first reset signal RS1 according to the R1C1 time constant at the first node N1 between the first capacitor C1 and the first resistor R1, and The second reset signal RS2 according to the R2C2 time constant is generated at the second node N2 between the second capacitor C2 and the second resistor R2. Here, the first and second reset signals RS1 and RS2 rise different from the base voltage 0V as shown in FIG. 3 according to the RC time constant difference on the first and second nodes N1 and N2. With the periods T1 and T2, the voltage rises to the driving voltage VCC. In FIG. 3, the first reset signal RS1 having a relatively short rise period T1 serves to reset the timing controller 18 when the power is turned on and the driving voltage VCC starts to be supplied. As described above, the second reset signal RS2 having the relatively long rising period T2 resets the control signal generator that generates the control signals of the gate driver 14 and the data driver 16 in the timing controller 18. It will play a role.

이러한 종래의 리셋 회로(20)를 이용한 타이밍 컨트롤러(18)는 전원이 턴-온되면 제1 리셋 신호(RS1)에 의해 리셋되어 동작을 시작하게 되고, 제2 리셋 신호(RS2)에 의해 제어 신호 발생부가 리셋되어 전술한 제어 신호들을 발생하게 된다. The timing controller 18 using the conventional reset circuit 20 is reset by the first reset signal RS1 when the power is turned on to start the operation, and the control signal by the second reset signal RS2. The generator is reset to generate the control signals described above.

그러나, 종래의 타이밍 컨트롤러(18)의 리셋 회로(20)는 RC 시정수를 이용함에 따라 전원의 턴-온/턴-오프 동작이 반복되는 경우 캐패시터(C1, C2)에 충전된 전하가 제대로 방전되지 못하여 타이밍 컨트롤러(18)의 리셋 동작에 오동작이 발생하는 문제점이 있다. 그리고, 종래의 타이밍 컨트롤러(18)의 리셋 회로(20)는 도 2에 도시된 바와 같이 타이밍 컨트롤러(18)의 외부에 장착되어 그 리셋 회로(20)를 위한 별도의 회로 면적을 필요로 하므로 회로 면적의 축소에 한계가 있게 된다.
However, since the reset circuit 20 of the conventional timing controller 18 uses the RC time constant, when the turn-on / turn-off operation of the power supply is repeated, the charges charged in the capacitors C1 and C2 discharge properly. Failure to do so may cause malfunction of the reset operation of the timing controller 18. Since the reset circuit 20 of the conventional timing controller 18 is mounted outside the timing controller 18 as shown in FIG. 2, a separate circuit area for the reset circuit 20 is required. There is a limit to the reduction of the area.

따라서, 본 발명의 목적은 전원 온/오프 동작의 반복시에도 안정적으로 타이밍 컨트롤러를 리셋시킴과 아울러 타이밍 컨트롤러에 내장될 수 있는 타이밍 컨트롤러의 리셋 회로를 제공하는 것이다.
Accordingly, an object of the present invention is to provide a reset circuit of a timing controller that can be embedded in the timing controller stably while stably resetting the timing controller even when the power supply on / off operation is repeated.

상기 목적들을 달성하기 위하여, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로는 구동 전압 입력 라인에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 구동 전압을 제1 기간 만큼 지연시켜 출력하기 위한 제1 지연부와; 상기 구동 전압과 제1 지연부를 통해 지연된 구동 전압을 논리곱 연산하여 제1 리셋 신호를 발생하기 위한 제1 논리곱 게이트와; 상기 제1 논리곱 게이트의 출력단에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 제1 리셋 신호를 제2 기간 만큼 지연시켜 출력하기 위한 제2 지연부와; 상기 제1 리셋 신호와 상기 제2 지연부의 출력 신호를 논리곱 연산하여 제2 리셋 신호를 발생하기 위한 제2 논리곱 게이트를 구비하는 것을 특징으로 한다.In order to achieve the above objects, the reset circuit of the timing controller according to the present invention comprises a first delay unit for delaying and outputting the driving voltage by a first period using a plurality of flip flops connected in series to a driving voltage input line. Wow; A first AND gate for performing an AND operation on the driving voltage and the driving voltage delayed through the first delay unit to generate a first reset signal; A second delay unit for delaying and outputting the first reset signal by a second period using a plurality of flip flops connected in series to an output terminal of the first AND gate; And a second AND gate for performing an AND operation on the first reset signal and the output signal of the second delay unit to generate a second reset signal.

상기 리셋 회로는 상기 타이밍 컨트롤러에 내장되는 것을 특징으로 한다.The reset circuit may be built in the timing controller.

상기 제1 지연부는 외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통 으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 공급 전압을 지연시켜 출력하는 것을 특징으로 한다.The first delay unit may be configured to delay and output the supply voltage by a plurality of clock signal cycles which are commonly supplied to clock terminals of the plurality of flip flops from the outside.

상기 제2 지연부는 외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 제1 리셋 신호를 지연시켜 출력하는 것을 특징으로 한다.The second delay unit may delay and output the first reset signal by a plurality of clock signal cycles which are commonly supplied to clock terminals of the plurality of flip flops from the outside.

상기 제1 리셋 신호는 상기 타이밍 컨트롤러를 전체적으로 리셋시키고, 상기 제2 리셋 신호를 상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 리셋시키는 것을 특징으로 한다.The first reset signal resets the timing controller as a whole, and resets the control signal generator that generates the control signals to be supplied to the gate driver and the data driver of the liquid crystal display by embedding the second reset signal in the timing controller. It features.

상기 제1 리셋 신호는 상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 리셋시키고, 상기 제2 리셋 신호는 상기 타이밍 컨트롤러를 전체적으로 리셋시키는 것을 특징으로 한다.The first reset signal may be embedded in the timing controller to reset a control signal generator for generating control signals to be supplied to a gate driver and a data driver of the liquid crystal display, and the second reset signal may reset the timing controller as a whole. It features.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시 예에 따른 타이밍 컨트롤러의 리셋 회로(30)를 도시한 것이고, 도 5는 도 4에 도시된 리셋 회로(30)의 출력 파형을 도시한 것이다.4 illustrates a reset circuit 30 of the timing controller according to an exemplary embodiment of the present invention, and FIG. 5 illustrates output waveforms of the reset circuit 30 illustrated in FIG. 4.

도 4에 도시된 타이밍 컨트롤러의 리셋 회로(30)는 다수개의 플립 플롭(FF1 내지 FFm)을 구비하여 구동 전압(VCC)을 일정 기간 지연시키기 위한 제1 지연부(32)와, 구동 전압(VCC)과 제1 지연부(32)의 출력 신호를 논리곱 연산하여 제1 리셋 신호(RS1)를 발생하는 제1 논리곱(이하, AND1이라 함) 게이트와, 다수개의 플립 플롭(FFm+1 내지 FFn)을 구비하여 제1 리셋 신호(RS1)를 일정 기간 지연시키기 위한 제2 지연부(34)와, 제1 리셋 신호(RS1)와 제2 지연부(34)의 출력 신호를 논리곱 연산하여 제2 리셋 신호(RS2)를 발생하는 제2 논리곱(이하, AND2라 함) 게이트를 구비한다.The reset circuit 30 of the timing controller shown in FIG. 4 includes a plurality of flip flops FF1 to FFm, and includes a first delay unit 32 for delaying the driving voltage VCC for a predetermined period and a driving voltage VCC. ) And a first AND gate (hereinafter, referred to as AND1) for generating a first reset signal RS1 by performing an AND operation on the output signal of the first delay unit 32, and a plurality of flip flops (FFm + 1 to). FFn to perform a logical AND operation on the second delay unit 34 for delaying the first reset signal RS1 for a predetermined period, and the output signals of the first reset signal RS1 and the second delay unit 34. A second AND-gate (hereinafter, referred to as AND2) gate for generating the second reset signal RS2 is provided.

제1 지연부(32)는 직렬로 연결된 다수개의 플립 플롭, 예를 들면 D 플립 플롭(FF1 내지 FFm)를 구비한다. 제1 D 플립 플롭(FF1)은 전원부(도시하지 않음)로부터의 구동 전압(VCC)를 자신의 데이터 입력 단자로, 외부로부터 입력되는 클럭 신호(CLK)를 클럭 단자로 입력한다. 예를 들면, 클럭 신호(CLK)로는 외부로부터 타이밍 컨트롤러(도시하지 않음)로 입력되는 화소 데이터(RGB) 전송 타이밍을 결정하는 도트 클럭 신호(DCLK)가 이용된다. 이러한 제1 D 플립 플롭(FF1)은 클럭 신호(CLK)의 주기 만큼 구동 전압(VCC)을 지연시켜 출력한다. 제2 내지 제m D 플립 플롭(FF2 내지 FFm)은 이전단 D 플립 플롭(FF)으로부터의 출력 신호를 자신의 데이터 입력 단자로, 클럭 신호(CLK)를 클럭 단자로 입력한다. 이러한 제2 내지 제m D 플립 플롭(FF2 내지 FFm) 각각은 클럭 신호(CLK)의 주기 만큼 이전단 D 플립 플롭(FF)의 출력 신호를 지연시켜 출력하게 된다. 결과적으로, 제1 지연부(32)는 m개의 D 플립 플롭(FF1 내지 FFm)을 구비하는 경우 구동 전압(VCC)을 m개의 클럭 신호(DCLK) 주기 만큼 지연시켜 출력하게 된다. The first delay unit 32 has a plurality of flip flops connected in series, for example, D flip flops FF1 to FFm. The first D flip-flop FF1 inputs a driving voltage VCC from a power supply unit (not shown) to its data input terminal and a clock signal CLK input from the outside to a clock terminal. For example, as the clock signal CLK, a dot clock signal DCLK that determines the transmission timing of the pixel data RGB input from the outside to a timing controller (not shown) is used. The first D flip-flop FF1 delays and outputs the driving voltage VCC by a period of the clock signal CLK. The second to m th flip flops FF2 to FFm input the output signal from the previous D flip flop FF to its data input terminal and the clock signal CLK to the clock terminal. Each of the second to m th flip flops FF2 to FFm delays and outputs the output signal of the previous D flip flop FF by the period of the clock signal CLK. As a result, when the first delay unit 32 includes m D flip flops FF1 to FFm, the first delay unit 32 delays the driving voltage VCC by m clock signal DCLK cycles and outputs the delayed m voltage.

AND1 게이트는 구동 전압(VCC)과 제1 지연부(32)의 출력 신호, 즉 m번째 D 플립 플롭(FFm)의 출력 신호를 논리곱 연산하여 도 5에 도시된 바와 같이 제1 시점(T1)에서 하이 상태가 되는 제1 리셋 신호(RS1)를 발생한다. 이 제1 리셋 신호(RS1)는 전원부(도시하지 않음)가 턴-온되면 타이밍 컨트롤러(도시하지 않음)가 리셋되어 구동을 시작하게 된다. The AND1 gate performs an AND operation on the driving voltage VCC and the output signal of the first delay unit 32, that is, the output signal of the m-th D flip-flop FFm, and as shown in FIG. 5, the first time point T1. Generates a first reset signal RS1 that becomes high. When the power supply unit (not shown) is turned on, the first reset signal RS1 resets the timing controller (not shown) to start driving.

제2 지연부(34)는 AND1 게이트의 출력단자에 직렬로 연결된 다수개의 플립 플롭, 예를 들면 D 플립 플롭(FF1 내지 FFn)를 구비한다. 제1 D 플립 플롭(FF1)은 AND1 게이트로부터의 제1 리셋 신호(RS1)를 자신의 데이터 입력 단자로, 외부로부터 입력되는 클럭 신호(CLK)를 클럭 단자로 입력한다. 이러한 제1 D 플립 플롭(FF1)은 클럭 신호(CLK)의 주기 만큼 제1 리셋 신호(RS1)를 지연시켜 출력한다. 제2 내지 제n D 플립 플롭(FF2 내지 FFn)은 이전단 D 플립 플롭(FF)으로부터의 출력 신호를 자신의 데이터 입력 단자로 클럭 신호(CLK)를 클럭 단자로 입력한다. 이러한 제2 내지 제n D 플립 플롭(FF2 내지 FFn) 각각은 클럭 신호(CLK)의 주기 만큼 이전단 D 플립 플롭(FF)의 출력 신호를 지연시켜 출력하게 된다. 결과적으로, 제2 지연부(32)는 n개의 D 플립 플롭(FF1 내지 FFn)을 구비하는 경우 제1 리셋 신호(RS2)를 n개의 클럭 신호(DCLK) 주기 만큼 지연시켜 출력하게 된다. The second delay unit 34 includes a plurality of flip flops, for example, D flip flops FF1 to FFn, connected in series with the output terminal of the AND1 gate. The first D flip-flop FF1 inputs the first reset signal RS1 from the AND1 gate to its data input terminal and the clock signal CLK input from the outside to the clock terminal. The first D flip-flop FF1 delays and outputs the first reset signal RS1 by the period of the clock signal CLK. The second to n th D flip flops FF2 to FFn input the output signal from the previous D flip flop FF to its data input terminal and the clock signal CLK to the clock terminal. Each of the second to n-th D flip-flops FF2 to FFn delays and outputs the output signal of the previous D flip-flop FF by the period of the clock signal CLK. As a result, when the second delay unit 32 includes n D flip-flops FF1 to FFn, the second delay unit 32 delays and outputs the first reset signal RS2 by n clock signal DCLK cycles.

AND2 게이트는 AND1 게이트로부터의 제1 리셋 신호(RS1)와 제2 지연부(34)의 출력 신호, 즉 n번째 D 플립 플롭(FFn)의 출력 신호를 논리곱 연산하여 도 5에 도시된 바와 같이 제2 시점(T2)에서 하이 상태가 되는 제2 리셋 신호(RS2)를 발생한다. 이 제2 리셋 신호(RS2)는 타이밍 컨트롤러가 제1 리셋 신호(RS1)에 의해 리셋된 이후에 그 타이밍 컨트롤러에 내장된 제어 신호 발생부를 리셋시켜 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버를 제어하는 제어 신호들이 발생되게 한다. The AND2 gate performs an AND operation on the first reset signal RS1 from the AND1 gate and the output signal of the second delay unit 34, that is, the output signal of the nth D flip-flop FFn, as shown in FIG. 5. The second reset signal RS2, which becomes a high state at the second time point T2, is generated. The second reset signal RS2 controls to control the gate driver and the data driver of the liquid crystal display by resetting the control signal generator built in the timing controller after the timing controller is reset by the first reset signal RS1. Causes signals to be generated.

다시 말하여, 타이밍 컨트롤러의 제어 신호 발생부는 제2 리셋 신호(RS2)에 의해 리셋된 후 외부로부터 입력되는 데이터 이네이블(DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 도트 클럭(DCLK)을 이용하여 전술한 바와 같이 게이트 드라이버는 제어하는 GSP, GSC, GOE 신호들과 데이터 드라이버를 제어하는 SSP, SSC, SOE, POL 신호들을 생성하게 된다. In other words, the control signal generator of the timing controller is reset by the second reset signal RS2 and then input from the outside, the data enable signal DE, the horizontal sync signal Hsync, the vertical sync signal Vsync, and the dot. As described above using the clock DCLK, the gate driver generates GSP, GSC, and GOE signals to control and SSP, SSC, SOE, and POL signals to control the data driver.

여기서, 제1 및 제2 리셋 신호(RS1 내지 RS2)의 생성 순서는 사용자의 요구에 따라 뒤바뀔 수 있다. Here, the generation order of the first and second reset signals RS1 to RS2 may be reversed according to a user's request.

이와 같이, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로(30)는 전원부가 턴-온되면 다수개의 플립 플롭을 통해 설정된 제1 시점(T1)에서 제1 리셋 신호(RS1)를, 제2 시점(T2)에서 제2 리셋 신호(RS2)를 고정적으로 발생하게 된다. 그리고, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로(30)는 타이밍 컨트롤러에 내장됨으로써 회로 면적을 최소화할 수 있게 된다.
As described above, when the power supply unit is turned on, the reset circuit 30 of the timing controller according to the present invention receives the first reset signal RS1 at the first time point T1 set through a plurality of flip flops, and the second time point T2. ), The second reset signal RS2 is fixedly generated. In addition, since the reset circuit 30 of the timing controller according to the present invention is embedded in the timing controller, the circuit area can be minimized.

상술한 바와 같이, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로는 다수개의 플립 플롭을 이용하여 서로 다른 시점에서 제1 및 제2 리셋 신호를 고정적으로 발생함으로써 RC 시정수 이용시 제1 및 제2 리셋 신호 가변으로 인한 종래의 타이밍 컨트롤러 리셋 오동작을 방지할 수 있게 된다.As described above, the reset circuit of the timing controller according to the present invention uses the plurality of flip flops to generate the first and second reset signals at different points in time, thereby varying the first and second reset signals when using the RC time constant. It is possible to prevent the conventional timing controller reset malfunction due to.

또한, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로는 타이밍 컨트롤러에 내 장됨으로써 회로 면적을 최소화할 수 있게 된다. In addition, the reset circuit of the timing controller according to the present invention may be built in the timing controller to minimize the circuit area.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (6)

타이밍 컨트롤러의 리셋 회로에 있어서,In the reset circuit of the timing controller, 구동 전압 입력 라인에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 구동 전압 입력 라인을 통해 공급되는 구동 전압을 제1 기간 만큼 지연시켜 출력하기 위한 제1 지연부와;A first delay unit for delaying and outputting a driving voltage supplied through the driving voltage input line by a first period using a plurality of flip flops connected in series to a driving voltage input line; 상기 구동 전압과 제1 지연부를 통해 지연된 구동 전압을 논리곱 연산하여 상기 타이밍 컨트롤러를 리셋하도록 제1 리셋 신호를 발생하기 위한 제1 논리곱 게이트와;A first AND gate for generating a first reset signal to perform an AND operation on the driving voltage and the driving voltage delayed through the first delay unit to reset the timing controller; 상기 제1 논리곱 게이트의 출력단에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 제1 리셋 신호를 제2 기간 만큼 지연시켜 출력하기 위한 제2 지연부와;A second delay unit for delaying and outputting the first reset signal by a second period using a plurality of flip flops connected in series to an output terminal of the first AND gate; 상기 제1 리셋 신호와 상기 제2 지연부의 출력 신호를 논리곱 연산하여 제2 리셋 신호를 발생하기 위한 제2 논리곱 게이트와;A second AND gate for performing an AND operation on the first reset signal and the output signal of the second delay unit to generate a second reset signal; 상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 구비하며, 상기 제2 리셋 신호는 상기 제어 신호 발생부를 리셋하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.A control signal generator configured to generate control signals to be supplied to the gate driver and the data driver of the liquid crystal display device, wherein the second reset signal resets the control signal generator. Reset circuit. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제1 지연부는The first delay unit 외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 구동 전압을 지연시켜 출력하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.And resetting the driving voltage by a plurality of clock signal cycles which are commonly supplied to clock terminals of the plurality of flip flops from the outside. 제 1 항에 있어서,The method of claim 1, 상기 제2 지연부는The second delay unit 외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 제1 리셋 신호를 지연시켜 출력하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.And resetting the first reset signal by a plurality of clock signal cycles which are commonly supplied to clock terminals of the plurality of flip flops from the outside. 삭제delete 삭제delete
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