KR20150078828A - Power supplying apparatus for liquid crystal display - Google Patents

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Abstract

The present invention relates to a power supply apparatus for a liquid crystal display device, which comprises: a liquid crystal display panel; a power IC for generating a plurality of first power source voltages necessary for driving the liquid crystal display panel; and a VDD boost circuit for generating a second power source voltage necessary for driving the liquid crystal display panel by being independent from the power IC wherein the VDD boost circuit is interconnected to the power IC for being operative.

Description

액정표시장치의 전원 공급 장치{POWER SUPPLYING APPARATUS FOR LIQUID CRYSTAL DISPLAY}POWER SUPPLYING APPARATUS FOR LIQUID CRYSTAL DISPLAY [0002]

본 발명은 액정표시장치의 전원 공급 장치에 관한 것이다.
The present invention relates to a power supply device for a liquid crystal display device.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 매 화소 마다 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 포함한다. 액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동회로, 액정표시패널의 게이트라인들(또는 스캔라인들)에 스캔펄스를 공급하기 위한 게이트 구동회로, 및 그 구동회로들의 동작 타이밍을 제어하는 타이밍 콘트롤러 등을 포함한다. 또한, 액정표시장치는 도 1과 같이 감마전원 전압전압, 리셋 전압, TFT의 온/오프 전압(VGH, VGL), 상기 구동회로들과 타이밍 콘트롤러의 전원 전압(VCC,VDD,HVDD), VCOM, 레벨 쉬프터 신호 등을 발생하기 위한 전원 공급 장치를 더 포함한다. A liquid crystal display device of an active matrix driving type includes a thin film transistor (hereinafter referred to as "TFT") as a switching element for each pixel. The liquid crystal display device includes a liquid crystal display panel, a backlight unit for irradiating light to the liquid crystal display panel, a data driving circuit for supplying a data voltage to data lines of the liquid crystal display panel, gate lines (or scan lines) A gate driver circuit for supplying a scan pulse to the scan lines, and a timing controller for controlling the operation timing of the drive circuits. 1, the liquid crystal display includes a gamma power supply voltage, a reset voltage, TFT on / off voltages VGH and VGL, power supply voltages VCC, VDD and HVDD of the driving circuits and the timing controller, And a power supply for generating a level shifter signal or the like.

액정표시장치의 전원 공급 장치는 하나의 집적회로(Integrated Circuit, 이하 "IC"라 함)로 집적된다. 이하에서, 전원 공급 장치가 내장된 IC를 파워(Power) IC로 칭하기로 한다. 액정표시장치의 전원 전압 스위치가 턴-온(turn-on)되면, 파워 IC의 입력 전압(Vin)이 상승한다. The power supply devices of the liquid crystal display devices are integrated into one integrated circuit (hereinafter referred to as "IC "). Hereinafter, an IC in which a power supply device is incorporated will be referred to as a power IC. When the power supply voltage switch of the liquid crystal display device is turned on, the input voltage Vin of the power IC rises.

액정표시장치의 파워 IC는 저전압 보호(Under Voltage Lock Out, 이하 "UVLO"라 함) 기능을 포함하고 있다. 도 2와 같이, 파워 IC의 입력 전압(Vin)이 미리 설정된 UVLO 레벨(UVLO)에 도달하면, 내부 로직 전압을 발생하여 내부 로직을 활성화(enable)한다. 파워 IC는 내부 로직이 활성화되면 출력을 발생한다. 즉, 파워 IC는 입력 전압(Vin)이 UVLO 레벨 이상일 때 동작하기 시작하고, 시퀀스 제어기의 제어 순서에 따라 소정의 지연 시간(DLY0,DLY1,DLY2,DLY3)만큼씩 지연된 후에 정해진 출력을 순차 발생한다. The power IC of the liquid crystal display device includes a function of Under Voltage Lock Out (UVLO). As shown in FIG. 2, when the input voltage Vin of the power IC reaches a predetermined UVLO level (UVLO), an internal logic voltage is generated to enable internal logic. The power IC generates an output when internal logic is activated. That is, the power IC starts operating when the input voltage Vin is equal to or higher than the UVLO level, and sequentially generates predetermined outputs after being delayed by predetermined delay times DLY0, DLY1, DLY2, DLY3 according to the control sequence of the sequence controller .

통상의 액정표시장치에서는 필요한 전원 전압을 생성하는 데 있어 파워 IC만으로 충분하다. 하지만, 대면적, 고해상도 패널을 갖는 최근의 액정표시장치에서는 파워 IC만으로 필요한 전원 전압을 생성하기에 충분치 않다. 이러한 최근의 액정표시장치에서는 파워 IC만으로 전원 전압을 생성하는 경우 파워 IC에 걸리는 부하가 크기 때문에 파워 IC의 온도 및 출력 효율 등에서 문제가 생긴다. 하여, 최근의 액정표시장치는 필요한 전원 전압을 생성하기 위해 파워 IC 이외에 별도의 VDD 부스트회로를 더 구비한다. VDD 부스트회로는 VDD만을 전담하여 출력함으로써 파워 IC에 걸리는 부하를 줄인다.In a typical liquid crystal display device, a power IC is sufficient for generating a necessary power supply voltage. However, in a recent liquid crystal display device having a large-area, high-resolution panel, it is not enough to generate a necessary power supply voltage only by the power IC. In such a recent liquid crystal display device, when the power supply voltage is generated by only the power IC, the load applied to the power IC is large, which causes a problem in the temperature and the output efficiency of the power IC. Recently, a liquid crystal display device further includes a separate VDD boost circuit in addition to the power IC to generate a necessary power supply voltage. The VDD boost circuit reduces the load on the power IC by outputting only VDD.

그런데, 종래의 액정표시장치에서 파워 IC와 VDD 부스트회로는 서로 독립적으로 설계되어 있기 때문에, 출력 시퀀스와 보호 동작에 있어 서로 연동되어 있지 않다. 도 2와 같이, 외장 VDD 부스트회로는 파워 IC와 별개로 동작하므로, 파워 IC의 출력에 연동하여 외장 VDD 부스트회로의 출력을 제어하기는 불가능하다. 아울러, 비정상적인 상황에 대응하여 파워 IC가 원치 않는 이상(Abnormal) 출력을 차단하기 위해 보호 동작 상태에 진입할 때, 외장 VDD 부스트회로에서는 보호 동작이 이뤄지지 않아, 즉 외장 VDD 부스트회로는 이상 출력을 발생하고, 그 결과 이상 출력에 의해 구동회로가 데미지를 입을 수 있다.
However, since the power IC and the VDD boost circuit in the conventional liquid crystal display device are designed independently of each other, they are not interlocked with each other in the output sequence and the protection operation. As shown in Fig. 2, since the external VDD boost circuit operates separately from the power IC, it is impossible to control the output of the external VDD boost circuit in conjunction with the output of the power IC. Further, when the power IC enters the protection operation state in order to block the abnormal output in response to the abnormal situation, the external VDD boost circuit does not perform the protection operation, that is, the external VDD boost circuit generates the abnormal output As a result, the drive circuit can be damaged by an abnormal output.

따라서, 본 발명의 목적은 파워 IC에 연동되는 외장 VDD 부스트회로를 포함하여 파워 IC의 출력 효율을 높임과 아울러 온도를 최적화하고, 비정상적 상황에서 VDD 부스트회로의 이상 출력을 방지할 수 있도록 한 액정표시장치의 전원 공급 장치를 제공하는 데 있다.
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide an external VDD boost circuit interlocked with a power IC to improve the output efficiency of the power IC, optimize the temperature, and prevent an abnormal output of the VDD boost circuit in an abnormal situation. To provide a power supply for the device.

본 발명의 실시예에 따른 액정표시장치의 전원 공급 장치는 액정표시패널; 상기 액정표시패널의 구동에 필요한 다수의 제1 전원 전압들을 발생하는 파워 IC; 및 상기 파워 IC로부터 독립되어 상기 액정표시패널의 구동에 필요한 제2 전원 전압을 발생하는 VDD 부스트회로를 구비하고; 상기 VDD 부스트회로는 상기 파워 IC에 연동되어 그 동작이 이뤄진다.A power supply device for a liquid crystal display according to an embodiment of the present invention includes a liquid crystal display panel; A power IC for generating a plurality of first power supply voltages necessary for driving the liquid crystal display panel; And a VDD boost circuit that is independent of the power IC and generates a second power supply voltage necessary for driving the liquid crystal display panel; The VDD boost circuit operates in conjunction with the power IC.

상기 파워 IC는 상기 제1 전원 전압들의 발생에 필요한 소프트 스타트 신호와 시퀀스 출력 제어신호를 생성하고; 상기 VDD 부스트회로는 상기 소프트 스타트 신호에 따라 동작이 활성화되고, 상기 시퀀스 제어신호에 따라 상기 제2 전원 전압의 출력을 단속한다.The power IC generating a soft start signal and a sequence output control signal necessary for generating the first power supply voltages; The VDD boost circuit is activated according to the soft start signal and interrupts the output of the second power supply voltage in accordance with the sequence control signal.

상기 VDD 부스트회로는, 입력 전압단에 연결된 인덕터; 상기 인덕터와 기저 전압단 사이에 연결된 저장제어 스위치; 상기 소프트 스타트 신호에 따라 상기 저장제어 스위치를 동작시켜 상기 인덕터에 제1 전기 에너지가 저장되도록 하는 콘트롤 회로; 상기 인덕터에 연결된 다이오드; 출력 노드와 기저 전압단 사이에 연결된 커패시터; 및 상기 다이오드와 상기 출력 노드 사이에 접속되며, 상기 시퀀스 출력 제어신호에 따라 스위칭되어 상기 제1 전기 에너지를 제2 전기 에너지로 부스팅하고, 상기 부스팅된 제2 전기 에너지를 상기 출력 노드를 통해 상기 제2 전원 전압으로 출력하는 출력제어 스위치를 구비한다.The VDD boost circuit includes: an inductor connected to an input voltage terminal; A storage control switch coupled between the inductor and the base voltage terminal; A control circuit for operating the storage control switch according to the soft start signal to store the first electrical energy in the inductor; A diode connected to the inductor; A capacitor connected between the output node and the base voltage terminal; And a switch connected between the diode and the output node, the switch being switched in accordance with the sequence output control signal to boost the first electrical energy to a second electrical energy, And an output control switch for outputting two power supply voltages.

상기 VDD 부스트회로는, 입력 전압단에 연결된 인덕터; 상기 인덕터와 기저 전압단 사이에 연결된 저장제어 스위치; 상기 소프트 스타트 신호에 따라 상기 저장제어 스위치를 동작시켜 상기 인덕터에 제1 전기 에너지가 저장되도록 하는 콘트롤 회로; 상기 인덕터에 연결된 다이오드; 및 출력 노드와 기저 전압단 사이에 연결된 커패시터를 구비하고; 상기 파워 IC는, 상기 다이오드와 상기 출력 노드 사이에 접속되며, 상기 시퀀스 출력 제어신호에 따라 스위칭되어 상기 제1 전기 에너지를 제2 전기 에너지로 부스팅하고, 상기 부스팅된 제2 전기 에너지를 상기 출력 노드를 통해 상기 제2 전원 전압으로 출력하는 출력제어 스위치를 구비한다.The VDD boost circuit includes: an inductor connected to an input voltage terminal; A storage control switch coupled between the inductor and the base voltage terminal; A control circuit for operating the storage control switch according to the soft start signal to store the first electrical energy in the inductor; A diode connected to the inductor; And a capacitor coupled between the output node and the base voltage terminal; Wherein the power IC is connected between the diode and the output node and is switched in accordance with the sequence output control signal to boost the first electrical energy to a second electrical energy, To the second power supply voltage through the output control switch.

상기 소프트 스타트 신호는 일정 기울기로 오프 레벨에서 온 레벨로 변화되고; 상기 시퀀스 출력 제어신호는, 상기 소프트 스타트 신호가 완전히 온 레벨로 라이징 된 이후에 온 레벨로 변화된다.The soft start signal is changed from an off level to an on level at a constant slope; The sequence output control signal is changed to the on level after the soft start signal is fully turned on.

상기 출력제어 스위치는 비 정상적 상황에 대응하여, 오프 레벨의 상기 시퀀스 출력 제어신호에 따라 턴 오프되어 상기 제2 전원 전압의 출력을 차단한다.
The output control switch is turned off in response to the sequence output control signal of the off level in response to an abnormal situation to interrupt the output of the second power supply voltage.

본 발명은 파워 IC에 연동되는 외장 VDD 부스트회로를 포함하여 파워 IC의 출력 효율을 높임과 아울러 온도를 최적화하고, 비정상적 상황에서 VDD 부스트회로의 이상 출력을 방지할 수 있다.
The present invention can include an external VDD boost circuit interlocked with a power IC to increase the output efficiency of the power IC, optimize the temperature, and prevent abnormal output of the VDD boost circuit under abnormal conditions.

도 1은 시퀀스 제어기의 제어하에 종래 파워 IC에서 생성되는 전원 전압들을 보여주는 도면.
도 2는 종래 파워 IC와 VDD 부스트 회로의 동작을 보여 주는 파형도.
도 3은 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도.
도 4는 본 발명의 파워 IC와 VDD 부스트회로의 일 연결 구조를 보여주는 도면.
도 5는 본 발명의 파워 IC와 VDD 부스트회로의 다른 연결 구조를 보여주는 도면.
도 6은 본 발명의 파워 IC와 VDD 부스트회로의 동작을 보여 주는 파형도.
도 7은 본 발명에 따라 외장 VDD 부스트회로를 파워 IC에 연동되도록 동작시켜 비정상적 상황에서 VDD 부스트회로의 이상 출력을 차단하는 예를 보여주는 도면.1 is a view showing power supply voltages generated in a conventional power IC under the control of a sequence controller;
2 is a waveform diagram showing the operation of a conventional power IC and a VDD boost circuit.
3 is a block diagram showing a liquid crystal display device according to an embodiment of the present invention.
4 is a diagram showing a connection structure of a power IC and a VDD boost circuit according to the present invention.
5 is a view showing another connection structure of the power IC and the VDD boost circuit of the present invention.
6 is a waveform diagram showing the operation of the power IC and the VDD boost circuit of the present invention.
7 is a view showing an example in which an external VDD boost circuit is interlocked with a power IC according to the present invention to block an abnormal output of the VDD boost circuit in an abnormal situation.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

이하, 도 3 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 3 to 7. FIG.

도 3을 참조하면, 본 발명의 액정표시장치는 액정표시패널(10), 표시패널 구동회로, 표시패널 구동회로를 제어하기 위한 타이밍 콘트롤러(11), 전원 전압을 발생하는 전원 공급회로(15) 등을 포함한다. 3, the liquid crystal display device of the present invention includes a liquid crystal display panel 10, a display panel driving circuit, a timing controller 11 for controlling the display panel driving circuit, a power supply circuit 15 for generating a power supply voltage, And the like.

액정표시패널(10)은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정표시패널(10)은 비디오 데이터를 표시하는 화소 어레이를 포함한다. 하부 유리기판에는 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)의 교차부마다 형성되는 TFT들과, TFT에 접속된 화소전극을 포함한다. 화소 어레이의 액정셀들 각각은 TFT를 통해 데이터전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동되어 백라이트 유닛(16)으로부터 입사되는 빛의 투과양을 조정하여 비디오 데이터의 화상을 표시한다. The liquid crystal display panel 10 includes an upper glass substrate and a lower glass substrate opposed to each other with a liquid crystal layer interposed therebetween. The liquid crystal display panel 10 includes a pixel array for displaying video data. The lower glass substrate includes TFTs formed at intersections of the data lines D1 to Dm and the gate lines G1 to Gn, and pixel electrodes connected to the TFTs. Each of the liquid crystal cells of the pixel array is driven by the voltage difference between the pixel electrode 1 for charging the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied and is incident from the backlight unit 16 The image of the video data is displayed by adjusting the transmission amount of light.

액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드 등과 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등과 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성될 수 있다.On the upper glass substrate of the liquid crystal display panel 10, a black matrix, a color filter, and a common electrode are formed. The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode or a VA (Vertical Alignment) mode. The common electrode 2 is formed of a material such as IPS (In Plane Switching) mode, FFS And can be formed on the lower glass substrate together with the pixel electrode 1 in the horizontal electric field driving system.

액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

본 발명에서 적용 가능한 액정표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛(16)이 필요하다. The liquid crystal mode of the liquid crystal display panel 10 applicable to the present invention can be realized in any liquid crystal mode as well as the TN mode, VA mode, IPS mode, and FFS mode described above. Further, the liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, a reflective liquid crystal display device, and the like. In the transmissive liquid crystal display device and the transflective liquid crystal display device, the backlight unit 16 is required.

표시패널 구동회로는 액정표시패널(10)의 데이터라인들(D1~Dm)에 접속된 데이터 구동회로(12), 액정표시패널(10)의 게이트라인들(G1~Gn)에 접속된 게이트 구동회로(13)를 포함한다. 표시패널 구동회로는 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 비디오 데이터를 액정표시패널(10)의 화소들에 기입한다. 또한, 표시패널 구동회로는 비디오 데이터가 기입될 1 라인의 화소들을 선택하기 위한 게이트펄스(또는 스캔펄스)를 액정표시패널(10)의 게이트라인들(G1~Gn)에 순차적으로 공급한다. The display panel driving circuit includes a data driving circuit 12 connected to the data lines D1 to Dm of the liquid crystal display panel 10 and a gate driving circuit 12 connected to the gate lines G1 to Gn of the liquid crystal display panel 10. [ (13). The display panel drive circuit converts the digital video data input from the timing controller 11 into an analog data voltage and writes the video data to the pixels of the liquid crystal display panel 10. [ The display panel driving circuit sequentially supplies gate pulses (or scan pulses) for selecting the pixels of one line to which video data is to be written to the gate lines G1 to Gn of the liquid crystal display panel 10 in sequence.

데이터 구동회로(12)는 다수의 소스 드라이브 IC(Source drive IC)를 포함한다. 소스 드라이브 IC 각각은 타이밍 콘트롤러(11)로부터의 데이터 타이밍 제어신호(SSP, SSC, SOE)와 극성제어신호(POL)에 응답하여 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC들 각각은 병렬 데이터 전송 체계로 변환된 디지털 비디오 데이터를 정극성/부극성 감마기준전압들을 이용하여 액정셀들에 충전될 정극성/부극성 아날로그 비디오 데이터전압으로 변환한다. 도시하지 않은 감마기준전압 발생회로는 전원 공급회로(15)로부터 출력되는 VDD를 분압하여 VDD와 HVDD 사이의 정극성 감마기준전압들을 발생하고, 전원 공급회로(15)로부터 출력되는 HVDD를 분압하여 HVDD와 기저전압원(GND) 사이의 부극성 감마기준전압들을 발생한다. 한편, 정극성 감마기준전압들과 부극성 감마기준전압들은 VDD를 분압한 전압들로 생성될 수도 있으며, 이 경우 HVDD는 생략될 수 있다. 소스 드라이브 IC 각각은 정극성/부극성 아날로그 비디오 데이터전압을 데이터라인들(D1~Dm)에 공급하고, 극성제어신호(POL)에 응답하여 정극성/부극성 아날로그 비디오 데이터전압의 극성을 반전시킨다. The data driving circuit 12 includes a plurality of source drive ICs. Each of the source drive ICs samples the digital video data RGB input from the timing controller 11 in response to the data timing control signals SSP, SSC and SOE from the timing controller 11 and the polarity control signal POL Latches and converts the data into data of a parallel data system. Each of the source drive ICs converts the digital video data converted into the parallel data transmission scheme into positive / negative analog video data voltages to be charged in the liquid crystal cells using positive / negative gamma reference voltages. The non-illustrated gamma reference voltage generating circuit divides VDD output from the power supply circuit 15 to generate positive polarity gamma reference voltages between VDD and HVDD, divides the HVDD output from the power supply circuit 15 to generate HVDD And a ground voltage source (GND). On the other hand, the positive gamma reference voltages and the negative gamma reference voltages may be generated with voltages divided by VDD, in which case the HVDD may be omitted. Each of the source drive ICs supplies a positive / negative analog video data voltage to the data lines D1 to Dm and inverts the polarity of the positive / negative analog video data voltage in response to the polarity control signal POL .

게이트 구동회로(13)는 다수의 게이트 드라이브 IC를 포함한다. 게이트 구동회로(13)는 타이밍 콘트롤러(11)로부터의 게이트 타이밍 제어신호(GSP, GSC, GOE)에 응답하여 게이트 구동전압을 순차적으로 쉬프트하는 쉬프트 레지스터를 포함하여 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급한다.The gate drive circuit 13 includes a plurality of gate drive ICs. The gate driving circuit 13 includes a shift register for sequentially shifting the gate driving voltage in response to the gate timing control signals GSP, GSC and GOE from the timing controller 11, Pulse) are sequentially supplied.

타이밍 콘트롤러(11)는 호스트 시스템(14)로부터 디지털 비디오 데이터(RGB)를 입력 받고, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(11)는 디지털 비디오 데이터(RGB)를 데이터 구동회로(12)의 소스 드라이브 IC들에 전송한다. 타이밍 콘트롤러(11)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(SSP, SSC, SOE, POL)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GSP, GSC, GOE)를 발생한다. The timing controller 11 receives digital video data RGB from the host system 14 and receives a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync, a data enable signal DE, CLK) and the like. The timing controller 11 transfers the digital video data RGB to the source drive ICs of the data driving circuit 12. The timing controller 11 includes data timing control signals SSP, SSC, SOE and POL for controlling the operation timings of the source drive ICs using the timing signals Vsync, Hsync, DE and CLK, The gate timing control signals GSP, GSC, and GOE for controlling the operation timings of the gate control signals GSP, GSC, and GOE are generated.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 및 소스 출력 인에이블 신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)는 데이터의 샘플링 타이밍을 제어한다. 타이밍 콘트롤러(11)와 데이터 구동회로(12) 사이의 신호 전송체계가 mini LVDS 인터페이스라면 소스 스타트 펄스(SSP)는 생략될 수 있다. 극성제어신호(POL)는 데이터 구동회로(12)로부터 출력되는 데이터전압의 극성 반전 타이밍을 제어한다. 소스 출력 인에이블 신호(SOE)는 데이터 구동회로의 출력 타이밍과 차지쉐어(Charge share) 타이밍을 제어한다. The data timing control signal includes a source start pulse (Source, Start Pulse, SSP), a source sampling clock (SSC), a source output enable (SOE) signal and a polarity control signal . The source start pulse SSP and the source sampling clock SSC control the sampling timing of the data. If the signal transmission system between the timing controller 11 and the data driving circuit 12 is a mini LVDS interface, the source start pulse SSP may be omitted. The polarity control signal POL controls the polarity inversion timing of the data voltage output from the data driving circuit 12. [ The source output enable signal SOE controls the output timing of the data driving circuit and the charge share timing.

게이트 타이밍 제어신호(GSP, GSC, SOE)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블 신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블 신호(GOE)는 게이트 구동회로(13)의 출력 타이밍을 제어한다. The gate timing control signals GSP, GSC and SOE include a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE) . The gate start pulse (GSP) controls the timing of the first gate pulse. The gate shift clock GSC is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output timing of the gate drive circuit 13. [

호스트 시스템(14)은 방송 수신회로나 외부 비디오 소스로부터 입력된 RGB 비디오 데이터와 함께, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(CLK) 등의 타이밍 신호를 LVDS 인터페이스 또는 TMDS 인터페이스 송신회로를 통해 타이밍 콘트롤러(11)에 전송한다. 호스트 시스템(14)에는 방송 수신회로나 외부 비디오 소스로부터 입력된 RGB 비디오 데이터의 해상도를 액정표시패널의 해상도에 맞게 보간하고 신호 보간 처리하는 스케일러 등의 그래픽 처리회로와, 전원 공급회로(15)에 공급될 전압(Vin)을 생성하는 전원 전압회로를 포함한다. The host system 14 outputs the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the data enable signal DE, the dot clock CLK, and the like, together with the RGB video data input from the broadcast receiving circuit or the external video source To the timing controller 11 through the LVDS interface or the TMDS interface transmission circuit. The host system 14 is provided with a graphics processing circuit such as a scaler for interpolating and interpolating the resolution of RGB video data inputted from a broadcast receiving circuit or an external video source in accordance with the resolution of the liquid crystal display panel, And a power supply voltage circuit for generating a voltage Vin to be supplied.

전원 공급회로(15)는 호스트 시스템(14)으로부터 공급되는 입력 전압(Vin)이 UVLO 레벨 이상일 때, 동작하기 시작하고, 소정의 시간이 지연된 후부터 출력을 발생한다. 전원 공급회로(15)의 출력은 VGH, VGL, VCC, VDD, HVDD, RST 등을 포함한다. VGH는 액정표시패널의 TFT 어레이에 형성된 TFT들의 문턱전압 이상으로 설정된 게이트 하이 전압(Gate High Voltage)으로서 대략 30V 이상의 전압일 수 있다. VGL은 액정표시패널의 TFT 어레이에 형성된 TFT들의 문턱전압 보다 작은 전압으로 설정된 게이트 로우 전압(Gate Low Voltage)으로서 -5V의 전압일 수 있다. VGH와 VGL은 게이트 구동회로(13)에 공급된다. VCC는 타이밍 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13) 등을 구동시키기 위한 로직 전원 전압으로서 3.3V의 전압일 수 있다. VDD와 HVDD는 정극성/부극성 감마기준전압들을 발생하는 분압회로에 공급될 고전위 전원 전압전압과 1/2 고전위 전원 전압전압이다. VDD는 16V, HVDD는 8V일 수 있다. RST는 타이밍 콘트롤러(11)를 리셋(reset)시키는 리셋신호로서, 3.3V일 수 있다. 전원 공급회로(15)의 입력 전압(Vin)은 12V의 전압일 수 있다. 입력 전압(Vin)은 액정표시장치의 전원 전압 스위치가 턴-온될 때 0V로부터 12V까지 상승하여 전원 공급회로(15)를 동작시키고, 액정표시장치의 전원 전압 스위치가 턴-오프될 때 12V로부터 0V까지 하강하여 전원 공급회로(15)의 동작을 멈추게 한다.The power supply circuit 15 starts to operate when the input voltage Vin supplied from the host system 14 is equal to or higher than the UVLO level and generates an output after a predetermined time delay. The output of the power supply circuit 15 includes VGH, VGL, VCC, VDD, HVDD, RST, and the like. VGH may be a gate high voltage set above the threshold voltage of the TFTs formed in the TFT array of the liquid crystal display panel, and may be a voltage of about 30 V or more. VGL may be a gate low voltage (Gate Low Voltage) set to a voltage smaller than the threshold voltage of the TFTs formed in the TFT array of the liquid crystal display panel, and may be a voltage of -5V. VGH and VGL are supplied to the gate drive circuit 13. VCC may be a voltage of 3.3 V as a logic power supply voltage for driving the timing controller 11, the data driving circuit 12, the gate driving circuit 13, and the like. VDD and HVDD are the high potential supply voltage and the 1/2 high potential supply voltage voltage to be supplied to the voltage divider circuit generating the positive / negative gamma reference voltages. VDD may be 16V, and HVDD may be 8V. RST is a reset signal for resetting the timing controller 11, and may be 3.3V. The input voltage Vin of the power supply circuit 15 may be a voltage of 12V. The input voltage Vin rises from 0 V to 12 V when the power supply voltage switch of the liquid crystal display device is turned on to operate the power supply circuit 15 and when the power supply voltage switch of the liquid crystal display device is turned off, So that the operation of the power supply circuit 15 is stopped.

전원 공급회로(15)는 파워 IC와, 상기 파워 IC에 연동되어 동작하는 VDD 부스트회로를 포함한다. 고해상도, 대면적 액정표시장치에서는 파워 IC만으로 전원 전압들을 생성하는 경우 파워 IC에 걸리는 부하가 크기 때문에 파워 IC의 온도 및 출력 효율 등에서 문제가 생긴다. 하여, 본 발명의 액정표시장치는 필요한 전원 전압들을 생성하기 위해 파워 IC 이외에 별도의 VDD 부스트회로를 더 구비한다. VDD 부스트회로는 VDD만을 전담하여 출력함으로써 파워 IC에 걸리는 부하를 줄인다. 특히, 본 발명에서 VDD 부스트회로는 파워 IC에 연동되어 그 동작이 이뤄지기 때문에, 비정상적 상황에서 파워 IC의 출력이 차단되면 그에 따라 VDD 부스트회로의 출력도 차단되는 특징이 있다.The power supply circuit 15 includes a power IC and a VDD boost circuit that operates in conjunction with the power IC. In a high-resolution, large-area liquid crystal display device, when power supply voltages are generated only by a power IC, there is a problem in the temperature and output efficiency of the power IC because of a large load applied to the power IC. The liquid crystal display device of the present invention further includes a separate VDD boost circuit in addition to the power IC to generate necessary power supply voltages. The VDD boost circuit reduces the load on the power IC by outputting only VDD. In particular, since the VDD boost circuit operates in conjunction with the power IC in the present invention, when the output of the power IC is interrupted under abnormal conditions, the output of the VDD boost circuit is also interrupted.

도 4는 본 발명의 전원 공급회로(15)를 구성하는 파워 IC와 VDD 부스트회로의 일 연결 구조를 보여준다. 도 5는 본 발명의 전원 공급회로(15)를 구성하는 파워 IC와 VDD 부스트회로의 다른 연결 구조를 보여준다. 도 6은 본 발명의 파워 IC와 VDD 부스트회로의 동작을 보여 준다. 그리고, 도 7은 본 발명에 따라 외장 VDD 부스트회로를 파워 IC에 연동되도록 동작시켜 비정상적 상황에서 VDD 부스트회로의 출력을 차단하는 예를 보여준다.4 shows a connection structure of a power IC and a VDD boost circuit constituting the power supply circuit 15 of the present invention. 5 shows another connection structure of the power IC and the VDD boost circuit constituting the power supply circuit 15 of the present invention. 6 shows the operation of the power IC and the VDD boost circuit of the present invention. 7 shows an example in which the external VDD boost circuit is interlocked with the power IC according to the present invention to shut off the output of the VDD boost circuit in an abnormal situation.

본 발명의 전원 공급회로(15)는 도 4 및 도 5에서와 같이, 액정표시패널(10)의 구동에 필요한 다수의 제1 전원 전압들을 발생하는 파워 IC(15A)와, 파워 IC(15A)로부터 독립되어 액정표시패널(10)의 구동에 필요한 제2 전원 전압을 발생하는 VDD 부스트회로(15B)를 구비한다. 여기서, 제2 전원 전압은 VDD이고, 제1 전원 전압들은 전원 공급회로(15)에서 발생되는 전원 전압들 중에서 VDD를 제외한 나머지들, 즉 VGH, VGL, VCC, HVDD, RST 등을 포함한다.4 and 5, the power supply circuit 15 of the present invention includes a power IC 15A for generating a plurality of first power supply voltages necessary for driving the liquid crystal display panel 10, And a VDD boost circuit 15B that generates a second power supply voltage required for driving the liquid crystal display panel 10 independently of the first power supply voltage VDD. Here, the second power source voltage is VDD, and the first power source voltages include the power source voltages generated in the power source circuit 15 except for VDD, i.e., VGH, VGL, VCC, HVDD, and RST.

VDD 부스트회로(15B)는 파워 IC(15A)에 연동되어 그 동작이 이뤄진다. The VDD boost circuit 15B operates in conjunction with the power IC 15A.

이를 위해, 파워 IC(15A)는 도시하지 않는 시퀀스 제어기를 포함하여 제1 전원 전압들(VGH, VGL, VCC, HVDD, RST 등)의 발생에 필요한 소프트 스타트 신호(SS)와 시퀀스 출력 제어신호(SWG)를 생성한다. 그리고, VDD 부스트회로(15B)는 소프트 스타트 신호(SS)에 따라 동작이 활성화되고, 시퀀스 제어신호(SWG)에 따라 제2 전원 전압(VDD)의 출력을 단속한다. 여기서, 소프트 스타트 신호(SS)는 출력을 원하는 레벨로 서서히 증가시키기 위한 제어신호이다. 시퀀스 제어신호(SWG)는 비정상적 상황에 대응하여 오프 레벨로 발생되어 파워 IC(15A)와 VDD 부스트회로(15B)의 출력을 모두 중지시킨다. 그리고, 소프트 스타트 신호(SS)가 일정 기울기로 오프 레벨에서 온 레벨로 변화될 때, 시퀀스 출력 제어신호(SWG)는 소프트 스타트 신호(SS)가 완전히 온 레벨로 라이징 된 이후에 온 레벨로 변화됨으로써, 동작을 보다 안정화시킨다.To this end, the power IC 15A includes a sequence controller (not shown) to generate a soft start signal SS necessary for generation of the first power supply voltages VGH, VGL, VCC, HVDD and RST and a sequence output control signal SWG). The VDD boost circuit 15B is activated in accordance with the soft start signal SS and interrupts the output of the second power source voltage VDD in accordance with the sequence control signal SWG. Here, the soft start signal SS is a control signal for gradually increasing the output to a desired level. The sequence control signal SWG is generated in an off-level in response to an abnormal situation and stops the output of the power IC 15A and the output of the VDD boost circuit 15B. Then, when the soft-start signal SS changes from the off level to the on level at a certain slope, the sequence output control signal SWG is changed to the on level after the soft-start signal SS is fully turned on , Thereby stabilizing the operation.

파워 IC(15)는 도 6과 같이 입력 전압(Vin)이 UVLO 레벨 이상일 때 동작하기 시작하고, 시퀀스 제어기의 제어 순서에 따라 소정의 지연 시간(DLY0,DLY1,DLY2,DLY3)만큼씩 지연된 후에 제1 전원 전압들(VGH, VGL, VCC, HVDD, RST 등)을 정해진 순서에 맞춰 순차 발생한다.The power IC 15 starts operating when the input voltage Vin is equal to or higher than the UVLO level and is delayed by the predetermined delay time DLY0, DLY1, DLY2, DLY3 according to the control sequence of the sequence controller, 1 The power supply voltages (VGH, VGL, VCC, HVDD, RST, etc.) are sequentially generated in a predetermined order.

VDD 부스트회로(15B)를 파워 IC(15)에 연동시키기 위한 회로 구성은 도 4와 같이 구현되거나 또는, 도 5와 같이 구현될 수 있다. 도 4 및 도 5에서, 제1 전원 전압들(VGH, VGL, VCC, HVDD, RST 등)을 생성하기 위한 파워 IC(15)의 구체적인 구성은 생략되었다.The circuit configuration for interlocking the VDD boost circuit 15B with the power IC 15 may be implemented as shown in FIG. 4, or may be implemented as shown in FIG. 4 and 5, the specific configuration of the power IC 15 for generating the first power supply voltages VGH, VGL, VCC, HVDD, RST, and the like is omitted.

도 4를 참조하면, 본 발명의 VDD 부스트회로(15B)는, 입력 전압단(Vin)에 연결된 인덕터(L), 인덕터(L)와 기저 전압단 사이에 연결된 저장제어 스위치(SW1), 소프트 스타트 신호(SS)에 따라 저장제어 스위치(SW1)를 동작시켜 인덕터(L)에 제1 전기 에너지(전류)가 저장되도록 하는 콘트롤 회로(154), 인덕터(L)에 연결된 다이오드(D), 출력 노드와 기저 전압단 사이에 연결된 커패시터(C), 및 출력제어 스위치(SW2)를 구비한다.4, the VDD boost circuit 15B of the present invention includes an inductor L connected to the input voltage terminal Vin, a storage control switch SW1 connected between the inductor L and the base voltage terminal, A control circuit 154 for operating the storage control switch SW1 according to a signal SS so that the first electric energy (current) is stored in the inductor L, a diode D connected to the inductor L, A capacitor C connected between the base voltage terminal and the base voltage terminal, and an output control switch SW2.

출력제어 스위치(SW2)는 다이오드(D)와 출력 노드 사이에 접속되며, 시퀀스 출력 제어신호(SWG)에 따라 스위칭되어 인덕터(L)에 저장된 제1 전기 에너지(전류)를 제2 전기 에너지(전압)로 부스팅하고, 부스팅된 제2 전기 에너지(전압)를 출력 노드를 통해 제2 전원 전압(VDD)으로 출력한다.The output control switch SW2 is connected between the diode D and the output node and switches the first electric energy (current) stored in the inductor L by switching in accordance with the sequence output control signal SWG to the second electric energy , And outputs the boosted second electric energy (voltage) to the second power supply voltage VDD through the output node.

VDD 부스트회로(15B)의 동작을 간략히 살펴보면, 콘트롤 회로(154)의 제어에 의해 저장제어 스위치(SW1)가 온 상태가 되면 다이오드(D)는 턴 오프되고 인덕터(L)에 제1 전기 에너지(전류)가 저장된다. 이어서, 콘트롤 회로(154)의 제어에 의해 저장제어 스위치(SW1)가 오프 상태가 되면 다이오드(D)는 턴 온되고 인덕터(L)에 저장된 제1 전기 에너지(전류)는 제2 전기 에너지(전압)로 부스팅된 후 출력노드에 접속된 커패시터(C)에 저장된다. 한편, 시퀀스 출력 제어신호(SWG)는 저장제어 스위치(SW1)가 온 된 이후에 온 레벨로 입력되어 다이오드(D)와 출력 노드 사이를 전기적으로 연결한다. The operation of the VDD boost circuit 15B will be briefly described. When the storage control switch SW1 is turned on under the control of the control circuit 154, the diode D is turned off and the first electric energy Current) is stored. Subsequently, when the storage control switch SW1 is turned off under the control of the control circuit 154, the diode D is turned on and the first electric energy (current) stored in the inductor L is the second electric energy ) And then stored in a capacitor C connected to the output node. On the other hand, the sequence output control signal SWG is inputted to the ON level after the storage control switch SW1 is turned on to electrically connect the diode D and the output node.

한편, 도 5를 참조하면, 본 발명의 VDD 부스트회로(15B)는, 입력 전압단(Vin)에 연결된 인덕터(L), 인덕터(L)와 기저 전압단 사이에 연결된 저장제어 스위치(SW1), 소프트 스타트 신호(SS)에 따라 저장제어 스위치(SW1)를 동작시켜 인덕터(L)에 제1 전기 에너지(전류)가 저장되도록 하는 콘트롤 회로(154), 인덕터(L)에 연결된 다이오드(D), 출력 노드와 기저 전압단 사이에 연결된 커패시터(C)를 구비한다. 도 4와 달리 도 5에서는 출력제어 스위치(SW2)가 파워 IC(15)에 구비되는 특징이 있다. 도 5에 의하면, VDD 부스트회로(15B)의 구성이 보다 간소해진다.5, the VDD boost circuit 15B of the present invention includes an inductor L connected to the input voltage terminal Vin, a storage control switch SW1 connected between the inductor L and the base voltage terminal, A control circuit 154 for operating the storage control switch SW1 according to the soft start signal SS to store the first electrical energy (current) in the inductor L, a diode D connected to the inductor L, And a capacitor C connected between the output node and the base voltage terminal. 5, the output control switch SW2 is provided in the power IC 15. As shown in FIG. According to Fig. 5, the configuration of the VDD boost circuit 15B becomes simpler.

파워 IC(15)에 구비된 출력제어 스위치(SW2)의 일단은 상기 VDD 부스트회로(15B)에 형성되어 있는 다이오드(D)에 연결되며, 상기 출력 제어 스위치(SW2)의 타단은 상기 VDD 부스트회로(15B)에 형성되어 있는 출력 노드 사이에 접속된다. 출력제어 스위치(SW2)는 시퀀스 출력 제어신호(SWG)에 따라 스위칭되어 인덕터(L)에 저장된 제1 전기 에너지(전류)를 제2 전기 에너지(전압)로 부스팅하고, 부스팅된 제2 전기 에너지(전압)를 출력 노드를 통해 제2 전원 전압(VDD)으로 출력한다.One end of the output control switch SW2 provided in the power IC 15 is connected to a diode D formed in the VDD boost circuit 15B and the other end of the output control switch SW2 is connected to the VDD boost circuit And the output node formed in the second transistor 15B. The output control switch SW2 is switched in accordance with the sequence output control signal SWG to boost the first electrical energy stored in the inductor L to a second electrical energy (voltage) Voltage) to the second power supply voltage VDD through the output node.

VDD 부스트회로(15B)의 동작을 간략히 살펴보면, 콘트롤 회로(154)의 제어에 의해 저장제어 스위치(SW1)가 온 상태가 되면 다이오드(D)는 턴 오프되고 인덕터(L)에 제1 전기 에너지(전류)가 저장된다. 이어서, 콘트롤 회로(154)의 제어에 의해 저장제어 스위치(SW1)가 오프 상태가 되면 다이오드(D)는 턴 온되고 인덕터(L)에 저장된 제1 전기 에너지(전류)는 제2 전기 에너지(전압)로 부스팅된 후 출력노드에 접속된 커패시터(C)에 저장된다. 한편, 시퀀스 출력 제어신호(SWG)는 저장제어 스위치(SW1)가 온 된 이후에 온 레벨로 입력되어 다이오드(D)와 출력 노드 사이를 전기적으로 연결한다. The operation of the VDD boost circuit 15B will be briefly described. When the storage control switch SW1 is turned on under the control of the control circuit 154, the diode D is turned off and the first electric energy Current) is stored. Subsequently, when the storage control switch SW1 is turned off under the control of the control circuit 154, the diode D is turned on and the first electric energy (current) stored in the inductor L is the second electric energy ) And then stored in a capacitor C connected to the output node. On the other hand, the sequence output control signal SWG is inputted to the ON level after the storage control switch SW1 is turned on to electrically connect the diode D and the output node.

한편, 도 4 및 도 5에서, 출력제어 스위치(SW2)는 비 정상적 상황에 대응하여, 오프 레벨의 시퀀스 출력 제어신호(SWG)에 따라 턴 오프되어 제2 전원 전압(VDD)의 출력을 차단함으로써, 비정상적 상황에서 VDD 부스트회로(15B)의 이상 출력을 방지할 수 있다. 본 발명에 의하면, 도 7과 같이 비정상적인 상황에 대응하여 파워 IC(15A)가 원치 않는 이상(Abnormal) 출력을 차단하기 위해 보호 동작 상태에 진입할 때, 외장 VDD 부스트회로(15B)도 보호 동작 상태로 동작할 수 있게 된다.
4 and 5, the output control switch SW2 turns off according to the sequence output control signal SWG of the off level in response to the abnormal state, thereby blocking the output of the second power supply voltage VDD , It is possible to prevent an abnormal output of the VDD boost circuit 15B in an abnormal situation. According to the present invention, when the power IC 15A enters the protection operation state in order to block an undesired abnormal output in response to an abnormal situation as shown in Fig. 7, the external VDD boost circuit 15B also enters the protection operation state . ≪ / RTI >

전술한 바와 같이, 본 발명은 파워 IC에 연동되는 외장 VDD 부스트회로를 포함하여 파워 IC의 출력 효율을 높임과 아울러 온도를 최적화하고, 비정상적 상황에서 VDD 부스트회로의 이상 출력을 방지할 수 있다.As described above, the present invention can include an external VDD boost circuit interlocked with a power IC to increase the output efficiency of the power IC, optimize the temperature, and prevent abnormal output of the VDD boost circuit under abnormal conditions.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 액정표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
15 : 전원 공급회로 15A : 파워 IC
15B : VDD 부스트회로10: liquid crystal display panel 11: timing controller
12: data driving circuit 13: gate driving circuit
15: Power supply circuit 15A: Power IC
15B: VDD boost circuit

Claims (6)

액정표시패널;
상기 액정표시패널의 구동에 필요한 다수의 제1 전원 전압들을 발생하는 파워 IC; 및
상기 파워 IC로부터 독립되어 상기 액정표시패널의 구동에 필요한 제2 전원 전압을 발생하는 VDD 부스트회로를 구비하고;
상기 VDD 부스트회로는 상기 파워 IC에 연동되어 그 동작이 이뤄지는 것을 특징으로 하는 액정표시장치의 전원 공급 장치. A liquid crystal display panel;
A power IC for generating a plurality of first power supply voltages necessary for driving the liquid crystal display panel; And
And a VDD boost circuit that is independent of the power IC and generates a second power supply voltage necessary for driving the liquid crystal display panel;
And the VDD boost circuit is operated in conjunction with the power IC. 제 1 항에 있어서,
상기 파워 IC는 상기 제1 전원 전압들의 발생에 필요한 소프트 스타트 신호와 시퀀스 출력 제어신호를 생성하고;
상기 VDD 부스트회로는 상기 소프트 스타트 신호에 따라 동작이 활성화되고, 상기 시퀀스 제어신호에 따라 상기 제2 전원 전압의 출력을 단속하는 것을 특징으로 하는 액정표시장치의 전원 공급 장치.The method according to claim 1,
The power IC generating a soft start signal and a sequence output control signal necessary for generating the first power supply voltages;
Wherein the VDD boost circuit is activated according to the soft start signal and interrupts the output of the second power source voltage in accordance with the sequence control signal. 제 2 항에 있어서,
상기 VDD 부스트회로는,
입력 전압단에 연결된 인덕터;
상기 인덕터와 기저 전압단 사이에 연결된 저장제어 스위치;
상기 소프트 스타트 신호에 따라 상기 저장제어 스위치를 동작시켜 상기 인덕터에 제1 전기 에너지가 저장되도록 하는 콘트롤 회로;
상기 인덕터에 연결된 다이오드;
출력 노드와 기저 전압단 사이에 연결된 커패시터; 및
상기 다이오드와 상기 출력 노드 사이에 접속되며, 상기 시퀀스 출력 제어신호에 따라 스위칭되어 상기 제1 전기 에너지를 제2 전기 에너지로 부스팅하고, 상기 부스팅된 제2 전기 에너지를 상기 출력 노드를 통해 상기 제2 전원 전압으로 출력하는 출력제어 스위치를 구비하는 것을 특징으로 하는 액정표시장치의 전원 공급 장치.3. The method of claim 2,
The VDD boost circuit includes:
An inductor connected to the input voltage terminal;
A storage control switch coupled between the inductor and the base voltage terminal;
A control circuit for operating the storage control switch according to the soft start signal to store the first electrical energy in the inductor;
A diode connected to the inductor;
A capacitor connected between the output node and the base voltage terminal; And
And a switch connected between the diode and the output node, the switch being switched in accordance with the sequence output control signal to boost the first electrical energy to a second electrical energy, and the boosted second electrical energy to the second And an output control switch for outputting a power supply voltage. 제 2 항에 있어서,
상기 VDD 부스트회로는,
입력 전압단에 연결된 인덕터;
상기 인덕터와 기저 전압단 사이에 연결된 저장제어 스위치;
상기 소프트 스타트 신호에 따라 상기 저장제어 스위치를 동작시켜 상기 인덕터에 제1 전기 에너지가 저장되도록 하는 콘트롤 회로;
상기 인덕터에 연결된 다이오드; 및
출력 노드와 기저 전압단 사이에 연결된 커패시터를 구비하고;
상기 파워 IC는,
상기 다이오드와 상기 출력 노드 사이에 접속되며, 상기 시퀀스 출력 제어신호에 따라 스위칭되어 상기 제1 전기 에너지를 제2 전기 에너지로 부스팅하고, 상기 부스팅된 제2 전기 에너지를 상기 출력 노드를 통해 상기 제2 전원 전압으로 출력하는 출력제어 스위치를 구비하는 것을 특징으로 하는 액정표시장치의 전원 공급 장치.3. The method of claim 2,
The VDD boost circuit includes:
An inductor connected to the input voltage terminal;
A storage control switch coupled between the inductor and the base voltage terminal;
A control circuit for operating the storage control switch according to the soft start signal to store the first electrical energy in the inductor;
A diode connected to the inductor; And
A capacitor coupled between the output node and the base voltage terminal;
The power IC includes:
And a switch connected between the diode and the output node, the switch being switched in accordance with the sequence output control signal to boost the first electrical energy to a second electrical energy, and the boosted second electrical energy to the second And an output control switch for outputting a power supply voltage. 제 3 항 또는 제 4 항에 있어서,
상기 소프트 스타트 신호는 일정 기울기로 오프 레벨에서 온 레벨로 변화되고;
상기 시퀀스 출력 제어신호는, 상기 소프트 스타트 신호가 완전히 온 레벨로 라이징 된 이후에 온 레벨로 변화되는 것을 특징으로 하는 액정표시장치의 전원 공급 장치.The method according to claim 3 or 4,
The soft start signal is changed from an off level to an on level at a constant slope;
Wherein the sequence output control signal is changed to an on level after the soft start signal is completely turned on. 제 5 항에 있어서,
상기 출력제어 스위치는 비 정상적 상황에 대응하여, 오프 레벨의 상기 시퀀스 출력 제어신호에 따라 턴 오프되어 상기 제2 전원 전압의 출력을 차단하는 것을 특징으로 하는 액정표시장치의 전원 공급 장치.6. The method of claim 5,
Wherein the output control switch is turned off according to the sequence output control signal of the off level in response to an abnormal state to interrupt the output of the second power supply voltage.
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