KR960010187B1 - Clamp signal delaying circuit - Google Patents
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Abstract
Description
제1도는 일반적인 레드, 그린, 블루신호와 수평, 수직동기신호 및 수평, 수직동기신호가 합성된 그린신호의 일실시예를 나타낸 파형도.1 is a waveform diagram illustrating an embodiment of a general red, green, and blue signal and a green signal in which horizontal, vertical synchronous signals, and horizontal and vertical synchronous signals are combined.
제2도는 종래의 클램프 신호 발생 회로도.2 is a conventional clamp signal generation circuit diagram.
제3도는 상기 제2도의 각부의 동작 상태를 나타내는 파형도.FIG. 3 is a waveform diagram showing an operating state of each part of FIG.
제4도는 이 발명에 따른 클램프 신호 지연회로의 일실시예를 나타낸 회로도.4 is a circuit diagram showing one embodiment of a clamp signal delay circuit according to the present invention.
제5도는 상기 제4도의 각부의 동작 상태를 나타낸 파형도이다.FIG. 5 is a waveform diagram showing an operating state of each part of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 동기신호 판별부20 : 배타적 오아 게이트10: synchronization signal discrimination unit 20: exclusive ora gate
100 : 클램프 신호 발생부200 : 지연부100: clamp signal generator 200: delay unit
300 : 클램프 신호 선택부101,201,206 : 플립플롭300: clamp signal selection unit 101,201,206: flip-flop
102,202 : 카운터103,204,301 : 인버터102,202: Counter 103,204,301: Inverter
304 : 오아 게이트104,203,205,302,303 : 앤드 게이트304: ora gate 104,203,205,302,303: and gate
이 발명은 클램프 신호 지연회로에 관한 것으로서, 더욱 상세하게는 지연회로를 구비하여 동기신호가 그린신호(G)에 포함되어 있지 않고 수평동기신호단만을 통해서만 입력되는 세퍼레이트 동기신호일 경우 동기신호의 프론트 포치에서 트리거되어 출력되는 클램프 신호를 소정 기간만큼 지연시켜 출력시키는 클램프신호 지연회로에 관한 것이다.The present invention relates to a clamp signal delay circuit, and more particularly, to a front porch of a sync signal when a separate sync signal is provided only through the horizontal sync signal terminal without the sync signal included in the green signal (G). The present invention relates to a clamp signal delay circuit for delaying and outputting a clamp signal triggered by a predetermined period of time.
각종 비데오 카드에서 출력되는 신호에는 레드(R), 그린(G), 블루(B)신호와 수평동기, 수직동기신호가 있다. 그리고, 상기 수평, 수직동기신호는 레드, 그린, 블루신호와 분리되어 출력되는 경우도 있고, 상기 그린신호에 합성되어 출력되는 경우도 있다. 이때, 상기 수평, 수직동기신호가 그린신호에 합성되어 출력되는 경우를 동기 온 그린신호(Sync On Green Signal)라고 하고, 수평, 수직동기신호단을 통해 출력되는 경우를 세퍼레이트 동기신호(Separate Sync Signal라고 한다.Signals output from various video cards include red (R), green (G), and blue (B) signals, and horizontal and vertical synchronization signals. The horizontal and vertical synchronization signals may be output separately from the red, green, and blue signals, or may be output by being synthesized with the green signals. In this case, the case where the horizontal and vertical synchronization signals are combined with the green signal and output is referred to as a sync on green signal, and the case where the horizontal and vertical synchronization signals are output through the horizontal and vertical synchronization signal stages is a separate sync signal. It is called.
제1도(가)는 비데오 신호중 레드신호의 파형을 나타내고, (나)는 비데오 신호중 그린신호의 파형을 나타내고, (다)는 비데오 신호중 블루신호의 파형을 나타내고, (라)는 수평동기신호의 파형을 나타내고, (마)는 수직동기신호의 파형을 나타내고, (바)는 수평, 수직동기신호가 합성된 동기 온 그린신호의 파형을 보여주고 있다. 이때, 상기 제1도(가) 내지 (다)와 같은 순수한 레드, 그린, 블루신호의 전압 레벨을 1V라고 한다면 제1도(바)와 같이 동기신호가 합성된 동기 온 그린신호에서 동기신호 부분을 0V라고 한다면 전체의 전압 레벨은 1.3V가 된다.1A shows the waveform of the red signal in the video signal, (B) shows the waveform of the green signal in the video signal, (C) shows the waveform of the blue signal in the video signal, and (D) shows the waveform of the horizontal synchronous signal. Waveform is shown, (e) shows the waveform of the vertical synchronous signal, and (bar) shows the waveform of the synchronous on green signal in which the horizontal and vertical synchronous signals are combined. At this time, if the voltage level of the pure red, green, and blue signals as shown in FIG. 1 (a) to (c) is 1V, the sync signal portion of the sync on green signal synthesized with the sync signal as shown in FIG. If 0 is 0V, the overall voltage level is 1.3V.
그러나, 레드, 그린, 블루신호의 전압 레벨은 항상 같아야 한다. 따라서, 전압 레벨을 같게 하기 위하여 클램프 신호를 사용한다. 즉, 모니터의 내부 회로에서 사용되는 클램프 신호는 비데오 레벨을 고정시키는 신호로서, 클램프 신호 발생 위치에서 비데오 신호가 0V로 고정되므로, 클램프 신호 발생 위치의 선택이 매우 중요하다.However, the voltage levels of the red, green, and blue signals must always be the same. Thus, a clamp signal is used to equalize the voltage levels. That is, the clamp signal used in the internal circuit of the monitor is a signal for fixing the video level, and since the video signal is fixed at 0 V at the clamp signal generation position, selection of the clamp signal generation position is very important.
즉, 제1도(바)의 a부분에서 클램프 신호가 출력되면 a부분이 0V가 되므로 동기 온 그린신호의 전압 레벨은 1V가 되고, b부분에서 출력되면 b부분이 0V가 되므로 동기 온 그린신호의 전압 레벨은 1.3V가 되고, c부분에서 출력되면 c부분이 0V가 되므로 동기 온 그린신호의 전압 레벨은 0V가 된다.That is, when the clamp signal is output from the a part of FIG. 1 (a), the a part becomes 0V, so the voltage level of the synchronous on green signal is 1V, and the b part is 0V when the b signal is output from the b part, the synchronous on green signal The voltage level of V is 1.3V, and when the output is from c part, the c part becomes 0V, so the voltage level of the synchronous on green signal is 0V.
제2도는 종래의 클램프 신호 발생 회로도로서, 수평동기신호단(H SYNC)을 통해 수평 동기 신호를 제공받고 동기신호 판별부(10)를 통해 동기 온 그린신호와 세퍼레이트 동기신호의 판별결과를 제공받아 배타적 논리합을 수행하는 배타적 오아 게이트(20)와, 시정수(R,C)를 조정하여 상기 배타적 오아 게이트(20)의 출력 펄스폭을 넓히거나 좁히는 모노 멀티(30)로 구성된다.FIG. 2 is a circuit diagram of a conventional clamp signal generating circuit, which receives a horizontal synchronization signal through a horizontal synchronization signal terminal (H SYNC) and receives a result of discriminating a synchronization on green signal and a separate synchronization signal through a synchronization signal discrimination unit 10. An exclusive OR gate 20 that performs an exclusive OR, and a mono multi 30 that adjusts the time constants R and C to widen or narrow the output pulse width of the exclusive OR gate 20.
여기서, 상기 동기신호 판별부(10)는 모니터(도시되지 않음.)로 인가되는 신호가 동기 온 그린신호이면 로우레벨의 로직신호를 출력하고, 세퍼레이트 동기신호이면 하이 레벨의 로직신호를 출력한다.Here, the synchronization signal determination unit 10 outputs a low level logic signal if the signal applied to the monitor (not shown) is a synchronous on green signal, and outputs a high level logic signal if the signal is a separate synchronization signal.
따라서, 제3도(가)의 ①과 같이 수평동기신호가 수평동기신호단(H SYNC)을 통해 배타적 오아 게이트(20)의 한 입력단으로 제공되고 상기 동기신호 판별부(10)에 의해 모니터로 인가되는 동기신호가 제3도(가)와 같이 동기 온 그린신호로 판별되어 제3도(가)의 ②와 같이 로우신호로서 상기 배타적 오아 게이트(20)의 다른 입력단으로 제공되면 상기 배타적 오아게이트(20)의 출력은 제3도(가)의 ③과 같이 하이 레벨의 신호가 출력된다.Accordingly, the horizontal synchronous signal is provided to one input terminal of the exclusive OR gate 20 through the horizontal synchronous signal terminal H SYNC as shown in ① of FIG. When the applied synchronization signal is identified as a synchronous on green signal as shown in FIG. 3 (a) and provided as a low signal as shown in ② in FIG. 3 (a), it is provided to the other input terminal of the exclusive ora gate 20. In the output of (20), a high level signal is output as shown in ③ of FIG.
그리고, 상기 배타적 오아 게이트(20)의 출력은 모노 멀티(30)의 입력단에 출력되고, 상기 모노 멀티(30)의 시정수(R,C)에 의해 펄스폭이 조정되어 제3도(가)의 ④와 같이 동기신호의 백포치에서 트리거된 클램프 신호를 출력한다.The output of the exclusive oar gate 20 is output to an input terminal of the mono multi 30, and the pulse width is adjusted by the time constants R and C of the mono multi 30 so that the output of the exclusive oar gate 20 is adjusted. The clamp signal triggered by the back porch of the synchronization signal is output as shown in ④ of FIG.
한편, 제3도(나)의 ①과 같이 수평동기신호가 수평동기신호단(H SYNC)을 통해배타적 게이트(20)의 한 입력단으로 제공되고 상기 동기신호 판별부(10)에 의해 모니터로 인가되는 동기신호가 제3도(나)와 같이 세퍼레이트 동기신호로 판별되어 제3도(나)의 ②와 같이 하이신호로서 상기 배타적 오아 게이트(20)의 다른 입력단으로 제공되면 상기 배타적 오아 게이트(20)의 출력은 제3도(나)의 ③과 같이 로우 레벨의 신호가 출력된다. 여기서, 상기 배타적 오아 게이트는 특성상 하나의 입력만 하이일 경우 하이 레벨의 로직신호를 출력한다.On the other hand, the horizontal synchronous signal is provided to one input terminal of the exclusive gate 20 through the horizontal synchronous signal terminal H SYNC and applied to the monitor by the synchronous signal discriminating unit 10 as shown in ① of FIG. When the synchronizing signal is determined to be a separate synchronizing signal as shown in FIG. 3 (b) and is provided as a high signal as ② of FIG. 3 (b) to the other input terminal of the exclusive ora gate 20, the exclusive ora gate 20 ) Outputs a low level signal as shown in (3) of FIG. Here, the exclusive OR gate outputs a logic signal of a high level when only one input is high in nature.
그리고, 상기 배타적 오아 게이트(20)의 출력은 모노 멀티(30)의 입력단에 출력되고, 상기 모노 멀티(30)의 시정수(R,C)에 의해 펄스폭이 조정되어 제3도(나)의 ④와 같이 동기신호의 프론트 포치에서 트리거된 클램프신호를 출력한다.The output of the exclusive OR gate 20 is output to an input terminal of the mono multi 30, and the pulse width is adjusted by the time constants R and C of the mono multi 30 so that the output of the exclusive OR gate 20 may be adjusted. The clamp signal triggered by the front porch of the synchronization signal is output as shown in ④ of FIG.
이때, 제3도(나)와 같이 세퍼레이트 동기신호가 모니터로 입력되는 경우, 세퍼레이트 동기신호중 블랭킹 타이밍과 동기타이밍이 같은 신호(예, V-7 VRAMⅡ 등)가 입력될 때 제1도 내지 제3도의 레드, 그린, 블루의 복합 비데오 신호가 게이트 등의 지연에 의해 지연이 생겼을 경우 상기 모노 멀티(30)에서 출력되는 클램프신호가 0V가 되어 비데오 화면이 나타나지 않는 세그먼트 현상이 발생되는 문제점이 있었다.At this time, when the separate synchronous signal is input to the monitor as shown in FIG. 3 (b), when a signal having the same blanking timing and synchronizing timing (eg, V-7 VRAMII, etc.) among the separate synchronous signals is inputted, FIGS. When the red, green, and blue composite video signals of FIG. 1 are delayed due to the delay of the gate, the clamp signal output from the mono multi 30 becomes 0V, causing a segment phenomenon in which a video screen does not appear.
이 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 모니터로 입력되는 동기신호를 판별하는 동기신호 판별부와 세퍼레이트 동기신호일 경우 소정 시간 동안 클램프 신호의 출력을 지연시키는 지연부를 구비하여 세그먼트 현상을 없애는 클램프 신호 지연 회로를 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to provide a synchronization signal discrimination unit for determining the synchronization signal input to the monitor and a delay unit for delaying the output of the clamp signal for a predetermined time in the case of a separate synchronization signal; The present invention provides a clamp signal delay circuit that eliminates segmentation.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 클램플 신호 지연회로의 특징은, 모니터로 인가되는 동기 신호가 동기 온 그린신호인지 세퍼레이트 동기신호인지를 판별하여 논리신호를 출력하는 동기신호 판별부와, 상기 동기신호 판별부와 수평동기신호단에 연결되어 상기 동기신호 판별부의 출력에 따라 정극성의 수평동기신호 또는 부극성의 수평동기신호를 출력하는 배타적 오아 게이트로 구성되어 클램프 신호의 출력을 제어하는 클램프 신호 제어회로에 있어서, 상기 배타적 오아 게이트의 출력단과 클럭단에 연결되어, 상기 배타적 오아게이트의 출력이 동기 온 그린신호이면 수평동기신호의 백포치에서 트리거되는 클램프 신호를 출력하는 클램프신호 발생부와; 상기 배타적 오아 게이트의 출력단과 클럭단에 연결되어, 상기 배타적 오아 게이트의 출력이 세퍼레이트 동기신호이면 수평동기신호의 프론트포치에서 소정 시간 지연되어 트리거되는 클램프 신호를 출력하는 지연부와; 동기신호 판별부의 출력단과 클램프 신호 발생부 및 지연부의 출력단에 연결되어, 상기 동기신호 판별부의 판별 결과에 따라 상기 클램프 신호 발생부 및 지연부의 출력을 선택적으로 출력하는 클램프 신호 선택부에 있다.Features of the clamp signal delay circuit according to the present invention for achieving the above object is a synchronization signal determination unit for outputting a logic signal by determining whether the synchronization signal applied to the monitor is a synchronization on green signal or a separate synchronization signal; And an exclusive OR gate connected to the sync signal discriminator and the horizontal sync signal terminal to output a positive horizontal sync signal or a negative horizontal sync signal according to the output of the sync signal discriminator to control the output of the clamp signal. A clamp signal control circuit comprising: a clamp signal generator connected to an output terminal and a clock terminal of the exclusive oar gate and outputting a clamp signal triggered by a back porch of a horizontal synchronization signal when the output of the exclusive oar gate is a synchronous on green signal Wow; A delay unit connected to an output terminal and a clock terminal of the exclusive OR gate, and outputting a clamp signal that is triggered by a predetermined time delay in the front porch of the horizontal synchronization signal when the output of the exclusive OR gate is a separate synchronization signal; It is connected to the output terminal of the synchronization signal determination unit and the output terminal of the clamp signal generation unit and the delay unit, the clamp signal selection unit for selectively outputting the output of the clamp signal generation unit and the delay unit according to the determination result of the synchronization signal determination unit.
이하, 이 발명에 따른 클램프 신호 지연회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of the clamp signal delay circuit according to the present invention will be described in detail with reference to the accompanying drawings.
제4도는 이 발명에 따른 클램프 신호 지연회로의 일 실시예를 나타낸 회로도이다.4 is a circuit diagram showing an embodiment of a clamp signal delay circuit according to the present invention.
더욱 상세하게는 모니터로 인가되는 동기신호가 세퍼레이트 동기신호인지 동기 온 그린신호인지를 판별하여 하이/로우 레벨의 로직신호를 출력하는 동기신호 판별부(10)와, 한 입력단은 항상 정레벨의 수평동기신호를 출력하는 수평동기신호(H SYNC)단에 연결되고 다른 입력단은 상기 동기신호 판별부(10)의 출력단에 연결되는 배타적 오아 게이트(20)와, 상기 배타적 오아 게이트(20)의 출력단과 클럭단(CLK)에 연결되어 입력되는 신호가 동기 온 그린신호일때 수평동기신호단(H SYNC)을 통해 입력되는 동기신호에 백포치에서 트리거된 클램프 신호를 출력하는 클램프 신호 발생부(100)와, 상기 배타적 오아 게이트(20)의 출력단과 상기 클럭단(CLK)에 연결되어 입력되는 신호가 세퍼레이트 동기신호일때 상기 수평동기신호단(H SYNC)을 통해 입력되는 동기 신호의 프론트 포치에서 소정 기간 지연되어 트리거된 클램프 신호를 출력하는 지연부(200)와, 상기 동기신호 판별부(10)와 상기 클램프 신호 발생부(100) 및 지연부(200)의 출력단에 연결되어 상기 동기신호 판별부(10)의 출력에 따라 상기 클램프 신호 발생부(100)의 출력과 상기 지연부(200)의 출력을 선택적으로 출력하는 클램프 신호 선택부(300)로 이루어진다.More specifically, the synchronization signal discrimination unit 10 which outputs a high / low level logic signal by determining whether the synchronization signal applied to the monitor is a separate synchronization signal or a synchronization on green signal, and one input terminal is always at a horizontal level with a positive level. An exclusive ora gate 20 connected to a horizontal synchronizing signal H SYNC terminal for outputting a synchronizing signal, and the other input terminal is connected to an output terminal of the synchronizing signal discriminator 10, and an output terminal of the exclusive ora gate 20. A clamp signal generator 100 for outputting a clamp signal triggered by a back porch to a synchronization signal input through the horizontal synchronization signal terminal H SYNC when the input signal connected to the clock terminal CLK is a synchronization on green signal; When the signal connected to the output terminal of the exclusive OR gate 20 and the clock terminal CLK is a separate synchronization signal, the synchronization signal inputted through the horizontal synchronization signal terminal H SYNC A delay unit 200 for outputting a clamp signal triggered by a delay in the launch porch, and connected to an output terminal of the synchronization signal determination unit 10, the clamp signal generator 100, and the delay unit 200. The clamp signal selection unit 300 selectively outputs the output of the clamp signal generator 100 and the output of the delay unit 200 according to the output of the synchronization signal determination unit 10.
그리고, 상기 클램프 신호 발생부(100)는, 입력단(D)은 전원 전압단에 연결되고 클럭단은 배타적 오아 게이트(20)의 출력단에 연결되는 플립플롭(101)의 출력단(Q)에는 카운터(102)의 클리어 입력단(CLR)과 클램프 신호 선택부(300)가 동시에 연결된다. 그리고, 상기 카운터(102)의 출력단에는 인버터(103)를 통해 앤드 게이트(104)의 한 입력단과 상기 플립플롭(101)의 클리어단(CLR)에 동시에 연결되고 상기 앤드 게이트(104)의 다른 입력단에는 클럭단(CLK)이 연결된다. 그리고, 상기 앤드 게이트(104)의 출력단에는 상기 카운터(102)의 클럭단이 연결된다.In addition, the clamp signal generator 100 has an input terminal D connected to a power supply voltage terminal and a clock terminal connected to an output terminal of an exclusive OR gate 20. The clear input terminal CLR of the 102 and the clamp signal selector 300 are simultaneously connected. In addition, the output terminal of the counter 102 is simultaneously connected to one input terminal of the AND gate 104 and the clear terminal CLR of the flip-flop 101 through an inverter 103 and the other input terminal of the AND gate 104. The clock stage CLK is connected. The clock terminal of the counter 102 is connected to the output terminal of the AND gate 104.
그리고, 상기 지연부(200)는, 입력단(D)은 전원 전압단에 연결되고 클럭단은 배타적 오아 게이트(20)는 출력단에 연결되는 제1플립플롭(201)의 출력단(Q)에는 카운터(202)의 클리어 입력단(CLR)이 연결되고, 상기 카운터(202)의 제1출력단(A)과 제2출력단(B)에는 앤드 게이트(203)의 두 입력단이 각각 연결된다. 그리고, 상기 앤드 게이트(203)의 출력단에는 인버터(204)를 통해 앤드 게이트(205)의 한 입력단과 동시에 제1, 제2플립플롭(201,206)의 클리어단(CLR)이 연결된다. 그리고, 상기 앤드 게이트(205)의 다른 입력단에는 상기 클럭단(CLK)이 연결되고, 상기 앤드 게이트(205)의 출력단에는 상기 카운터(202)의 클럭단이 연결된다. 그리고, 입력단(D)은 전원 전압단에 연결되고 클럭단은 상기 카운터(202)의 제1출력단(A)에 연결되는 제2플립플롭(206)의 출력단(Q)에는 클램프 신호 선택부(300)가 연결된다.In addition, the delay unit 200, an input terminal D is connected to a power supply voltage terminal, and a clock terminal is an exclusive OR gate 20 connected to an output terminal. A clear input terminal CLR of 202 is connected, and two input terminals of an AND gate 203 are connected to a first output terminal A and a second output terminal B of the counter 202, respectively. The output terminal of the AND gate 203 is connected to the clear terminal CLR of the first and second flip-flops 201 and 206 simultaneously with one input terminal of the AND gate 205 through the inverter 204. The clock terminal CLK is connected to the other input terminal of the AND gate 205, and the clock terminal of the counter 202 is connected to the output terminal of the AND gate 205. In addition, the clamp signal selector 300 is connected to an output terminal Q of the second flip-flop 206 connected to the power supply voltage terminal and the clock terminal connected to the first output terminal A of the counter 202. ) Is connected.
한편, 상기 클램프 신호 선택부(300)는, 상기 동기신호 판별부(10)의 출력단이 인버터(301)를 통해 앤드 게이트(302)의 한 입력단에 연결되고 다이렉트로 앤드 게이트(303)의 한 입력단에 연결된다. 그리고, 상기 앤드 게이트(302)의 다른 입력단에는 상기 클램프 신호 발생부(100)의 플립플롭(101)의 출력단(Q)이 연결되고, 상기 앤드 게이트(302)의 출력단에는 오아 게이트(304)의 한 입력단이 연결된다. 그리고, 상기 앤드 게이트(303)의 다른 입력단에는 상기 지연부(200)의 제2플립플롭(206)의 출력단(Q)이 연결되고, 상기 앤드 게이트(303)의 출력단에는 상기 오아 게이트(304)의 다른 입력단이 연결된다. 그리고, 상기 오아 게이트(304)의 출력단(Out)을 통해 클램프 신호가 출력된다.On the other hand, the clamp signal selection unit 300, the output terminal of the synchronization signal determination unit 10 is connected to one input terminal of the end gate 302 through the inverter 301 and one input terminal of the direct end gate 303 Is connected to. An output terminal Q of the flip-flop 101 of the clamp signal generator 100 is connected to another input terminal of the AND gate 302, and an output terminal of the OR gate 302 is connected to an output terminal of the AND gate 302. One input is connected. In addition, an output terminal Q of the second flip-flop 206 of the delay unit 200 is connected to another input terminal of the AND gate 303, and an OR gate 304 is connected to an output terminal of the AND gate 303. The other input of is connected. The clamp signal is output through the output terminal Out of the OR gate 304.
제5도는 이 발명에 따른 클램프 신호 지연회로의 각부의 동작상태를 나타낸 파형도로서, (H SYNC)는 수평동기신호단(H SYNC)으로 일정 주기를 갖고 입력되는 수평동기신호 파형도이고, (a)는 동기신호가 동기 온 그린신호일 경우 배타적 오아 게이트(20)의 출력 파형도이고, (b)는 클램프 신호 발생부(100)의 플립플롭(101)의 출력 파형도이고, (c)는 상기 클램프 신호 발생부(100)의 카운터(102)의 출력 파형도이고, (d)는 상기 클램프 신호 발생부(100)의 인버터(103)로부터 플립플롭(101)의 클리어단으로 출력되는 파형도이다. 그리고, (e)는 동기신호가 세퍼레이트 동기신호일 경우 배타적 오아 게이트(20)의 출력 파형도이고, (f)는 지연부(200)의 제1플립플롭(201)의 출력 파형도이고, (g)는 상기 지연부(200)의 카운터(202)의 제1출력단(A)의 출력 파형도이고, (h)는 상기 지연부(200)의 앤드 게이트(203)의 출력 파형도이고, (i)는 상기 지연부(200)의 인버터(204)로부터 제1플립플롭(201)의 클리어단으로 출력되는 파형도이고, (j)는 상기 지연부(200)의 제2플립플롭(206)의 출력 파형도이다.5 is a waveform diagram showing an operation state of each part of the clamp signal delay circuit according to the present invention, where (H SYNC) is a horizontal synchronous signal waveform diagram inputted to the horizontal synchronous signal terminal (H SYNC) with a predetermined period. a) is an output waveform diagram of the exclusive OR gate 20 when the synchronization signal is a synchronous on green signal, (b) is an output waveform diagram of the flip-flop 101 of the clamp signal generator 100, and (c) An output waveform diagram of the counter 102 of the clamp signal generator 100, and (d) is a waveform diagram output from the inverter 103 of the clamp signal generator 100 to the clear end of the flip-flop 101. to be. (E) is an output waveform diagram of the exclusive OR gate 20 when the synchronization signal is a separate synchronization signal, (f) is an output waveform diagram of the first flip-flop 201 of the delay unit 200, (g ) Is an output waveform diagram of the first output terminal A of the counter 202 of the delay unit 200, (h) is an output waveform diagram of the AND gate 203 of the delay unit 200, (i ) Is a waveform diagram output from the inverter 204 of the delay unit 200 to the clear end of the first flip-flop 201, and (j) is the second flip-flop 206 of the delay unit 200. Output waveform diagram.
이와 같이 구성된 이 발명에서 동기신호 판별부(10)는 모니터로 인가되는 동기신호가 그린 신호에 합성된 동기 온 그린신호인지, 그린신호와 분리된 세퍼레이트 동기신호인지, 아니면, 동기 온 그린신호와 세퍼레이트 동기신호가 동시에 인가되는지를 판별하여, 동기 온 그린신호이거나 동기 온 그린신호와 세퍼레이트 동기신호가 동시에 인가되면 로우 레벨의 로직신호를, 세퍼레이트 동기신호만 인가되면 하이 레벨의 로직신호를 배타적 오아 게이트(20)의 한 입력단으로 출력한다.In the present invention configured as described above, the synchronization signal discrimination unit 10 determines whether the synchronization signal applied to the monitor is a synchronization on green signal synthesized with the green signal, a separate synchronization signal separated from the green signal, or is separated from the synchronization on green signal. It is determined whether the synchronization signal is applied at the same time.If the synchronization on green signal or the synchronization on green signal and the separate synchronization signal are simultaneously applied, the low level logic signal is applied to the synchronization signal. Output to one input terminal of 20).
한편, 상기 배타적 오아 게이트(20)의 다른 입력단에는 항성 정극성의 수평동기신호를 출력하는 수평동기신호단(H SYNC)이 연결되어 있으므로, 두 입력중 한 입력만 하이 레벨이면 하이 레벨의 로직신호를 출력하는 배타적 오아 게이트의 특성으로 인해 상기 동기신호 판별부(10)의 출력이 하이 레벨의 로직신호이면 부극성의 수평동기신호를, 상기 동기신호 판별부(10)의 출력이 로우 레벨의 로직신호이면 정극성의 수평동기신호를 클램프 신호 발생부(100)의 플립플롭(101)의 클럭단과 지연부(200)의 제1플립플롭(201)의 클럭단으로 출력한다.On the other hand, since the horizontal synchronizing signal stage (H SYNC) for outputting the horizontal synchronizing signal of the star positive polarity is connected to the other input terminal of the exclusive ora gate 20, if only one input of the two inputs is high level, Due to the characteristic of the exclusive OR gate outputting, if the output of the synchronization signal discrimination unit 10 is a high level logic signal, a negative horizontal synchronization signal is output, and the output of the synchronization signal discrimination unit 10 is a low level logic signal. On the other hand, the positive horizontal synchronization signal is output to the clock terminal of the flip-flop 101 of the clamp signal generator 100 and the clock terminal of the first flip-flop 201 of the delay unit 200.
이때, 상기 클램프 신호 발생부(100)의 플립플롭(101)의 정극성의 수평동기신호에 의해 인에이블되고, 지연부(200)의 제1플립플롭(201)은 부극성의 수평동기신호에 의해 인에이블되는 플립플롭을 사용한다. 그 이유는, 상기 클램프 신호 발생부(100)의 출력은 수평동기신호의 백포치에서 트리거되는 클램프 신호를 출력하여야 되고, 지연부(200)의 출력은 수평동기신호의 프론트 포치에서 트리거되는 클램프 신호를 출력하여야 하기 때문이다.At this time, the clamp signal generator 100 is enabled by the positive horizontal sync signal of the flip-flop 101, the first flip flop 201 of the delay unit 200 by the negative horizontal sync signal Use flip-flops that are enabled. The reason is that the output of the clamp signal generator 100 should output a clamp signal triggered in the back porch of the horizontal synchronization signal, the output of the delay unit 200 is a clamp signal triggered in the front porch of the horizontal synchronization signal Because it should output
그리고, 상기 클램프 신호 발생부(100)의 카운터(101)의 출력은 1μs를 카운트하도록 셋팅되어 있고, 지연부(200)의 카운터(202)의 출력 A, B는 각각 280ns, 1μs를 카운트하도록 셋팅되어 있다.The output of the counter 101 of the clamp signal generator 100 is set to count 1 μs, and the outputs A and B of the counter 202 of the delay unit 200 are set to count 280 ns and 1 μs, respectively. It is.
먼저, 모니터로 동기 온 그린신호만 인가되거나, 동기 온 그린신호와 세퍼레이트 동기신호와 동시에 인가되는 경우를 상세히 살펴본다.First, the case where only the synchronous on green signal is applied to the monitor or simultaneously with the synchronous on green signal and the separate synchronous signal will be described in detail.
동기신호 판별부(10)는 모니터로 동기 온 그린신호만 인가되거나 동기 온 그린신호와 세퍼레이트 동기신호가 동시에 인가되면 로우 레벨의 로직신호를 배타적 오아 게이트(20)와 클램프 신호 선택부(300)의 인버터(301)를 통해 앤드 게이트(302)로 출력하고 다이렉트로 앤드 게이트(303)로 출력한다. 따라서, 상기 클램프 신호 선택부(300)의 앤드 게이트(302)의 출력은 클램프 신호 발생부(100)의 출력에 따라 달라지고, 앤드 게이트(303)의 출력은 지연부(200)의 출력에 관계없이 무조건 로우신호를 출력한다.When only the synchronous on green signal is applied to the monitor or the synchronous on green signal and the separate synchronous signal are simultaneously applied, the synchronous signal discrimination unit 10 supplies the low level logic signal of the exclusive OR gate 20 and the clamp signal selector 300. The inverter 301 outputs to the AND gate 302 and directly to the AND gate 303. Therefore, the output of the AND gate 302 of the clamp signal selector 300 depends on the output of the clamp signal generator 100, and the output of the AND gate 303 is related to the output of the delay unit 200. Outputs a low signal unconditionally.
그러므로, 클램프 신호 선택부(300)의 최종 출력단(Out)을 통해 출력되는 클램프 신호는 클램프 신호 발생부(100)의 출력이 된다. 즉, 상기 클램프 신호 선택부(300)는 동기신호 판별부(10)의 출력이 로우이면 클램프 신호 발생부(100)의 출력을 선택하고, 상기 동기신호 판별부(10)의 출력이 하이이면 지연부(200)의 출력을 선택하여 출력한다.Therefore, the clamp signal output through the final output terminal (Out) of the clamp signal selector 300 becomes the output of the clamp signal generator 100. That is, the clamp signal selector 300 selects the output of the clamp signal generator 100 when the output of the sync signal determiner 10 is low, and delays when the output of the sync signal determiner 10 is high. The output of the unit 200 is selected and output.
한편, 상기 동기신호 판별부(10)의 로우 출력이 제공되는 상기 배타적 오아 게이트(20)의 다른 입력단에는 정극성의 수평동기신호가 수평동기신호단(H SYNC)을 통해 제5도(H SYNC)와 같이 제공되고 있으므로, 상기 배타적 오아 게이트(20)는 제5도(H SYNC) 파형과 동일한 제5도(a)와 같은 파형을 클램프 신호 발생부(100)의 플립플롭(101)과 지연부(200)의 제1플립플롭(201)의 클럭단으로 출력한다.On the other hand, at the other input terminal of the exclusive OR gate 20 to which the low output of the synchronization signal discrimination unit 10 is provided, the horizontal synchronization signal of positive polarity is transmitted through the horizontal synchronization signal terminal H SYNC. Since the exclusive OR gate 20 has the same waveform as that of FIG. 5 (a), which is the same as the waveform of FIG. 5 (H SYNC), the flip-flop 101 and the delay unit of the clamp signal generator 100 are provided. The clock output of the first flip flop 201 of 200 is performed.
이때, 상기 배타적 오아 게이트(20)의 출력 파형이 폴링 엣지가 되는 순간 지연부(200)의 제1플립플롭(201)은 디제이블되고, 클램프 신호 발생부(100)의 플립플롭(101)의 출력(Q)은 하이가 되어 카운터(102)의 클리어 입력단(CLR)과 클램프 신호 발생부(300)의 앤드 게이트(302)로 출력된다.At this time, the first flip-flop 201 of the delay unit 200 is disabled when the output waveform of the exclusive OR gate 20 becomes the falling edge, and the flip-flop 101 of the clamp signal generator 100 is disabled. The output Q becomes high and is output to the clear input terminal CLR of the counter 102 and the AND gate 302 of the clamp signal generator 300.
이때, 상기 플립플롭(101)의 하이 출력은 카운터(102)를 클리어시키므로, 상기 카운터(102)는 제5도(b)와 같이 1μs 동안 카운트를 한다. 1μs가 되면 상기 카운터(102)의 출력은 제5도(c)와 같이 하이가 된다. 상기 카운터(102)의 하이 출력은 인버터(103)에 의해 제5도(d)와 같이 반전되어 앤드 게이트(104)와 플립플롭(101)의 클리어단으로 제공되어 카운터(102)를 리셋시키고 플립플롭(101)을 클리어시켜 플립플롭(101)의 출력은 다시 로우가 된다.At this time, since the high output of the flip-flop 101 clears the counter 102, the counter 102 counts for 1 μs as shown in FIG. 5 (b). When it is 1 μs, the output of the counter 102 becomes high as shown in FIG. The high output of the counter 102 is inverted by the inverter 103 as shown in FIG. 5 (d) and provided to the clear ends of the AND gate 104 and the flip-flop 101 to reset the counter 102 and flip it. The flop 101 is cleared so that the output of the flip flop 101 goes low again.
따라서, 수평동기신호(H SYNC)가 입력될 때마다 상기의 과정이 반복되어 1μs 폭의 크램프 신호가 만들어지게 되고 상기 클램프 신호 선택부(300)의 오아 게이트(304)의 출력단(Out)을 통해 제5도(b)와 같이 동기신호의 백포치에서 트리거되어 출력된다.Therefore, each time the horizontal synchronization signal (H SYNC) is input, the above process is repeated to generate a clamp signal having a width of 1 μs, and through the output terminal (Out) of the OR gate 304 of the clamp signal selector 300. As shown in FIG. 5 (b), the trigger is output from the back porch of the synchronization signal.
한편, 모니터로 세퍼레이트 동기신호만 인가되는 경우를 상세히 살펴본다.Meanwhile, the case where only the separate synchronization signal is applied to the monitor will be described in detail.
동기신호 판별부(10)는 모니터로 세퍼레이트 동기신호만 인가되면 하이 레벨의 로직신호를 배타적 오아 게이트(20)와 클램프 신호 선택부(300)의 인버터(301)를 통해 앤드 게이트(302)로 출력하고 다이랙트로 앤드 게이트(303)로 출력한다. 따라서, 상기 클램프 신호 선택부(300)의 앤드 게이트(302)의 출력은 클램프 신호 발생부(100)의 출력에 관계없이 무조건 로우신호를 출력하고 앤드 게이트(303)의 출력은 지연부(200)의 출력에 따라 달라진다. 그러므로, 클램프 신호 선택부(300)의 최종 출력단(Out)을 통해 출력되는 클램프 신호는 지연부(200)의 출력이 된다.When only the separate synchronization signal is applied to the monitor, the synchronization signal determination unit 10 outputs a logic signal of a high level to the AND gate 302 through the exclusive OR gate 20 and the inverter 301 of the clamp signal selector 300. And outputs to end gate 303 by direct. Therefore, the output of the AND gate 302 of the clamp signal selector 300 outputs a low signal unconditionally regardless of the output of the clamp signal generator 100, and the output of the AND gate 303 is a delay unit 200. Depends on the output of the. Therefore, the clamp signal output through the final output terminal Out of the clamp signal selector 300 becomes the output of the delay unit 200.
한편, 상기 동기신호 판별부(10)의 하이 출력이 제공되는 상기 배타적 오아 게이트(20)의 다른 입력단에는 정극성의 수평동기신호가 수평동기신호단(H SYNC)을 통해 제5도(H SYNC)와 같이 제공되고 있으므로, 상기 배타적 오아 게이트(20)는 제5도(H SYNC) 파형이 반전된 제5도(e)와 같은 파형을 클램프 신호 발생부(100)의 플립플롭(101)과 지연부(200)의 제1플립플롭(201)의 클럭단으로 출력한다.On the other hand, at the other input terminal of the exclusive OR gate 20 to which the high output of the synchronization signal discrimination unit 10 is provided, a positive horizontal synchronization signal is transmitted through the horizontal synchronization signal terminal H SYNC. The exclusive OR gate 20 delays the waveform of the exclusive OR gate 20 with the flip-flop 101 of the clamp signal generator 100 by inverting the waveform of the fifth signal H SYNC. The clock signal of the first flip flop 201 of the unit 200 is output.
이때, 상기 배타적 오아 게이트(20)의 출력 파형이 제5도(e)에서처럼 폴링 엣지가 되는 순간 클램프 신호 발생부(100)의 플립플롭(101)은 디제이블되고, 지연부(200)의 제1플립플롭(201)의 출력(Q)은 하이가 되어 카운터(202)의 클리어 입력단(CLR)과 클램프 신호 발생부(300)의 앤드 게이트(303)로 출력된다.At this time, when the output waveform of the exclusive OR gate 20 becomes the falling edge as shown in FIG. 5 (e), the flip-flop 101 of the clamp signal generator 100 is disabled, and the delay of the delay unit 200 is disabled. The output Q of one flip flop 201 becomes high and is output to the clear input terminal CLR of the counter 202 and the AND gate 303 of the clamp signal generator 300.
이때, 상기 지연부(200)의 제1플립플롭(201)의 하이 출력은 카운터(202)를 클리어시키므로, 상기 카운터(202)는 제5도(f)와 같이 카운트를 시작한다. 이때, 상기 카운터(202)가 280ns를 카운트할 때 상기 카운터(202)의 A 출력은 제5도(g)와 같이 하이가 되며, 상기 카운터(202)의 A출력단의 하이 출력은 제2플립플롭(206)을 인에이블시켜 제2플립플롭(206)의 출력(Q)도 제5도(j)와 같이 하이가 된다.At this time, since the high output of the first flip-flop 201 of the delay unit 200 clears the counter 202, the counter 202 starts counting as shown in FIG. 5 (f). At this time, when the counter 202 counts 280 ns, the A output of the counter 202 becomes high as shown in FIG. 5 (g), and the high output of the A output terminal of the counter 202 is the second flip-flop. By enabling 206, the output Q of the second flip-flop 206 is also high as shown in FIG.
이때, 상기 카운터(202)는 카운트를 계속한다. 그러다가 1.28μs가 되면 상기 카운터(202)의 A, B 출력은 제5도(g),(h)와 같이 모두 하이가 되어 앤드 게이트(203)의 출력도 하이가 된다. 상기 앤드 게이트(203)의 하이 출력은 인버터(204)에 의해 제5도(i)와 같이 반전되어 앤드 게이트(205)와 제1, 제2플립플롭(201,206)의 클리어단으로 제공되어 카운터(202)를 리셋시키고 제1, 제2플립플롭(201,206)을 클리어시킨다. 따라서, 상기 제1, 제2플립플롭(201,206)의 출력(Q)은 제5도(j)와 같이 다시 로우가 된다.At this time, the counter 202 continues counting. Then, when 1.28 μs, the A and B outputs of the counter 202 are all high as shown in Figs. 5 (g) and (h), and the output of the AND gate 203 is also high. The high output of the AND gate 203 is inverted as shown in FIG. 5I by the inverter 204 to be provided to the clear ends of the AND gate 205 and the first and second flip-flops 201 and 206 so that the counter ( 202 is reset and the first and second flip-flops 201 and 206 are cleared. Therefore, the outputs Q of the first and second flip-flops 201 and 206 go low again as shown in FIG. 5 (j).
따라서, 수평동기신호(H SYNC)가 입력될 때마다 상기 과정이 반복되어, 280ns 지연되며 폭이 1μs인 클램프 신호가 클램프 신호 선택부(300)의 오아 게이트(304)의 출력단을 통해 제5도(j)와 같이 동기신호의 프론트포치에서 트리거되어 출력된다.Therefore, each time the horizontal synchronization signal H SYNC is input, the above process is repeated, and a clamp signal having a delay of 280 ns and a width of 1 μs is transmitted through the output terminal of the OR gate 304 of the clamp signal selector 300. As shown in (j), the trigger is output from the front porch of the synchronization signal.
이상에서와 같이 이 발명에 따른 플램프 신호 지연회로에 의하면, 세퍼레이트 동기신호가 입력될때 클램프 신호를 지연시키는 지연 회로와 선택부를 구비하여, 동기 온 그린신호가 입력되면 정상적으로 동기신호의 백포치에서 트리거되는 클램프 신호를 출력하고 세퍼레이트 동기신호만 입력되면 동기신호의 프론트포치에서 소정 시간 지연되어 트리거되는 클램프 신호를 출력하도록 함으로써, 블랭킹 타이밍과 동기 타이밍이 같을 경우 발생할 수 있는 세그먼트 현상을 방지하는 효과가 있다.As described above, the flap signal delay circuit according to the present invention includes a delay circuit and a selector for delaying a clamp signal when a separate sync signal is input, and when a sync on green signal is input, the trigger is normally triggered at the back porch of the sync signal. By outputting the clamp signal and only the separate synchronization signal is input, the front signal of the synchronization signal to output a clamp signal that is triggered by a predetermined time delay, thereby preventing the segmentation phenomenon that can occur when the blanking timing and the synchronization timing is the same. .
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040629 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |