KR960008056B1 - Sync.-on-green signal detection circuit - Google Patents
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Abstract
Description
제1도는 이 발명에 따른 동기 온 그린 신호 판별 회로도.1 is a synchronous on green signal discrimination circuit diagram according to the present invention;
제2도는 상기 제1도의 각부의 동작 상태를 나타낸 각부의 동작 파형도이다.FIG. 2 is an operational waveform diagram showing the operating states of the respective parts of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 동기 신호 분리부 200 : 세파레이트 동기 판별부100: sync signal separation unit 200: separate sync determination unit
FF1,FF2 : 플립플롭 A1,A2 : 엔드 게이트FF1, FF2: Flip-Flop A1, A2: End Gate
CNT : 카운터 11,12 : 인버터CNT: Counter 11,12: Inverter
이 발명은 동기 온 그린 신호 판별 회로에 관한 것으로서, 더욱 상세하게는 비데오 신호중 그린 신호에 동기 신호(SYNC)가 합성되었는지의 유무를 판별하는 동기 온 그린 신호 판별 회로에 관한 것이다.The present invention relates to a synchronous on green signal discrimination circuit, and more particularly, to a synchronous on green signal discrimination circuit for discriminating whether a sync signal SYNC is synthesized with a green signal among video signals.
일반적으로 비데오 카드에서 출력되는 신호는 비데오 신호와 동기 신호(SYNC)가 있고, 비데오 신호는 레디(R), 그린(G), 블루(B)신호로 나누어지고, 동기 신호(SYNC)는 수평(H SYNC)과 수직 동기 신호(V SYNC)로 나누어진다.In general, a signal output from a video card includes a video signal and a sync signal (SYNC), and the video signal is divided into a ready (R), green (G), and blue (B) signal, and the sync signal (SYNC) is horizontal ( H SYNC) and vertical sync signal (V SYNC).
이때, 비데오 카드에서 동기 신호(SYNC)를 모니터로 출력하는 방법에는 비데오 카드를 제작하는 업체에 따라 다르다. 즉, 상기 동기 신호(SYNC)를 비데오 신호 특히, 그린 신호에 합성시켜 출력하는 경우(이하, 동기 온 그린 신호라 칭함.)와, 비데오 신호와 완전히 분리시켜 출력하는 경우(이하, 세퍼레이트 동기 신호라 칭함.)와, 상기 동기 온 그린 신호와 세퍼레이트 동기 신호를 동시에 출력하는 경우가 있다. 그리고, 동기 신호(SYNC)가 합성되어 있는 그린 신호의 전압 레벨이 동기 신호(SYNC)가 합성되어 있지 않은 그린 신호의 전압 레벨보다 합성된 동기 신호(SYNC)가 전압 레벨만큼 크다.In this case, the method of outputting the sync signal SYNC from the video card to the monitor depends on the manufacturer of the video card. That is, when the synchronizing signal SYNC is synthesized and output to a video signal, in particular, a green signal (hereinafter referred to as a synchronizing on green signal), and when the output is completely separated from the video signal (hereinafter referred to as a separate synchronizing signal). And the sync on green signal and the separate sync signal may be output at the same time. Then, the voltage level of the green signal to which the synchronizing signal SYNC is synthesized is larger than the voltage level of the green signal to which the synchronizing signal SYNC is not synthesized.
그러나, 레드, 그린, 블루 신호의 전압 레벨은 항상 같아야 한다. 이때 클램프 신호가 출력되는 부분이 0V가 되므로 전압 레벨을 같게 하기 위하여 클램프 신호를 사용한다. 이때, 이 클램프 신호는 모니터로 입력되는 동기 신호(SYNC)의 타입에 따라 수평동기 신호의 프론트, 또는 백 포치에서 트리거 되어 출력되어야 한다.However, the voltage levels of the red, green, and blue signals must always be the same. At this time, since the part where the clamp signal is output becomes 0V, the clamp signal is used to make the voltage level the same. At this time, the clamp signal should be triggered and output from the front or back porch of the horizontal synchronization signal according to the type of the synchronization signal SYNC input to the monitor.
즉, 동기 온 그린 신호와 세퍼레이트 동기 신호가 인가될 때 클램프 신호를 수평 동기 신호의 프론트 포치에서 트리거 시키면 그린 신호의 전압 레벨이 다른 비데오 신호의 전압 레벨보다 높아져 화면이 그린 계통으로 변하게 된다. 그리고, 블랭킹 기간과 동기 신호(SYNC) 사이에 마진이 없을 때 클램프 신호를 동기 신호(SYNC)의 백 포치에서 트리거 시키면 비데오 신호에 클램프 신호가 실리게 되어 비데오 신호 부분이 0V가 되므로 비데오 화면이 나타나지 않게 된다.That is, when the synchronous on green signal and the separate synchronous signal are applied, if the clamp signal is triggered at the front porch of the horizontal synchronous signal, the voltage level of the green signal is higher than the voltage level of other video signals, thereby changing the screen to the green system. When there is no margin between the blanking period and the sync signal SYNC, triggering the clamp signal on the back porch of the sync signal SYNC causes the clamp signal to be loaded on the video signal, so that the video signal portion becomes 0V. Will not.
따라서, 종래에는 유저가 직접 동 온그린 신호의 유무, 세퍼레이트 동기 신호의 유무를 판별하여 수동을 스위치를 조작하여 클램프 신호의 트리거 위치를 제어하였다. 그러나, 동기 온 그린 신호의 유무를 잘못 판단하여 오동작이 발생할 수 있고, 또한, 클램프 신호의 제어를 수동으로 스위칭 해야 하므로 유저에게 불편함을 주며, 비전문가에게는 혼란을 초래하는 문제점이 있었다.Therefore, conventionally, the user directly determines the presence or absence of the on-green signal and the separate synchronization signal, and manually controls the trigger to control the trigger position of the clamp signal. However, there is a problem that a malfunction may occur by incorrectly determining the presence of a synchronization on green signal, and it is inconvenient for the user to switch the control of the clamp signal manually, and causes confusion for the non-expert.
이 발명은 이러한 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 동기 온 그린 신호의 유무를 자동으로 판별하여 그에 따른 로직 신호를 출력함으로써 클램프 신호의 트리거 위치를 자동으로 제어하는 동기 온 그린 신호 판별 회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and an object of the present invention is to automatically determine the presence or absence of a synchronous on green signal and output a logic signal according to the synchronous on green signal discrimination circuit to automatically control the trigger position of the clamp signal. In providing.
이러한 목적을 달성하기 위한 이 발명에 따른 동기 온 그린 신호 판별 회로의 특징은, 그린 신호를 제공받아 일정 레베롤 절단한 후, 반전 및 증폭시키는 동기 신호(SYNC) 분리부와, 수평 동기 신호 입력단을 통해 제공되는 수평 동기 신호의 유무를 판별하고, 그 판별 결과를 로직 신호로 출력하는 세퍼레이트 동기 신호(SYNC) 판별부와, 클럭단으로는 수평 동기 신호를 제공받고, 인에이블단으로는 상기 동기 신호(SYNC) 분리부의 출력을 제공받으며, 클리어단으로는 상기 세퍼레이트 동기 신호 판별부의 출력을 제공받아 소정 시간 카운트하는 카운터로 구성되는데 있다.In order to achieve the above object, a synchronous on-green signal discrimination circuit according to the present invention is characterized in that a synchronization signal (SYNC) separation unit for inverting and amplifying a green signal after receiving a green signal is cut and a horizontal level is inputted. A separate sync signal (SYNC) discrimination unit for determining whether a horizontal sync signal is provided and outputting the result of the determination as a logic signal, and a horizontal sync signal at a clock end, and at the enable end, the sync signal (SYNC) is provided with the output of the separation unit, the clear stage is provided with a counter for receiving a output of the separate synchronization signal determination unit for a predetermined time count.
이하, 이 발명에 따른 동기 온 그린 신호 판별 회로의 바람직한 일 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다. 제1도는 이 발명에 따른 동기 온 그린 신호 판별 회로도이다. 제1도는 그린 신호가 입력되면 일정 레벨로 자른 후 반전 및 증폭시키는 동기 신호(SYNC) 분리부(100)의 출력단에 카운터(CNT)의 인에이블단(E)이 연결되고, 세퍼레이트 동기 신호(SYNC)의 유무를 판별하는 세퍼레이트 동기 신호 판별부(200)의 출력단에는 상기 카운터(CNT)의 클리어단(CLR)이 연결되며, 수평 동기 신호 입력단(H_SYNC)에는 앤드 게이트(A1)를 통해 상기 카운터 (CNT)의 클럭단이 연결된다.Hereinafter, a preferred embodiment of a synchronous on green signal determination circuit according to the present invention will be described in detail with reference to the accompanying drawings. 1 is a synchronization on green signal discrimination circuit diagram according to the present invention. In FIG. 1, when the green signal is input, the enable terminal E of the counter CNT is connected to the output terminal of the synchronization signal SYNC separating unit 100 which is cut to a predetermined level and then inverted and amplified. The clear terminal CLR of the counter CNT is connected to the output terminal of the separate sync signal determining unit 200 for determining whether the counter is present, and the counter through the AND gate A1 to the horizontal sync signal input terminal H_SYNC. The clock stage of CNT) is connected.
그리고, 상기 카운터(CNT)의 제3출력단(O3)과 제6출력단(O6)에는 앤드 게이트(A2)가 연결되고, 이 앤드 게이트(A2)의 출력단에는 상기 앤드 게이트(A2)의 출력을 유지하기 위하여 인버터(12)를 통해 상기(도시되지 않음)에 전달되며, 상기 클램프 제너레이터는 수평 동기 신호를 입력받아 비데오 흑레벨을 고정하는 클램프 신호를 비데오 램프에 제공하는 것으로서, 본 발명에 의한 동기 온 그린 신호의 판별 결과에 따라 클램프 생성시 클램프 위치 선택이 이루어진다.The AND gate A2 is connected to the third output terminal O3 and the sixth output terminal O6 of the counter CNT, and the output of the AND gate A2 is maintained at the output terminal of the AND gate A2. In order to transmit to the (not shown) through the inverter 12, the clamp generator receives a horizontal synchronizing signal to provide a video signal to the video lamp to fix the video black level, synchronization on according to the present invention According to the result of discriminating the green signal, the clamp position is selected when the clamp is generated.
이 때, 상기 카운터(CNT)에서 제3출력단과 제6출력단을 이용한 것은 소정 시간 앤드 게이트를 위한 것으로, 카운트 시간은 달라질 수 있고, 달라지는 카운트 시간에 따라 상기 카운트(CNT)에서 이용하는 출력단도 달라진다.In this case, the third output terminal and the sixth output terminal are used for the predetermined time and gate in the counter CNT, and the count time may vary, and the output terminal used in the count CNT also varies according to the changed count time.
한편, 상기 세퍼레이트 동기 신호 판별부(200)는, 제1, 제2플립플롭(FF1,FF2)으로 이루어진다. 이때, 상기 제1플립플롭(FF1)의 D입력단은 전원 전압단과 결합되어 있고, 클럭단은 기준 클럭(예, 20Hz)을 제공하는 기준 클럭단(CLKref)과 결합되어 있으며, 클리어단(CLR)은 수평 동기 신호 입력단(H－SYNC)이 인버터(11)를 통해 연결되어 있다. 그리고, 상기 제1플립플롭(FF2)의 D입력단은 상기 제1플립플롭(FF1)의 Q출력단에 연결되어 있고, 클럭단은 상기 기준 클럭단(CLKref)이 연결되어 있으며, 클리어단(CLR)은 상기 수평 동기 신호 입력단(H－SYNC)이 인버터(11)를 통해 연결되어 있다. 그리고, 상기 제2플립플롭(FF2)의 Q출력단에는 상기 카운터(CNT)의 클리어단(CLR)이 연결되어 있다.On the other hand, the separate synchronous signal determination unit 200 is composed of first and second flip-flops (FF1, FF2). In this case, the D input terminal of the first flip-flop FF1 is coupled with a power supply voltage terminal, and the clock terminal is coupled with a reference clock terminal CLKref providing a reference clock (for example, 20 Hz ), and a clear terminal CLR. ) Is connected to the horizontal synchronizing signal input terminal H-SYNC via the inverter 11. The D input terminal of the first flip flop FF2 is connected to the Q output terminal of the first flip flop FF1, and the clock terminal is connected to the reference clock terminal CLKref, and a clear terminal CLR is provided. The horizontal synchronizing signal input terminal H-SYNC is connected via an inverter 11. A clear terminal CLR of the counter CNT is connected to the Q output terminal of the second flip-flop FF2.
제2도는 이 발명에 따른 동기 온 그린 신호 판별 회로의 각부의 동작상태를 나타낸 파형도로서, 제2도(가)는 세퍼레이트 동기 신호만 입력될 때의 각부의 동작으로 나타낸 파형도이고, 제2도(나)는 동기 온 그린 신호와 세퍼레이트 동기 신호가 동시에 입력될 때의 각부의 동작을 나타낸 파형도이며, 제2도(다)는 동기 온 그린 신호만 입력될 때의 각부의 동작 파형도이다.FIG. 2 is a waveform diagram showing an operation state of each part of the synchronization on green signal discrimination circuit according to the present invention. FIG. 2A is a waveform diagram showing the operation of each part when only a separate synchronization signal is input. (B) is a waveform diagram showing the operation of each part when the synchronization on green signal and the separate synchronization signal are simultaneously input, and FIG. 2 (c) is an operation waveform diagram of each part when only the synchronization on green signal is input. .
이와 같이 구성된 이 발명은 세퍼레이트 동기 신호만 입력될 때와 세퍼레이트 동기 신호와 동기 온 그린 신호가 동시에 입력할 때와 동기 온 그린 신호만 입력될 때를 분리하여 설명한다.The present invention configured as described above will be described separately from when only the separate sync signal is input, when the separate sync signal and the sync on green signal are simultaneously input, and when only the sync on green signal is input.
(i) 세퍼레이트 동기 신호만 입력될 때(i) When only a separate sync signal is input
수평 동기 신호(H￣SYNC)입력단을 통해 제2도(가)의 P1 파형과 같이 수평 동기 신호(H￣SYNC)가 입력되고 그린 신호단(G)을 통해 그린 신호가 동기 신호 분리부(100)로 입력된다.The horizontal synchronizing signal HNCSYNC is inputted through the horizontal synchronizing signal H￣SYNC input terminal as shown in the P1 waveform of FIG. 2A, and the green signal is inputted through the green signal terminal G. ) Is entered.
이때, 상기 동기 신호 분리부(100)에서는 입력되는 그린 신호를 소정 레벨로 자른 후 반전 및 증폭시킨다. 이때, 그린 신호에는 동기 신호(SYNC)가 합성되어 있지 않으므로 제2도(가)의 P2파형과 같이 비데오 신호 부분과 블랭킹부분으로 나누어져 상기 카운터(CNT)의 인에이블단(E)으로 출력되어 카운터(CNT)를 인에이블시킨다.In this case, the sync signal separator 100 cuts the input green signal to a predetermined level, and inverts and amplifies the green signal. At this time, since the sync signal SYNC is not synthesized in the green signal, it is divided into a video signal part and a blanking part as in the P2 waveform of FIG. 2A, and is output to the enable end E of the counter CNT. Enable counter CNT.
그리고, 상기 세퍼레이트 동기 신호 판별부(200)의 제1, 제2플립플롭(FF1,FF2)의 클럭단으로 제공되는 기준 클럭 신호(CLKref)는 약 20Hz정도이므로 이 기준 클럭 신호의 한 주기 동안에는 수평 동기 신호가 소정 주기 들어 있다.Since the reference clock signal CLKref provided to the clock stages of the first and second flip-flops FF1 and FF2 of the separate synchronization signal determination unit 200 is about 20 Hz , the reference clock signal may be changed during one period of the reference clock signal. The horizontal synchronization signal contains a predetermined period.
그리고, 상기 제1플립플롭(FF1)은 기준 클럭(CLKref)의 첫 번째 라이징 엣지에서 동작되고, 제2플립플롭(FF2)은 상기 기준 클럭(CLKref)의 두 번째 라이징 엣지에서 동작된다. 상기 제1, 제2플립플롭(FF1,FF2)는 D타입의 플립플롭으로, 입력되는 클럭신호의 라이징 엣지에서 토글 동작하는 성질을 가지고 있다.The first flip-flop FF1 is operated at the first rising edge of the reference clock CLKref, and the second flip-flop FF2 is operated at the second rising edge of the reference clock CLKref. The first and second flip-flops FF1 and FF2 are D-type flip-flops and have a property of being toggled at a rising edge of an input clock signal.
따라서, 상기 제2도(가)의 P1파형과 같은 수평 동기 신호가 인버터(11)를 통해 세퍼레이트 동기 신호판별부(200)의 제1, 제2플립플롭(FF1,FF2)의 클리어단(CLR)으로 제공되면, 상기 기준 클럭(CLKref)의 두 번재 라이징 엣지가 되기 전에 상기 플립플롭(FF1,FF2)은 수평 동기 신호에 의해 계속 클리어 된다. 따라서, 제2플립플롭(FF2)의 Q출력단을 통해 하이 신호가 제2도 (가)의 P4파형과 상기 카운터(CNT)는 수평동기 신호에 따라 카운트 시작한다.Accordingly, the horizontal synchronization signal such as the P1 waveform of FIG. 2A is cleared through the inverter 11 of the first and second flip-flops FF1 and FF2 of the separate synchronization signal discrimination unit 200. ), The flip-flops FF1 and FF2 continue to be cleared by the horizontal synchronizing signal before the second rising edge of the reference clock CLKref. Accordingly, the high signal is generated through the Q output terminal of the second flip-flop FF2 and the P4 waveform of FIG. 2A and the counter CNT start counting according to the horizontal synchronization signal.
이때, 상기 카운터(CNT)가 소정 시간 동안 카운트되어 제3출력단(O3)과 제6출력단(O6)이 하이가 되면 앤드 게이트(A2)를 통해 제2도 (가)의 P3파형과 같이 하이 신호를 출력한다.At this time, when the counter CNT is counted for a predetermined time and the third output terminal O3 and the sixth output terminal O6 become high, the high signal, such as the P3 waveform of FIG. 2 (a) through the AND gate A2. Outputs
그리고, 이 앤드 게이트(A2)에서 출력되는 하이 신호는 인버터(12)에 의해 반전되어 상기 앤드 게이트(A1)로 출력되어 상기 카운터(CNT)가 하이 신호를 계속 유지하도록 제어한다.The high signal output from the AND gate A2 is inverted by the inverter 12 and output to the AND gate A1 to control the counter CNT to maintain the high signal.
(ii)동기 온 그린 신호와 세퍼레이트 동기 신호가 동시에 입력될 때(ii) When the sync on green signal and the separate sync signal are input at the same time
세퍼레이트 동기 신호와 동기 온 그린 신호가 동시에 입력될 때 비데오 카드의 특성상 동기 온 그린 신호가 세퍼레이트 동기 신호와 똑같거나 약간 지연이 생긴다.When the separate sync signal and the sync on green signal are input at the same time, the sync on green signal is the same as or slightly delayed due to the nature of the video card.
그리고, 상기 동기 온 그린 신호는 동기 신호 분리부(100)에 의해 소정 레벨로 절단되고 반전 및 증폭되는 동안에도 어느 정도 지연이 생긴다. 따라서, 제2도 (나)의 P1 파형과 같이 수평 동기 신호가 입력될 때 제2도 (나)의 P2 파형과 같이 동기 신호 분리부(100)에서 출력되는 동기 신호는 소정 기간 지연이 된다.In addition, the synchronization on green signal is cut to a predetermined level by the synchronization signal separation unit 100, and a delay occurs to some extent even while inverting and amplifying. Therefore, when the horizontal synchronizing signal is input like the P1 waveform of FIG. 2 (b), the synchronizing signal output from the synchronizing signal separation unit 100 is delayed for a predetermined period as with the P2 waveform of FIG. 2 (b).
따라서, 상기 카운터(CNT)의 클럭단으로 제공되는 수평 동기 신호(제2도 (나)의 P1)의 라이징 엣지에서 상기 카운터(CNT)의 인에이블단(E)으로 제공되는 동기 신호 분리부(100)의 출력(제2도 (나)의 P2)은 로우 상태이므로 상기 카운터(CNT)는 클리어단(CLR)으로 입력되는 신호에 상관없이 인에이블 되지 못한다.Therefore, the synchronization signal separation unit provided to the enable terminal E of the counter CNT at the rising edge of the horizontal synchronization signal (P1 in FIG. 2B) provided to the clock terminal of the counter CNT ( Since the output (P2 of FIG. 2B) is low, the counter CNT is not enabled regardless of the signal input to the clear terminal CLR.
따라서 카운터(CNT)는 카운터 동작하지 못하므로 제2도 (나)의 P3 파형과 같이 항상 로우 신호를 출력한다. 이 때, 세퍼레이트 동기 신호 판별부(200)의 동작은 상기 세퍼레이트 동기 신호만 입력될 때의 마찬가지로 하이 신호를 출력하고, 이 신호는 카운터(CNT)의 클리어단으로 입력되어 카운터(CNT)의 동작상태를 계속 유지토록 한다.Accordingly, since the counter CNT does not operate the counter, the counter CNT always outputs a low signal like the P3 waveform of FIG. At this time, the operation of the separate synchronization signal discrimination unit 200 outputs a high signal similarly when only the separate synchronization signal is input, and this signal is inputted to the clear terminal of the counter CNT to operate the counter CNT. Keep it going.
(iii)동기 온 그린 신호만 입력될 때(iii) When only Sync On Green signal is input
동기 온 그린 신호만 입력될 경우에는 제2도 (다)의 P1 파형과 같은 로우 상태의 수평 동기 신호가 인버터(11)에 의해 하이 상태로 반전되어 상기 세퍼레이트 동기 신호 판별부(200)의 제1, 제2플립플롭(FF1,FF2)의 클리어단(CLR)으로 출력되는 상기 제1, 제2플립플롭(FF1,FF2)은 각 클럭단으로 제공되는 기준클럭(CLFref)에 따라 동작되어 두 번째 기준 클럭(CLKref)의 라이징 엣지에서 제2플립플롭(FF2)의 Q출력단을 통해 제2도 (다)의 P4 파형과 같은 로우 신호를 상기 카운터(CNT)로 출력한다.When only the synchronization on green signal is input, the horizontal synchronization signal in the low state such as the P1 waveform of FIG. 2 (C) is inverted to a high state by the inverter 11, so that the first synchronization signal discrimination unit 200 receives the first synchronization signal. The first and second flip-flops FF1 and FF2 output to the clear stages CLR of the second flip-flops FF1 and FF2 are operated according to the reference clock CLFref provided to each clock stage. At the rising edge of the reference clock CLKref, a low signal such as the P4 waveform of FIG. 2C is output to the counter CNT through the Q output terminal of the second flip-flop FF2.
그리고, 그린 신호단(G)을 통해 인가되는 동기 온 그린 신호는 동기 신호 분리부(100)에 의해 소정 레벨로 절단된 후 반전 및 증폭되어 제2도 (다)의 P2 파형과 같이 상기 카운터(CNT)의 인에이블단(E)으로 제공되어 상기 카운터(CNT)를 인에이블시킨다.In addition, the synchronous on green signal applied through the green signal terminal G is cut to a predetermined level by the synchronous signal separating unit 100, and then inverted and amplified, so that the counter (P2 waveform of FIG. Is provided to the enable end E of the CNT to enable the counter CNT.
그러나, 상기 카운터(CNT)는 상기 세퍼레이트 동기 신호 판별부(200)에서 출력되는 로우 신호가 반전(INVERTING)되어 하이 신호로 클리어단에 전달되어 클리어 동작되므로 인에이블 신호에 상관없이 무조건 제2도 (다)의 P3 파형과 같은 로우 신호를 앤드 게이트(A2)를 통해 출력한다.However, since the low signal output from the separate synchronous signal determination unit 200 is inverted and transferred to the clear terminal as a high signal, the counter CNT is cleared regardless of the enable signal. A low signal such as the P3 waveform of C) is output through the AND gate A2.
따라서, 카운터(CNT)의 제3, 제6출력단의 출력신호를 논리곱하는 상기 앤드 게이트(A2)의 출력신호에 따라 동기 온 그린 신호의 유무가 판별되고, 상기 앤드 게이트(A2)의 출력신호는 클램프 제너레이터(도시되지 않음)에 전달되어, 비데오 램프에 제공하는 클램프를 생성할 때 클램프 신호의 트리거 위치를 자동으로 제어할 수 있게 된다.Therefore, the presence or absence of the synchronous on-green signal is determined according to the output signal of the AND gate A2 which ANDs the output signals of the third and sixth output terminals of the counter CNT, and the output signal of the AND gate A2 is determined. Passed to a clamp generator (not shown), it is possible to automatically control the trigger position of the clamp signal when generating a clamp for providing a video lamp.
이상에서와 같이 이 발명에 따른 동기 온 그린 신호 판별 회로에 의하면, 플립플롭 및 카운터를 구성시켜 그린 신호에 합성되어 있는 동기 신호의 유무를 자동으로 판별함으로써 클램프 신호의 트리거 위치를 자동으로 제어할 수 있어 수동으로 스위칭을 해야 하는 불편함을 없애고 또한, 유저가 직접 판별하여 클램프 신호의 출력 위치를 제어함으로써 발생할 수 있는 오동작을 막는 효과가 있다.As described above, according to the synchronous on-green signal discrimination circuit according to the present invention, by configuring a flip-flop and a counter to automatically determine the presence or absence of a synchronous signal synthesized to the green signal, the trigger position of the clamp signal can be automatically controlled. Therefore, the inconvenience of having to switch manually is eliminated, and there is an effect of preventing malfunctions that may occur by directly determining the user and controlling the output position of the clamp signal.
Claims (3)
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| KR940027523A KR940027523A (en) | 1994-12-10 |
| KR960008056B1 true KR960008056B1 (en) | 1996-06-19 |
Family
ID=19355583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930008546A KR960008056B1 (en) | 1993-03-10 | 1993-05-19 | Sync.-on-green signal detection circuit |
Country Status (1)
| Country | Link |
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-
1993
- 1993-05-19 KR KR1019930008546A patent/KR960008056B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940027523A (en) | 1994-12-10 |
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