KR0126776B1 - Sync signal generator of image apparatus - Google Patents

Sync signal generator of image apparatus

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KR0126776B1 KR1019940035083A KR19940035083A KR0126776B1 KR 0126776 B1 KR0126776 B1 KR 0126776B1 KR 1019940035083 A KR1019940035083 A KR 1019940035083A KR 19940035083 A KR19940035083 A KR 19940035083A KR 0126776 B1 KR0126776 B1 KR 0126776B1
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김광호
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Abstract

A synchronous signal generator includes a head detector for detecting the head of a external composite synchronous signal, an external synchronous signal input detector for generating an external synchronous signal input detection signal for judging whether the external synchronous signal is inputted, an external vertical synchronous signal head detector for counting the pulse width of the external synchronous pulses with a clock signal and detecting the head of the external vertical synchronous signal according to the counted value, a horizontal synchronous signal generator for counting the clock signal and decoding the counted value to generate a horizontal synchronous signal and horizontal blanking signal, a vertical synchronous signal generator for counting the head signal of the horizontal synchronous signal and decoding the counted value to generate a vertical synchronous signal and vertical blanking signal, a signal combiner for combining the horizontal and vertical synchronous signals to generate an inner composite synchronous signal and combining the horizontal and vertical blanking signals to generate a blanking signal, and a synchronous signal selector for selectively outputting the external and inner composite synchronous signals.

Description

영상장치의 동기신호 발생기Synchronization Signal Generator of Image Device

제 1 도는 본 발명에 의한 영상장치의 동기신호 발생기의 회로도.1 is a circuit diagram of a synchronization signal generator of an imaging apparatus according to the present invention.

제 2 도는 제 1 도의 각 부의 파형도.2 is a waveform diagram of each part of FIG.

본 발명은 영상장치의 동기신호 발생기에 관한 것으로서, 특히 외부동기신호와 내부동기신호를 절환하여 발생할 수 있는 동기신호발생기에 관한 것이다.The present invention relates to a synchronization signal generator of an image device, and more particularly, to a synchronization signal generator that can be generated by switching an external synchronization signal and an internal synchronization signal.

영상장치에 있어서, 내부영상신호와 외부영상신호를 중첩함에 있어서 동기를 정확하게 맞추지 못한 경우에는 화질이 떨어지는 문제가 있다. 최근에는 영상노래반주장치 일명 가라오케장치에서는 배경화면에 가사를 자막처리하여 표시하고 있는바, 배경화면을 내부영상신호와 외부영상신호 중 선택적으로 절환하여 디스플레이하는 기술이 요구된다.In an image device, image quality may be deteriorated when synchronization is not accurately achieved when the internal video signal and the external video signal overlap. Recently, a video song accompaniment apparatus, also known as a karaoke apparatus, displays lyrics by subtitle processing on a background screen. Accordingly, a technology for selectively switching a background screen between an internal video signal and an external video signal is required.

이러한 경우에서 내부 배경화면에 자막처리하는 경우에는 내부에서 미리 합성된 영상신호를 발생하기 때문에 동기를 맞추어야 하는 번거로움이 없으나 외부 배경화면에 자막처리를 하는 경우에는 외부동기신호에 자막신호의 동기를 매칭시켜야 하고 또한, 우수필드 및 기수필드를 검출하여 각 필드에 맞게 처리하지 않으면 안된다.In this case, the caption processing on the internal background image generates a pre-synthesized video signal internally, so there is no need to synchronize the caption. However, when caption processing is performed on the external background image, the caption signal is synchronized with the external synchronization signal. In addition, even fields and odd fields must be detected and processed for each field.

본 발명의 목적은 이와같은 종래 기술의 문제점을 해결하기 위하여 외부동기신호와 내부동기신호를 절환할 수 있는 동기신호 발생기를 제공하는데 있다.An object of the present invention is to provide a synchronization signal generator that can switch between the external synchronization signal and the internal synchronization signal in order to solve the problems of the prior art.

상기 목적을 달성하기 위하여 본 발명의 동기신호발생기는 외부복합 동기신호의 선단을 검출하는 선단검출기 ; 선단검출기의 출력신호에 응답하여 외부동기신호의 입력유무를 판별하기 위한 외부 동기 입력 검출신호를 출력하는 외부동기 입력검출부 ; 선단검출기의 출력신호에 응답하여 외부 동기펄스들의 펄스폭을 클럭신호로 계수하고, 이 계수치에 의해 외부 수직동기신호의 선단을 검출하는 외부 수직동기 선단 검출부 ; 외부 수직동기신호의 선단 검출신호와 내부 기준신호를 비교하여 우수/기수필드를 판별하기 위한 필드 판별신호를 발생하는 필드 판별부 ; 클럭신호를 계수하고 계수치를 디코딩하여 수평동기신호 및 수평블랭킹신호를 발생하는 수평동기 발생부 ; 수평동기 발생부의 수평동기신호의 선단신호를 계수하고 계수치를 디코딩하여 상기 필드 판별신호에 응답하는 수직동기신호 및 수직 블랭킹신호를 발생하는 수직동기 발생부 ; 수평 및 수직동기신호들을 합성하여 내부 복합동기신호를 발생하고 상기 수평 및 수직 블랭킹신호들을 합성하여 블랭킹신호를 발생하는 신호합성기 ; 및 외부 동기 입력 검출부의 출력신호에 응답하여 외부 복합 동기신호와 내부 복합 동기신호를 선택적으로 출력하는 동기선택기를 구비한 것을 특징으로 한다.In order to achieve the above object, the synchronization signal generator of the present invention includes a front end detector for detecting a front end of an external complex synchronization signal; An external synchronous input detector for outputting an external synchronous input detection signal for determining whether an external synchronous signal is input in response to an output signal of the front end detector; An external vertical synchronous front end detection section for counting the pulse width of the external synchronous pulses as a clock signal in response to the output signal of the front end detector, and detecting the front end of the external vertical synchronous signal by the count value; A field discrimination unit for generating a field discrimination signal for discriminating the even / odd field by comparing the front end detection signal of the external vertical synchronization signal with the internal reference signal; A horizontal synchronizing generator for counting clock signals and decoding coefficients to generate horizontal synchronizing signals and horizontal blanking signals; A vertical synchronizing generator for counting the leading signal of the horizontal synchronizing signal of the horizontal synchronizing generator and decoding the count value to generate a vertical synchronizing signal and a vertical blanking signal in response to the field discrimination signal; A signal synthesizer for synthesizing horizontal and vertical synchronous signals to generate an internal composite synchronous signal and for synthesizing the horizontal and vertical blanking signals to generate a blanking signal; And a synchronization selector for selectively outputting the external composite synchronization signal and the internal composite synchronization signal in response to the output signal of the external synchronization input detection unit.

외부 복합동기신호의 선단을 검출하는 선단검출기와, 선단검출기의 출력신호의 유무를 검출하여 외부 영상입력유무를 판별하는 외부동기판별부와, 선단검출기의 출력신호에 응답하여 클럭신호를 계수하고, 이 계수치에 의해 외부수직동기신호의 선단을 검출하는 검출부와, 외부수직동기신호의 선단검출신호와 내부기준신호를 비교하여 우수/기수필드를 판별하기 위한 필드판별신호를 발생하는 필드판별부와, 클럭신호를 계수하고 계수치를 디코딩하여 수평동기신호 및 수평블랭킹 신호를 발생하는 수평동기발생부와, 수평동기 발생부의 수평동기신호의 선단신호를 계수하고 계수치를 디코딩하여 상기 필드판별신호에 응답하는 수직동기신호 및 수직블랭킹신호를 발생하는 수직동기발생부와, 수평 및 수직동기신호를 합성하여 내부복합동기신호를 발생하고 수평 및 수직블랭킹신호들을 합성하여 내부 블랭킹신호를 발생하는 신호합성기와, 외부동기판별부의 출력신호에 응답하여 외부복합동기신호와 내부복합동기신호를 선택적으로 출력하는 동기선택기를 구비한 것을 특징으로 한다.Counting the clock signal in response to an output signal of the front end detector, a front end detector for detecting the front end of the external composite synchronous signal, an external sync discrimination unit for detecting the presence or absence of an output signal of the front end detector, and an output signal of the front end detector, A detection unit for detecting the leading end of the external vertical synchronization signal based on the count value, a field discriminating unit for generating a field discrimination signal for discriminating the even / odd field by comparing the leading detection signal of the external vertical synchronization signal with the internal reference signal; A horizontal synchronization generator for counting a clock signal and decoding the count value to generate a horizontal synchronization signal and a horizontal blanking signal, and a vertical signal for counting the leading signal of the horizontal synchronization signal of the horizontal synchronization generator and decoding the count value to respond to the field discrimination signal. A vertical synchronizing unit for generating a synchronizing signal and a vertical blanking signal, and an internal complex synchronizing signal by combining horizontal and vertical synchronizing signals A signal synthesizer for generating an internal blanking signal by synthesizing horizontal and vertical blanking signals, and a synchronization selector for selectively outputting an external composite synchronization signal and an internal composite synchronization signal in response to an output signal of the external synchronization discrimination unit. It is done.

따라서, 본 발명은 외부동기신호의 유무를 판별하여 외부동기 및 내부동기를 자동적으로 선택할 수 있다.Accordingly, the present invention can automatically select the external synchronization and the internal synchronization by determining the presence or absence of the external synchronization signal.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.

제 1 도는 본 발명에 의한 동기신호 발생기의 블럭도를 나타낸다.1 shows a block diagram of a synchronization signal generator according to the present invention.

제 2 도는 제 1 도의 각 부의 파형을 나타낸다. 본 발명의 동기신호발생기는 선단검출기(10)와, 외부 동기 입력 검출부(20)와, 외부 수직동기 선단 검출부(30)와, 필드 판별부(40)와, 수평동기 발생부(50)와, 수직동기 발생부(60)와, 신호합성기(70)와동기선택기(80)을 포함한다.FIG. 2 shows waveforms of each part of FIG. The synchronous signal generator according to the present invention includes a front end detector 10, an external synchronous input detector 20, an external vertical synchronous front end detector 30, a field discriminator 40, a horizontal synchronous generator 50, The vertical synchronization generator 60 includes a signal synthesizer 70 and a synchronization selector 80.

선단검출기(10)는 제 2 도의 외부 복합 동기신호(ECSYNC)를 입력하여 각 동기 펄스신호의 선단을 검출한 제 2 도의 펄스 선단 검출신호(SYNCP)를 출력한다.The tip detector 10 inputs the external composite synchronization signal ECSYNC of FIG. 2 and outputs the pulse tip detection signal SYNCP of FIG. 2 that detects the tip of each synchronization pulse signal.

외부 동기 입력 검출부(20)는 펄스 선단 검출신호(SYNCP)를 클럭신호(CLK)에 동기시키는 플립플롭(FF1)과, 내부 동기 복원신호(V256)를 클럭신호(CLK)에 동기시키는 플립플롭(FF2)과, 상기 플립플롭(FF1)의 출력에 의해 클리어되어 로우상태의 외부 동기 입력 검출신호(VDO)를 발생하고 플립플롭(FF1)의 출력이 하이상태로 유지되면 플립플롭(FF2)의 출력을 클럭입력하여 하이상태의 외부 동기 입력 검출신호(VDO)를 출력하는 플립플롭(FF3)을 포함한다. 따라서, 외부 복합동기신호(ECSYNC)의 펄스 선단 검출신호(SYNCP)의 입력이 없을 경우에는 플립플롭(FF1)의 출력이 하이상태로 유지되고 플립플롭(FF2)의 출력이 로우상태에서 하이상태로 천이되는 시점에서 플립플롭(FF3)은 하이상태의 외부 동기 입력 검출신호(VDO)를 발생하게 된다. 펄스 선단 검출신호(SYNCP)의 입력이 있는 경우에는 플립플롭(FF1)의 출력이 로우상태로 유지되므로 플립플롭(FF2)의 출력에 관계없이 플립플롭(FF3)의 출력인 외부 동기 입력 검출신호(VDO)는 로우상태로 유지되게 된다. 즉, 외부 동기 입력 검출신호(VDO)는 외부 동기신호의 입력이 있을 경우에는 로우상태로 유지되고 없을 경우에는 하이상태로 유지된다.The external synchronization input detector 20 includes a flip-flop FF1 for synchronizing the pulse leading detection signal SYNCP with the clock signal CLK, and a flip-flop for synchronizing the internal sync recovery signal V256 with the clock signal CLK. FF2 and the output of the flip-flop FF2 when the output of the flip-flop FF1 is cleared to generate an external external synchronization input detection signal VDO and the output of the flip-flop FF1 remains high. And a flip-flop FF3 for outputting an external synchronization input detection signal VDO in a high state by clock input. Therefore, when there is no input of the pulse front end detection signal SYNCP of the external composite synchronization signal ECSYNC, the output of the flip-flop FF1 remains high and the output of the flip-flop FF2 goes from a low state to a high state. At the transition point, the flip-flop FF3 generates the external synchronization input detection signal VDO in a high state. When there is an input of the pulse tip detection signal SYNCP, the output of the flip-flop FF1 remains low, so the external sync input detection signal (the output of the flip-flop FF3, regardless of the output of the flip-flop FF2) VDO) will remain low. That is, the external synchronization input detection signal VDO is kept low when there is an input of the external synchronization signal, and is kept high when not present.

외부 수직동기 선단검출부(30)는 펄스 선단 검출신호(SYNCP)에 클리어되어 클럭신호(CLK)를 계수하는 카운터(32)와 카운터(32)의 계수값을 디코딩하고 이 디코딩값에 응답하여 각 동기펄스의 펄스폭을 검출하여 외부 수직동기신호의 선단을 검출하는 수직동기펄스 선단검출수단(34)과, 제 2 도의 선단검출신호(VSYP)에 응답하여 수직 초기값 로딩신호(VLD)를 발생하는 펄스형성수단(36)을 포함한다. 카운터(32)는 매 펄스 선단 검출신호(SYNCP)에 의해 클리어되어 클럭신호(CLK)를 계수한다. 수직동기펄스 선단 검출수단(34)은 수평동기신호(제 2 도의 34A)의 펄스폭이 4.8마이크로초이고 등화펄스(제 2 도의 34B)의 폭이 2.3마이크로초이고 수직동기펄스(제 2 도의 34C)의 폭이 27마이크로초인 점을 착안하여 제 1 디코딩값(2.3과 4.8마이크로초 사이의 설정된 값)이하에서 동기신호(ECSYNC)가 로우상태에서 하이상태로 천이되면 등화펄스이고, 제 1 디코딩값과 제 2 디코딩값(4.8과 27마이크로초 사이의 설정된 값)의 사이에서 동기신호(ECSYNC)가 로우상태에서 하이상태로 천이되면 수평동기신호이고 제 2 디코딩값 이상에서 동기신호(ECSYNC)가 로우상태를 유지하면 수직동기펄스로 인식하게 된다. 제 1 디코딩값은 2.3과 4.8마이크로초 사이의 적당한 값이며 제 2 디코딩값은 4.8마이크로초 이상의 적당한 값으로 설정된다. 따라서, 수직동기펄스 선단 검출수단(34)은 외부 복합동기신호(ECSYNC)중 수직동기펄스(제 2 도의 VSY)만을 검출하고 검출된 수직동기펄스(VSY)를 내부 수직동기신호(제 2 도의 VSYNC)에 응답하여 외부 수직동기신호의 선단 검출신호(VSYP)를 출력한다. 선단검출신호(VSYP)는 펄스형성수단(36)을 통하여 제 2 도의 수평선단신호(YUP)와 180도 시프트된 수평선단신호(H/2)에 동기된 수직 초기값 로딩신호(VLD)로 발생된다.The external vertical synchronous front end detection unit 30 decodes the count value of the counter 32 and the counter 32 which are cleared by the pulse front end detection signal SYNCP and counts the clock signal CLK, and in response to the decoded values, the respective syncs are decoded. The vertical synchronization pulse tip detection means 34 for detecting the pulse width of the pulse to detect the tip of the external vertical synchronization signal and the vertical initial value loading signal VLD in response to the tip detection signal VSYP of FIG. And pulse forming means 36. The counter 32 is cleared by each pulse leading detection signal SYNCP to count the clock signal CLK. The vertical synchronization pulse tip detecting means 34 has a pulse width of 4.8 microseconds for the horizontal synchronization signal (34A in FIG. 2) and 2.3 microseconds for the equalization pulse (34B in FIG. 2) and a vertical synchronization pulse (34C in FIG. 2). The sync signal ECSYNC transitions from the low state to the high state under the first decoding value (a value set between 2.3 and 4.8 microseconds), taking into account that the width is 27 microseconds. If the sync signal ECSYNC transitions from the low state to the high state between the and the second decoding value (a set value between 4.8 and 27 microseconds), the horizontal sync signal and the sync signal ECSYNC is low above the second decoding value. If it is maintained, it is recognized as a vertical synchronous pulse. The first decoding value is an appropriate value between 2.3 and 4.8 microseconds and the second decoding value is set to an appropriate value of 4.8 microseconds or more. Accordingly, the vertical synchronization pulse tip detecting means 34 detects only the vertical synchronization pulse (VSY in FIG. 2) of the external composite synchronization signal ECSYNC and converts the detected vertical synchronization pulse VSY into the internal vertical synchronization signal (VSYNC in FIG. 2). ) Outputs the front end detection signal VSYP of the external vertical synchronization signal. The tip detection signal VSYP is generated as a vertical initial value loading signal VLD synchronized to the horizontal end signal H / 2 shifted 180 degrees with the horizontal end signal YUP in FIG. 2 through the pulse forming means 36. do.

필드 판별부(40)는 외부 수직동기신호의 선단 검출신호(VSYP)와 제 2 도에 도시된 내부기준신호(HLDE)에 의해 기수/우수필드를 판별하는 판별수단(42)과 외부 동기 입력 검출신호(VDO)에 응답하여 외부 동기시에는 판별수단(42)의 출력신호를 선택하고 내부 동기시에는 수직 블랭킹신호(VBLK)를 선택하는 선택수단(44)과, 선택수단(44)의 출력신호를 클럭신호(CLK)에 동기시켜서 제 2 도의 필드판별신호(E/ODD)로 출력하는 펄스형성수단(46)을 포함한다. 내부 기준신호(HLDE)는 수평기간의 1/2지점을 포함하는 소정 기간을 로우상태로 유지하는 신호이다. 따라서, 기수 필드시에는 내부 기준신호의 하이 기간(제 2 도의 34D)에서 수직동기신호의 선단검출신호(VSYP)가 하이에서 로우 상태로 천이되고 우수 필드시에는 내부 기준신호(HLDE)의 로우 기간 (제 2 도의 34E)에서 선단검출신호(VSYP)가 하이에서 로우 상태로 천이하게 된다. 그러므로 기수 필드시에는 필드 판별신호(E/ODD)가 하이상태에서 로우상태로 천이되어 로우상태로 유지되고 우수 필드시에는 로우상태에서 하이상태로 천이되어 하이상태를 유지하게 되는 것이다.The field discrimination unit 40 detects the odd / excellent field based on the front end detection signal VSYP of the external vertical synchronization signal and the internal reference signal HLDE shown in FIG. Selection means 44 for selecting an output signal of the discriminating means 42 at the external synchronization in response to the signal VDO and a vertical blanking signal VBLK at the internal synchronization, and an output signal of the selection means 44; Pulse forming means 46 for synchronizing with the clock signal CLK and outputting the same as the field discrimination signal E / ODD in FIG. The internal reference signal HLDE is a signal for maintaining a predetermined period including a half point of the horizontal period in a low state. Therefore, the leading detection signal VSYP of the vertical synchronization signal transitions from high to low in the high period of the internal reference signal (34D in FIG. 2) in the odd field and the low period of the internal reference signal HLDE in the even field. In 34E of FIG. 2, the tip detection signal VSYP transitions from high to low. Therefore, in the odd field, the field discrimination signal E / ODD is shifted from the high state to the low state and is kept low, while in the even field, the field discrimination signal E / ODD is shifted from the low state to the high state to maintain the high state.

수평동기 발생부(50)는 클럭신호(CLK)를 입력하여 376 초기값(수평동기신호(HSYNC)의 선단)을 로딩하여 이 초기값으로부터 계수를 시작하여 설정된 453에서 클리어되어 0부터 유효 구간인 359를 계수하는 방식으로 0부터 453을 반복해서 계수하는 프로그램어블 9비트 2진 수평 카운터(52)와 수평 카운터(52)의 계수값을 제 2 도의 수평동기신호(HSYNC), 제 2 도의 수평 블랭킹신호(HBLK), 수평선단신호(YUP), 180도 시프트된 수평선단신호(H/2), 내부 기준신호(HLDE)를 발생하는 수평 디코더(54)를 포함한다.The horizontal synchronizing generator 50 inputs the clock signal CLK to load the 376 initial value (the front end of the horizontal synchronizing signal HSYNC), starts counting from this initial value, and is cleared at 453. The count value of the programmable 9-bit binary horizontal counter 52 and the horizontal counter 52, which repeats counting from 0 to 453 in the manner of counting 359, is shown by the horizontal synchronization signal (HSYNC) of FIG. 2 and the horizontal blanking of FIG. And a horizontal decoder 54 for generating the signal HBLK, the horizontal end signal YUP, the horizontal end signal H / 2 shifted by 180 degrees, and the internal reference signal HLDE.

수직동기 발생부(60)는 수직 초기값 로딩신호(VLD)에 응답하여 244를 초기값으로 로딩하여 수평선단신호(YUP)를 계수하고 262에서 클리어되어 0브터 262를 반복적으로 계수하는 수직 카운터(62)와 수직 카운터(62)의 계수값을 입력하여 필드 판별신호(E/ODD)에 응답하여 기수 필드시에는 수평선단신호(YUP)에 동기된 수직동기신호(34F)를 발생하고 우수 필드시에는 180도 시프트된 수평선단신호(H/2)에 동기된 수직동기신호(34G)를 발생하여 수직 블랭킹신호(VBLK)를 발생하는 수직 디코더(64)를 포함한다.The vertical synchronization generator 60 loads 244 as an initial value in response to the vertical initial value loading signal VLD, counts the horizontal end signal YUP, and clears it at 262 to repeatedly count 0 butter 262 ( 62) and the counter value of the vertical counter 62 are input, and in response to the field discrimination signal E / ODD, in the odd field, a vertical synchronous signal 34F synchronized with the horizontal end signal YUP is generated. Includes a vertical decoder 64 that generates a vertical synchronization signal 34G synchronized with a horizontal end signal H / 2 shifted by 180 degrees to generate a vertical blanking signal VBLK.

신호합성기(70)는 수직동기신호(VSYNC)와 수평동기신호(HYSNC)를 합성하여 내부 복합 동기신호(ICSYNC)를 발생하는 제 1 신호 합성기(72)와 수직 블랭킹신호(VBLK)와 수평 블랭킹신호(HBLK)를 합성하여 블랭킹신호(BLK)를 발생하는 제 2 신호 합성기(74)를 포함한다.The signal synthesizer 70 combines the vertical synchronizing signal VSYNC and the horizontal synchronizing signal HYSNC to generate the internal compound synchronizing signal ICSYNC, the vertical blanking signal VBLK and the horizontal blanking signal. And a second signal synthesizer 74 for synthesizing HBLK to generate a blanking signal BLK.

동기선택기(80)는 내부 복합 동기신호(ICSYNC)와 외부 복합 동기신호(ECSYNC)를 외부 동기 입력 검출신호(VDO)에 응답하여 선택적으로 복합 동기신호(CSYNC)를 출력한다.The synchronization selector 80 selectively outputs the composite synchronizing signal ICSYNC and the external composite synchronizing signal ECSYNC in response to the external synchronizing input detection signal VDO.

이상과 같이 본 발명에서는 외부동기신호의 입력유무를 검출하고 이에 응답하여 내부 복합 동기신호와 외부 복합 동기신호를 선택적으로 출력할 수 있다.As described above, according to the present invention, the presence or absence of an external synchronization signal can be detected and selectively output the internal composite synchronization signal and the external composite synchronization signal.

Claims (4)

외부 복합 동기신호의 선단을 검출하는 선단검출기 ; 상기 선단검출기의 출력신호에 응답하여 외부 동기신호의 입력유무를 판별하기 위한 외부 동기 입력 검출신호를 출력하는 외부동기 입력검출부 ; 상기 선단검출기의 출력신호에 응답하여 외부 동기펄스들의 펄스폭을 클럭신호로 계수하고 이 계수치에 의해 외부 수직동기신호의 선단을 검출하는 외부 수직동기 선단 검출부 ; 상기 외부 수직동기신호의 선단 검출신호와 내부 기준신호를 비교하여 우수/기수필드를 판별하기 위한 필드 판별신호를 발생하는 필드 판별부 ; 클릭신호를 계수하고 계수치를 디코딩하여 수평동기신호 및 수평블랭킹신호를 발생하는 수평동기 발생부 ; 상기 수평동기 발생부의 수평동기신호의 선단신호를 계수하고 계수치를 디코딩하여 상기 필드 판별신호에 응답하는 수직동기신호 및 수직 블랭킹신호를 발생하는 수직동기 발생부 ; 상기 수평 및 수직동기신호들을 합성하여 내부 복합 동기신호를 발생하고 상기 수평 및 수직 블랭킹신호들을 합성하여 블랭킹신호를 발생하는 신호합성기 ; 및 상기 외부 동기 입력 검출부의 출력신호에 응답하여 외부 복합 동기신호와 내부 복합 동기신호를 선택적으로 출력하는 동기선택기를 구비한 것을 특징으로 하는 동기신호 발생기.A tip detector for detecting a tip of the external composite synchronization signal; An external synchronization input detector for outputting an external synchronization input detection signal for determining whether an external synchronization signal is input in response to an output signal of the front end detector; An external vertical synchronous front end detection section for counting the pulse width of external synchronous pulses as a clock signal in response to the output signal of the front end detector and detecting the front end of the external vertical synchronous signal by the count value; A field discrimination unit for generating a field discrimination signal for discriminating the even / odd field by comparing a front end detection signal of the external vertical synchronization signal with an internal reference signal; A horizontal synchronizing generator for counting the click signal and decoding the count to generate a horizontal synchronizing signal and a horizontal blanking signal; A vertical synchronizing generator for counting a leading signal of the horizontal synchronizing signal of the horizontal synchronizing generator and decoding a count value to generate a vertical synchronizing signal and a vertical blanking signal in response to the field discrimination signal; A signal synthesizer for synthesizing the horizontal and vertical synchronization signals to generate an internal composite synchronization signal and synthesizing the horizontal and vertical blanking signals to generate a blanking signal; And a synchronization selector for selectively outputting an external composite synchronization signal and an internal composite synchronization signal in response to an output signal of the external synchronization input detection unit. 제 1 항에 있어서, 상기 외부 동기 입력 검출부는 펄스 선단 검출신호를 클럭신호에 동기시키는 제 1 플립플롭 ; 내부 동기 복원신호를 클럭신호에 동기시키는 제 2 플립플롭 ; 및 상기 제 1 플립플롭의 출력에 의해 클리어되어 로우상태의 외부 동기 입력 검출신호를 발생하고 제 1 플립플롭의 출력이 하이상태로 유지되면 제 2 플립플롭의 출력을 클럭입력하여 하이상태의 외부 동기 입력 검출신호를 출력하는 제 3 플립플롭을 구비하는 것을 특징으로 하는 동기신호 발생기.2. The apparatus of claim 1, wherein the external synchronization input detector comprises: a first flip flop for synchronizing a pulse leading detection signal with a clock signal; A second flip-flop for synchronizing the internal synchronization recovery signal with the clock signal; And when the output of the first flip-flop is cleared by the output of the first flip-flop to generate an external synchronization input detection signal in a low state, and the output of the first flip-flop remains high, the output of the second flip-flop is clocked in to output the external sync in the high state. And a third flip-flop for outputting an input detection signal. 제 1 항에 있어서, 상기 외부 수직동기 선단검출부는 펄스 선단 검출신호에 클리어되어 클럭신호를 계수하는 카운터 ; 카운터의 계수값을 디코딩하고 이 디코딩값에 응답하여 각 동기펄스의 펄스폭을 검출하여 외부 수직동기신호의 선단을 검출하는 수직동기펄스 선단 검출수단 ; 및 선단검출신호에 응답하여 수직 초기값 로딩신호를 발생하는 펄스형성수단을 구비하는 것을 특징으로 하는 동기신호 발생기.2. The apparatus of claim 1, wherein the external vertical synchronization front end detection unit comprises: a counter cleared by a pulse front end detection signal to count a clock signal; Vertical synchronization pulse tip detection means for decoding the count value of the counter and detecting the pulse width of each synchronization pulse in response to the decoding value to detect the tip of the external vertical synchronization signal; And pulse forming means for generating a vertical initial value loading signal in response to the tip detection signal. 제 1 항에 있어서, 상기 필드 판별부는 외부 수직동기신호의 선단 검출신호와 내부 기준신호에 의해 기수/우수필드를 판별하는 판별수단 ; 외부 동기 입력 검출신호에 응답하여 외부 동기시에는 판별수단의 출력신호를 선택하고 내부 동기시에는 수직 블랭킹신호를 선택하는 선택수단 ; 및 상기 선택수단의 출력신호를 클럭신호에 동기시켜서 필드 판별신호(E/ODD)로 출력하는 펄스형성수단을 구비하는 것을 특징으로 하는 동기신호 발생기.2. The apparatus of claim 1, wherein the field discrimination unit comprises: discriminating means for discriminating the odd / excellent field based on a front end detection signal of the external vertical synchronization signal and an internal reference signal; Selecting means for selecting an output signal of the discriminating means during external synchronization and a vertical blanking signal for internal synchronization in response to the external synchronization input detection signal; And pulse forming means for synchronizing the output signal of said selecting means with a clock signal and outputting it as a field discrimination signal (E / ODD).
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* Cited by examiner, † Cited by third party
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