KR960001534B1

KR960001534B1 - 위상검출제어회로

Info

Publication number: KR960001534B1
Application number: KR1019940000494A
Authority: KR
Inventors: 여정범
Original assignee: 엘지전자주식회사; 이헌조
Priority date: 1994-01-13
Filing date: 1994-01-13
Publication date: 1996-02-01
Also published as: KR950024424A

Abstract

내용 없음.

Description

위상검출제어회로

제1도는 본 발명의 구성도.

제2도는 제1도 각부의 출력파형도.

제3a도는 종래의 위상검출파형도, (b)는 본 발명에 따른 위상검출파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 기준클럭발생부 20 : 수평동기신호 검출부

30 : 수직동기신호 검출부 30a, 30b : 제1, 제2 수직동기신호 검출부

40 : 위상검출제어부 11, 21, 31, 32, 41 : 카운터

INV1-INV12 : 인버터 DFF1-DFF9 : D플립플롭

NOR1, NOR2 : 노아 게이트

본 발명은 위상검출제어회로에 관한 것으로서, 더욱 상세하게는 LCD(Liquid Crystal Display) 모듈의 구동을 위한 클럭발생회로에서 외부입력신호와 기준클럭의 동기를 위해 복합동기신호(Csync)에서 수직동기신호(Vsync)를 디지탈적으로 검출하고 수직동기신호 이후에 동기가 변화하는 부분을 검출하여 선택적으로 위상동기루프(Phase Locked Loop : 이하, PLL이라 칭함)에 공급함으로써 수직동기신호 이후에 출력신호에 왜곡이 발생하여 동기가 틀어지는 현상을 방지할 수 있도록 하는 위상검출제어회로에 관한 것이다.

종래의 LCD를 구동하기 위한 클럭발생회로는 전압제어발진기(Voltage Controlled Oscillator : 이하, VCO라 칭함)를 이용하여 위상을 검출하여 동기를 일치시키는 기능을 갖고 있는 PLL 회로로 구성되어 있다.

그리고 상기 VCO는 기준클럭을 발생하며, 이 클럭과 입력되는 비데오 동기신호가 동기되어야 하므로 입력신호와 위상검출을 하여 동기를 일치시키게 된다. 이때, 동기차가 크면 발진주파수를 높이거나 낮추므로서 정확하게 입력신호와 동기된 신호출력을 얻을 수 있도록 제어한다.

그러나 기준클럭과 입력신호의 동기를 일치시키는 부분에 있어서 입력신호가 비데오 동기신호이므로 인하여 수직동기신호와 수평동기신호(Hsyne)를 갖으므로 수평동기신호 입력시에는 동기가 일치되어 있다가도 수직동기신호 입력시에는 동기가 무너지게 되며, 이때 PLL 발진부의 응답성 차이로 인하여 출력신호가 수평동기신호와 동기되는데 지연시간이 발생되어 순간적으로 동기가 무너지는 현상이 발생하게 된다(제3도 (a)). 이러한 현상이 발생하면 디스플레이부에 화상이 조정되지 못하고 흐르는 현상이 발생되는 문제가 있게 된다.

본 발명은 이러한 점을 해결하기 위한 것으로, 본 발명의 목적은 복합동기신호(Csync)에서 디지탈적으로 수직동기신호와 1/2H의 수평동기신호부분을 검출하여 PLL 회로에 공급하여 선택적으로 입력신호와의 동기 비교를 제어함으로써 수직동기신호 이후에 출력신호에 왜곡이 발생하여 동기가 무너지는 현상을 해소할 수 있도록 한 위상검출제어회로를 제공함에 있다.

이러한 목적을 달성하기 위한 본 발명의 특징은 입력되는 매스터 클럭을 분주하여 기준클럭을 발생하는 기준클럭발생부와, 입력되는 복합동기신호에서 수평동기신호를 검출하는 수평동기신호 검출부와, 복합동기 신호에서 수직동기신호를 검출하는 수직동기신호 검출부와, 복합동기신호에서 수직동기신호 이후에 1/2H의 수평동기신호부분을 검출하는 위상검출제어부로 구성되는 위상검출제어회로에 있다.

이하, 본 발명의 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.

제1도는 본 발명에 따른 위상검출회로의 구성도로써, 매스터 클럭(9.45MHz)를 입력으로 하여 기준클럭를 발생하는 기준클럭발생부(10)와, 입력되는 복합동기신호에서 수평동기신호를 검출하는 수평동기신호 검출부(20)와, 복합동기신호에서 수직동기신호를 검출하는 수직동기신호 검출부(30)와, 복합동기신호에서 수직동기신호 이후에 1/2H(1H : 1수평주사기간)의 수평동기신호부분을 검출하는 위상검출제어부(40)로 구성된다. 그리고 상기 수직동기신호 검출부(30)는 복합동기신호에서 수직동기신호의 라이징 에지를 검출하는 제1수직동기신호 검출부(30a)와, 복합동기신호에서 수직동기신호의 폴링 에지를 검출하는 제2수직동기신호 검출부(32b)로 구성된다.

또한, 상기 기준클럭발생부(10)는 입력되는 매스터 클럭을 각각 2분주하는 D플립플롭(DFF1-DFF3)과, 15분주용으로 셋팅된 카운터(11)와, 상기 카운터(11)의 15분주 후, 상기 카운터(11)를 클리어시키는 인버터(INV1)로 구성된다. 미설명 부호인 (R1)은 저항이다.

그리고 상기 수평동기신호 검출부(20)는 상기 카운터(11)의 출력과 입력되는 복합동기신호를 논리합하여 반전시키는 노아 게이트(NOR1)와, 입력되는 복합동기신호를 인버터(INV2)와, 상기 카운터(11)의 출력과 상기 인버터(INV2)의 출력을 논리합하여 반전시키는 노아 게이트(NOR2)와, 5분주용으로 셋팅된 카운터(21)와, 상기 카운터(21)의 출력을 반전시키는 인버터(INV3)와, 상기 인버터(INV3)에 클리어단(CL)이 연결된 상기 노아 게이트(NOR2)에 클럭단(CLK)이 연결되고 D플립플롭(DFF4)으로 구성된다. 또한, 상기 제1수직동기신호 검출부(30a)는 12분주용으로 셋팅된 카운터(31)와, 상기 D플립플롭(DFF4)의 반전출력단에 연결된 버퍼(BUF1)와, 상기 카운터(31)의 출력을 반전시키는 인버터(INV4)와, 상기 인버터(INV4)의 출력을 반전시키는 인버터(INV5)와, 상기 인버터(INV5)의 출력을 반전시키는 인버터(INV6)와, 상기 인버터(INV6)의 출력이 클럭단(CLK)에 입력되고 상기 카운터(31)의 클리어단(CLR)에 출력단이 연결된 D플립플롭(DFF5)로 구성된다.

그리고 상기 제2수직동기신호 검출부(30b)는 15분주용으로 셋팅된 카운터(32)와, 상기 카운터(32)의 출력을 반전시키는 인버터(INV7)와, 상기 카운터(32)의 클리어단(CLR)에 출력단이 연결되고 상기 카운터(31)의 출력단에 프리셋단(PR)이 연결된 D플립플롭(DFF6)와, 상기 인버터(INV4)의 출력에 프리셋단(PR)이 연결되며 출력단으로 수직동기신호의 폴링에너지를 출력하는 D플립플롭(DFF7)과, 상기 D플립플롭(DFF7)과 클리어단(CL)에 연결된 인버터(INV8)와, 상기 인버터(INV8)의 출력을 반전시키는 인버터(INV9)로 구성된다.

그리고 상기 위상검출제어부(40)는 상기 카운터(32)의 출력단에 프리셋단(PR)이 연결된 D플립플롭(DFF8)과, 15분주용으로 셋팅된 카운터(41)와, 상기 카운터(41)의 출력을 반저시키는 인버터(INV10)와, 상기 인버터(INV10)의 출력을 연속적으로 반복시키는 인버터(INV11), (INV12)와, 상기 인버터(INV10)의 출력단에 클리어단(CL)이 연결되며 수직동기신호가 로우로 되는 순간 하이출력을 내보내는 D플립플롭(DFF9)로 구성된다.

상기와 같이 구성된 본 발명은 우선, 기준클럭발생부(10)의 D플립플롭(DFF1-DFF3)를 이용하여 입력된 9.45MHz의 매스터 클럭을 8분주후에 15분주용으로 설정된 카운터(11)로 15분주하여 카운터(11)의 출력으로 매스터 클럭이 120분주된 클럭을 출력한다(제2도(b)). 이때, 1H의 주기동안에 5개의 펄수가 발생되도록 한다.

그리고 카운터(21)는 입력되는 복합동기신호와 클럭이 둘다 로우일 경우 셋트되어 클럭이 5개 입력되면 자동으로 D플립플롭(DFF4)을 클리어시키며, 만약 복합동기신호가 1/2H가 되면 상기 카운터(21)는 상기 D플립플롭(DFF4)을 클리어시키기전에 노아 게이트(NOR2)에서 복합동기신호의 펄스를 판별하여 상기 D플립플롭(DFF4)을 하이로 셋트시키게 된다. 여기서 인버터(INV3)의 출력파형은 제2도의 (c)와 같으며, 상기 노아 게이트(NOR2)의 출력파형은 제2도(d)와 같다.

그리고 제2도(c)와 같은 인버터(INV3)의 출력이 제1수직동기신호 검출부(30a)에 입력되면 이 신호이후, 12개의 기분클럭후에 수직동기신호가 시작되므로 카운터(31)는 클럭이 15개 뜬후, 수직동기신호의 출력을 하이로 만든다. 그리고 여기서 인버터(INV5), (INV6)는 수직동기신호의 출력(제2도(f))을 받아서 상기 카운터(31)를 클리어시킨다.

그리고 제2수직동기신호 검출부(30b)의 카운터(32)는 수직동기신호가 하이로된 후 기준클럭을 15카운트 하여 수직동기신호를 로우로 떨어뜨려 제2도(g)와 같은 수직동기신호의 폴리에지를 검출한다. 그리고 인버터(INV8), (INV9)는 D플립플롭(DFF7)의 출력이후에 상기 카운터(32)를 클리어시킨다.

또한, 위상검출제어부(40)는 수직동기신호가 로우로 되는 순간 D플립플롭(DFF9)의 출력은 하이가 되며, 이후 15개의 기준클럭을 받으면 카운터(41)에 의해서 상기 D플립플롭(DFF9)은 로우로 떨어지게 된다. 즉, 제2도(h)와 같은 수직동기신호 이후의 1/2H의 수평동기신호 부분이 검출되게 되는 것이다. 그리고 여기서, 인버터(INV11), (INV12)는 상기 D플립플롭(DFF9)의 출력이후에 카운터(41)를 클리어시킨다.

따라서 상기와 같이 하여 제3도(b)와 같이 복합동기신호에서 정확하게 추출된 수직동기신호와 1/2H의 수평동기신호를 PLL의 입력신호 동기부에 보내서 선택적으로 입력신호와의 동기비교를 제어할 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명은 디지탈적으로 복합동기신호에서 수직동기신호와 1/2H 수평동기신호를 추출하여 PLL의 입력신호 동기부에 보내서 선택적으로 입력신호와의 동기비교를 제어함으로써 기준 클럭과 수직동기신호나 1/2H의 수평동기신호의 동기가 틀어지는 현상을 방지할 수 있게 되므로 화면이 불안정하게 되는 현상을 없앨 수 있게 된다.

Claims

입력되는 매스터 클럭을 분주하여 기준클럭을 발생하는 기준클럭발생부(10)와, 입력되는 복합동기신호에서 수평동기신호를 검출하는 수평동기신호 검출부(20)와, 복합동기신호에서 수직동기신호를 검출하는 수직동기신호 검출부(30)와, 출력신호에 왜곡이 발생하여 동기가 틀어지는 현상을 방지하기 위해 복합동기신호에서 수직동기신호 이후에 1/2H의 수평동기신호부분을 검출하는 위상검출제어부(40)로 구성됨을 특징으로 하는 위상검출회로.
제1항에 있어서, 상기 위상검출제어부(40)는 상기 카운터(32)의 출력단에 프리셋단(PR)이 연결된 D플립플롭(DFF8)과, 15분주용 카운터(41)와, 상기 카운터(41)의 출력을 반전시키는 인버터(INV10)와, 상기 D플립플롭(DFF7)의 클리어단(CL)에 프리셋단(PR)이 연결되며 수직동기신호를 로우로 되는 순간 하이출력을 내보내는 D플립플롭(DFF9)과, 상기 D플립플롭(DFF9)의 출력후, 상기 카운터(41)를 클리어시키는 인버터(INV11), (INV12)로 구성됨을 특징으로 하는 위상검출제어회로.