KR100263160B1 - 복합동기신호를이용한pll회로 - Google Patents
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- 239000002131 composite material Substances 0.000 title claims abstract description 49
- 230000001360 synchronised effect Effects 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 9
- 230000010355 oscillation Effects 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims 1
- 238000001914 filtration Methods 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 4
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 3
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 3
- 101150070189 CIN3 gene Proteins 0.000 description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 2
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Abstract
복합동기신호를 이용한 PLL회로는 입력되는 복합동기신호만을 이용하여 디지탈적으로 PLL를 구현하기 위한 것이다. 본 발명은 궤환되는 분주신호를 메인클럭으로 입력받아 수평동기신호의 폭만큼에 해당하는 클럭을 기준으로 카운트하고 디코딩하여 복합동기신호에서 노이즈로 동작되는 등화펄스와 수직동기펄스로 인해 노이즈가 포함되는 수평동기신호를 얻어내며, 복합동기신호와 수직블랭킹신호에 의해 복합동기신호의 등화펄스와 수직동기펄스부분에 대응하여 클리어상태가 되며 궤환입력되는 메인클럭을 카운트하고 디코딩하여 수평동기신호를 얻어내고, 두 수평동기신호를 합성하여 복합동기신호의 전구간에 대해 정확하게 PLL 로킹된 수평동기신호를 구하는 디지탈블록, 및 복합동기신호와 노이즈가 포함된 수평동기신호 사이의 차성분을 루프필터링하고 LC발진을 통해 디지탈블록의 분주신호로 궤환시키는 아날로그블록으로 구성된다. 따라서, 본 발명은 보다 간단하면서 신뢰성있는 PLL회로를 제공한다.
Description
본 발명은 위상동기루프(phase locked loop; PLL)회로에 관한 것으로, 보다상세하게는, 입력되는 비디오신호의 복합동기신호(composite sync.)만을 이용한 PLL회로에 관한 것이다.
일반적으로, PLL회로는 모든 신호의 기본이 되는 클럭을 기준으로 필요한 신호를 분주, 동기, 보정해주는 기능을 가지며, 그 구동방법이 다양하고, 회로의 특성을 결정짓는 기본이 된다. 이러한 PLL회로는 TV, VCR, 박막트랜지스터 액정표시장치(TFT LCD), 그리고 대부분의 통신기기등에 사용된다.
종래에는 PLL회로를 범용 IC로 제작하여 해당 기기에 맞는 적절한 PLL-IC의 입력신호를 만들어 사용하거나, 해당 기기내에 3상 펄스를 만드는 아날로그회로와 디지탈회로를 동시에 사용하여 PLL회로를 구성하였다.
하지만, 위와 같은 종래에는 범용 PLL-IC를 사용할 경우 해당 기기에 별도로 그 PLL-IC를 채용해야 하는 부담이 있으며, 아날로그회로와 디지탈회로가 동시에 사용된 PLL회로를 사용할 경우 해당 기기의 로직이 복잡하고 개발 가격이 상승되는 문제가 있었다.
따라서, 본 발명의 목적은 전술한 문제점을 해결할 수 있도록 입력되는 복합 동기신호만을 이용하여 디지탈적으로 PLL기능을 수행하는 복합동기신호를 이용한 PLL회로를 제공함에 있다.
제1도는 본 발명의 복합동기신호를 이용한 PLL회로를 개략적으로 나타내는 블록도,
제2도는 제1도 디지탈블록의 상세회로도,
제3도는 제2도 각 구성의 동작타이밍도,
제4도는 제1도 아날로그블록의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 디지탈블록 2 : 아날로그블록
10, 20 : 카운터 30, 40 : 디코더
50 : 비교기 60 : 혼합기
70 : 루프필터 80 : LC발진기
이와 같은 목적을 달성하기 위한 본 발명의 복합동기신호를 이용한 PLL회로는, 위상동기루프(PLL)회로에 있어서, 복합동기신호, 수직블랭킹신호 및 궤환신호를 입력받아 복합동기신호에 동기되는 수평동기신호를 구하는 디지탈블록, 및 상기 디지탈블록에서 복합동기신호와 수평동기신호 사이의 차성분만큼 발진하여 상기 디지탈블록에 궤환입력시키는 아날로그블록을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.
도 1은 본 발명의 복합동기신호를 이용한 PLL회로를 개략적으로 나타낸 블록도로서, TFT LCD 구동 콘트롤러를 일예로 한다. 도 1에 나타낸 PLL회로는 크게 TFT LCD 구동 콘트롤러 내부의 디지탈블록(1)과 외부의 아날로그블록(2)으로 구성된다. 디지탈블록(1)은 궤환된 분주신호를 카운트하는 제 1카운터(10)와, 입력되는 복합동기신호(CSYNC)와 수직블랭킹신호(V_BLK)에 의해 클리어되며 궤환된 분주신호를 입력받아 카운트하는 제 2카운터(20), 및 카운터들(10, 20)에 대응하게 연결되며 카운터들(10, 20)의 출력을 각각 디코딩하여 수평동기신호(HD, HSYNC)를 구하는 디코더들(30, 40)을 구비한다. 디지탈블록(1)은 또한, 제 1디코더(30)에 의해 구한 수평동기신호(HD)와 입력되는 복합동기신호(CSYNC)를 비교하여 에러를 구하는 비교기(50)와, 제 1디코더(30)에서 구한 수평동기신호(HD)와 제 2디코더(40)에서 구한 수평동기신호(HSYNC)를 혼합하여 전구간에서 위상동기된 수평동기신호(HSYNC)를 발생하는 혼합기(60)를 구비한다. 아날로그블록(2)은 루프필터(70)와 LC발진기(80)를 구비한다. 이러한 구성을 갖는 도 1의 PLL회로에 대한 동작을 도 2 내지 도 4를 참조하여 좀더 구체적으로 설명한다.
도 2는 도 1 디지탈블록(1)의 상세회로도이며, 도 3은 도 2 각 구성의 동작타이밍도이고, 도 4는 도 1 아날로그블록(2)의 상세회로도이다.
전원 "온(ON)"시 디지탈블록(1)은, 외부의 마이콤(미도시)으로부터 인가되는 리세트신호(도 3의 reset 파형)가 "로우(1ow)"레벨에서 "하이(high)"레벨상태가 되어 내부소자들을 동작가능하도록 "온(ON)"시킨다. 분주기(90)는 아날로그블록(2)의 LC발진기(80)에서 발진된 신호를 인버터(INV7)를 통해 상태반전하여 D-플립플롭(DFF6)의 클럭단자(CK)로 인가함과 동시에 LC발진기(80)로 궤환한다. 분주기(90)의 D-플립플롭(DFF6)은 클럭단자(CK)에 인가된 발진신호에 따라 데이타입력단자(D)에 궤환입력되는 2분주된 신호를 메인클럭(도 3의 CK 파형)으로 출력함과 동시에 인버터(INV8)를 통해 상태반전하여 데이타입 력단자(D)로 궤환입 력받는다. 2분주된 신호인 메인클럭(도 3의 CK 파형)은 디지탈블록(1)내의 각 구성의 클럭단자로 공급된다. 제 1카운터(CNTl)(10)는 클리어단자(CLR)에 인가되는 리세트신호(도 3의 reset 파형)가 "로우(1ow)"레벨에서 "하이(high)"레벨이 될 때마다 클리어되며, 클럭단자(CK)에 인가되는 메인클럭(도 3의 CK 파형)에 따라 카운트한다. 즉, 제 1카운터(10)는 수평동기신호(HSYNC)의 폭(NTSC의 경우 63.56μs)만큼에 해당하는 클럭을 기준으로 카운트한다. 예를 들어, 수평동기신호(HSYNC)의 폭이 12클럭이고, 수평동기기간이 3클럭이라고 할 경우 제 1카운터(10)는 클럭(도 3의 CK 파형)의 상승에지에 동기하여 카운트하여 카운트값이 3이 될 때마다 "하이(high)"레벨의 펄스를 제 1디코더(30)의 부정논리곱소자(NANDl)로 출력하고, 카운트값이 12가 될 때마다 "하이(high)"레벨의 펄스를 제 1디코더(30)의 논리곱소자(AND1)로 출력한다. 제 1디코더(30)는 논리곱소자(AND1)를 통해 인가되는 신호를 인버터(INV2)를 통해 상태 반전하여 제 1카운터(10)의 로드단자(Load)로 궤환입력시켜 제 1카운터(10)가 12클럭단위로 카운트동작되도록 한다. 제 1디코더(30)의 논리합소자(OR1)는 논리곱소자(AND1)의 출력신호와 궤환입력되는 디코딩신호 즉, 수평동기신호(HD)와 논리합연산하고, 그 논리합연산결과는 논리곱소자(AND2)를 통해 부정논리곱소자(NANDl)의 출력신호와 논리곱연산되어 D-플립플롭(DFF2)의 데이타입력단자(D)로 인가된다. 제 1디코더(30)의 D-플립플롭(DFF2)은 클럭단자(CK)에 인가되는 메인클럭(도 3의 CK 파형)에 따라 데이타입력단자(D)에 인가된 신호를 1클럭 지연된 형태로 논리합소자(ORl)에 궤환입력시킴과 동시에 비교기(50)와 혼합기(60)로 출력한다. 이때, 제 1디코더(30)에서 출력되는 신호는 입력되는 복합동기신호(CSYNC)내의 노이즈가 포함된 수평동기신호(HD)가 된다. 비교기(50)의 논리곱소자(AND5)는 입력되는 복합동기신호(도 3의 CSYNC 파형)와 수직블랭킹신호(도 3의 V_BLK 파형)를 논리곱연산하여 D-플립플롭(DFF4)의 클럭단자(CK)로 공급한다. 도 3을 보면, 수직블랭킹신호(V_BLK)는 복합동기신호(CSYNC)에 들어 있는 등화펄스(a부분)와 수직동기펄스(b부분)기간동안 제 1레벨을 유지하며 그 이외의 기간동안 제 2레벨을 유지하는 파형이다. 본 실시예에서, 제 1레벨은 "로우(1ow)"레벨이고, 제 2레벨은 "하이(high)"레벨이다. 여 기에서 복합동기신호(CSYNC)에 들어 있는 등화펄스(a부분)와 수직동기펄스(b부분)는 노이즈로 동작한다. 따라서, 논리곱소자(AND5)의 출력인 D-플립플롭(DFF4)의 클럭은 복합동기신호(도 3의 CSYNC)의 노이즈로 동작하는 등화펄스(a부분)와 수직동기펄스(b부분)가 제외된 파형이 된다. 비교기(50)의 D-플립플롭(DFF4)은 클럭단자(CK)에 인가되는 논리곱소자(AND5)의 출력에 따라 데이타입력단(D)에 인가되는 일정전원 Vcc을 상태반전한 후 업신호(up)로 하여 아날로그블록(2)의 루프필터(70)로 출력함과 동시에 논리합소자(OR3)로 인가한다. 비교기(50)의 D-플립플롭(DFF5)은 클럭단자(CK)에 인가되는 제 1디코더(30)의 디코딩에 의해 얻어지는 수평동기신호(HD)에 따라 데이타입력단자(D)에 인가되는 일정전원 Vcc을 상태반전한 후 다운신호(down)로 하여 아날로그블록(2)의 루프필터(70)로 출력함과 동시에 논리합소자(OR3)로 인가한다. 논리합소자(OR3)는 두 D-플립플롭(DFF4, DFF5)의 출력신호를 논리합연산하여 논리곱소자(AND6)에 인가한다. 논리곱소자(AND6)는 논리합소자(OR3)의 논리합연산결과와 리세트신호(도 3의 reset 파형)를 논리곱연산하여 두 D-플립플롭(DFF4, DFF5)에 리세트신호로 인가한다.
한편, 제 2카운터(20)에서 클리어제어기(21)의 D-플립플롭(DFFl)은 입력되는수직블랭킹신호(도 3의 V_BLK)가 제 1레벨 즉, "하이(high)"레벨에서 "로우(1ow)"레벨이 될 때마다 리세트되며, 클럭단자(CK)에 인가되는 분주기(90)에 의해 2분주된 신호인 메인클럭(도 3의 CK 파형)에 동기하여 데이타입력단자(D)에 인가되는 복합동기신호(도 3의 CSYNC 파형)를 출력한다. 이때, 복합동기신호(도 3의 CSYNC 파형)는 부정논리합소자(NOR1)로도 인가된다. D-플립플롭(DFF1)의 출력신호는 인버터(INV1)를 통해 상태반전된 후 부정논리합소자(NORl)에서 복합동기신호와 부정논리합연산되어 카운터(CNT2)의 클리어신호로 인가된다. 즉, 클리어제어기(21)는 복합동기신호(CSYNC)의 등화펄스와 수직동기펄스부분에 대응하여 카운터(CNT2)의 카운트동작을 클리어시킨다. 카운터(CNT2)는 클럭단자(CK)에 인가되는 2분주된 신호인 메인클럭(도 3의 CK 파형)을 카운트하여 제 2디코더(40)로 출력한다. 제 2디코더(40)는 도시된 바와 같이 제 1디코더(30)와 동일한 구성으로 동일하게 동작한다. 즉, 제 2디코더(40)의 부정논리곱소자(NAND2)는 제 2카운터(20)가 수평동기기간만큼 카운트했을 때에 대응되는 신호를, 논리곱소자(AND3)는 수평동기신호(HSYNC)의 폭만큼 카운트했을 때에 대응되는 신호를 출력하며, 논리곱소자(AND3)의 출력신호는 인버터(INV3)를 통해 상태반전된 후 카운터(CNT2)의 로드단자(Load)로 궤환입력된다. 제 2디코더(40)의 논리합소자(OR2)는 논리곱소자(AND3)의 출력신호와 궤환입력되는 디코딩신호 즉, 수평동기신호와 논리합연산하고, 그 논리합연산결과는 논리곱소자(AND4)를 통해 부정논리곱소자(NAND2)의 출력신호와 논리곱연산되어 D-플립플롭(DFF3)의 데이타입력단자(D)로 인가된다. 제 2디코더(40)의 D-플립플롭(DFF3)은 클럭단자(CK)에 인가되는 메인클럭(도 3의 CK 파형)에 따라 데이타입력단자(D)에 인가된 신호를 혼합기(60)로 출력한다. 이때, 제 2디코더(40)에서 출력되는 신호는 입력되는 복합동기신호(CSYNC)내의 노이즈가 제외된 수평동기신호가 된다. 혼합기(60)는 디코더들(30, 40)의 디코딩에 의해 얻어지는 각각의 수평동기신호들을 인버터들(INV4, INV6)을 통해 상태반전한다. 인버터(INV4)에 의해 상태반전된 제 1디코더(30)의 수평동기신호(HD)는 도 3의 "A" 파형에 나타낸 바와 같이, 복합동기신호(도 3의 CSYNC)내의 등화펄스(a)부분이 노이즈로 동작된 복합동기신호(CSYNC)와 비교기(50)를 통해 비교되어 외부 아날로그블록(2)을 통해 다시 클럭으로 궤환되므로 "로우(1ow)"레벨부분이 노이즈에 의해 떨리는 것으로 나타난다. 인버터(INV6)에 의해 상태반전된 제 2디코더(40)의 수평동기신호는 도 3의 "C" 파형에 나타낸 바와 같이, 복합동기신호(도 3의 CSYNC) 및 수직블랭킹신호(도 3의 V-BLK)에 의해 클리어되므로 수직블랭킹신호의 "하이(high)"레벨구간에서만 디지탈수평동기신호로 출력된다. 혼합기(60)의 논리곱소자(AND7)는 상태반전된 수평동기신호(도 3의 A 파·형)와 인버터(INV5)를 통해 상태반전된 수직블랭킹신호(도 3의 V_BLK)를 논리곱연산하여 도 3의 "B" 파형을 구한다. 도 3의 "B" 파형을 보면, 수직블랭킹신호(도 3의 V-BLK)의 "로우(low)"레벨구간에서만 도 3의 "A" 파형을 출력한다. 혼합기(60)의 논리합소자(OR4)는 논리곱소자(AND7)의 논리곱연산결과 즉, 도 3의 "B" 파형과 상태반전된 수평동기신호(도 3의 C 파형)를 논리합연산하여 정확히 복합동기신호에 동기된 수평동기신호(도 3의 HSYNC 파형)를 구한다. 이 수평동기신호(도 3의 HSYNC 파형)는 수직블랭킹신호(도 3의 AV_BLK)의 "하이(high)"레벨구간에서는 정확하게 PLL 록킹되어 외부 아날로그블록(2)으로 출력되며, 복합동기신호(도 3의 CSYNC 파형)의 등화펄스(a)부분 즉 수직블랭킹신호(도 3의 V_BLK 파형)의 "로우(L)"레벨구간에서는 도 3의 "B" 파형형대의 수평동기신호가 출력되어 전체적으로 복합동기신호와 동기된 수평동기신호를 출력한다.
도 4의 아날로그블록(2)에서, 루프필터(70)는 디지탈블록(1)의 비교기(50)에서 출력하는 업신호(up)와 다운신호(down) 각각을 연산증폭기(OP-AMP)의 반전단자(-)와 비반전단자(+)로 입력받아 두 신호의 차성분만큼 일정크기로 증폭하여 출력한다. LC발진기(80)는 콘덴서(C1)와 코일(L1)을 병렬로 연결하며 그 코일(L1)과 콘덴서(C2)를 직렬로 연결하여 접지시키고, 발진출력이 코일(L1)과 콘덴서(C2) 사이에 궤환입력하도록 구성한다. 이러한 구성을 갖는 LC발진기(80)는 루프필터(70)의 출력에 의한 제어전압이 콘덴서(C1)에 공급되면 그 제어전압에 따라 발진주파수를 가변하여 디지탈블록(1)의 분주기(90)로 출력한다.
상술한 바와 같이, 본 발명의 복합동기신호를 이용한 PLL회로는, 범용 PLL-IC를 사용하거나 TFT LCD 구동 콘트롤러의 경우 디지탈회로내에 아날로그기능을 추가시켜 PLL기능을 실행하던 종래에 비하여, 입력되는 비디오신호의 복합동기신호를 이용하여 PLL 로킹된 수평동기신호를 구하여 메인클럭을 발생시킬 수 있어 보다 간단하고 신뢰성있는 효과를 갖는다.
Claims (11)
- 위상동기루프(PLL)회로에 있어서,복합동기신호, 수직블랭킹신호 및 궤환신호를 입력받아 복합동기신호에 동기되는 수평동기신호를 구하는 디지탈블록; 및상기 디지탈블록에서 복합동기신호와 수평동기신호 사이의 차성분만큼 발진하여 상기 디지탈블록에 궤환입력시키는 아날로그블록을 포함하는 복합동기신호를 이용한 PLL회로.
- 제 1항에 있어서, 상기 복합동기신호는 등화펄스와 수직동기펄스부분이 노이즈로 동작하며,상기 수직블랭킹신호는 상기 복합동기신호의 등화펄스와 수직동기펄스부분에 대해서는 제 1레벨을, 그 이외의 부분에 대해서는 제 2레벨을 갖는 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 2항에 있어서, 상기 디지탈블록은상기 아날로그블록의 발진신호를 일정배의 주파수가 되도록 분주하고, 분주된 신호로 각 구성의 메인클럭으로 공급하는 분주기;수평동기신호의 폭만큼 상기 분주기로부터 공급되는 메인클럭을 기준으로 카운트하는 제 1카운터;상기 제 1카운터의 카운트결과를 디코딩하여 노이즈부분이 포함된 복합동기신호에 동기되는 수평동기신호를 구하는 제 1디코더;입력되는 복합동기신호와 수직블랭킹신호에 의해 클리어되며, 상기 분주기로부터 공급되는 메인클럭에 따라 카운트하는 제 2카운터;상기 제 2카운터의 카운트결과를 디코딩하여 노이즈부분이 제외된 복합동기신호에 동기되는 수평동기신호를 구하는 제 2디코더;상기 제 1디코더의 수평동기신호와 상기 복합동기신호를 비교하여 차성분을 구하는 비교기; 및상기 제 1디코더의 수평동기신호와 상기 제 2디코더의 수평동기신호를 혼합하여 전체적으로 상기 복합동기신호에 정확하게 동기되는 수평동기신호를 구하는 혼합기를 구비함을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 3항에 있어서, 상기 분주기는입력되는 발진신호를 상태반전시키는 인버터;상기 인버터의 출력신호를 클럭으로 사용하며 궤환신호를 클럭에 동기하여 2분주된 신호로 출력하는 D-플립플롭;상기 D-플립플롭의 출력신호를 상태반전하여 D-플립플롭으로 궤환입력시키는 인버터로 이루어진 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 3항에 있어서, 상기 제 1디코더는상기 제 1카운터의 카운트값이 수평동기기간에 대응될 때마다 이를 인식시키는 제 1레벨신호를 출력하는 부정논리곱소자;상기 제 1카운터의 카운트값이 수평동기신호의 폭에 대응될 때마다 이를 인식시키는 제 2레벨신호를 출력하는 제 1논리곱소자;상기 제 1카운터가 수평동기신호의 폭단위로 카운트동작하도록 상기 제 1논리곱소자의 출력을 상태반전하여 상기 제 1카운터의 로드단자로 궤환하는 인버터;상기 제 1논리곱소자의 출력과 궤환신호를 논리합연산하여 출력하는 논리합소자;상기 논리합소자의 출력과 상기 부정논리곱소자의 출력을 논리곱연산하여 출력하는 제 2논리곱소자; 및상기 분주기로부터 공급되는 메인클럭에 따라 상기 제 2논리곱소자의 논리곱연산결과를 상기 논리합소자로 궤환입력시키며, 상기 비교기와 혼합기로 출력하는 D-플립플롭으로 이루어진 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 3항에 있어서, 상기 제 2카운터는수직블랭킹신호와 복합동기신호를 입력받아 복합동기신호의 등화펄스와 수직동기펄스부분에 대해서 카운터가 클리어되도록 제어하는 클리어제어기; 및상기 클리어제어기에 제어에 따라 클리어상태가 되며, 수평동기신호의 폭만큼 상기 분주기로부터 공급되는 메인클럭을 기준으로 카운트하는 카운터로 이루어진 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 6항에 있어서, 상기 클리어제어기는입력되는 수직블랭킹신호가 제 1레벨이 될 때마다 리세트되며, 상기 분주기로부터 공급되는 메인클럭에 따라 입력되는 복합동기신호를 출력하는 D-플립플롭;상기 D-플립플롭의 출력을 상태반전하는 인버터; 및상기 인버터의 출력과 입력되는 복합동기신호를 부정논리합연산하고, 그 부정논리합연산결과를 상기 카운터의 클리어신호로 인가하는 부정논리합소자로 이루어진 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 3항에 있어서, 상기 제 2디코더는상기 제 2카운터의 카운트값이 수평동기기간에 대응될 때마다 이를 인식시키는 제 1레벨신호를 출력하는 제 2부정논리곱소자;상기 제 2카운터의 카운트값이 수평동기신호의 폭에 대응될 때마다 이를 인식시키는 제 2레벨신호를 출력하는 제 3논리곱소자;상기 제 2카운터가 수평동기신호의 폭단위로 카운트동작하도록 상기 제 3논리곱소자의 출력을 상태반전하여 상기 제 2카운터의 로드단자로 궤환하는 인버터;상기 제 3논리곱소자의 출력과 궤환신호를 논리합연산하여 출력하는 논리합소자;상기 논리합소자의 출력과 상기 부정논리곱소자의 출력을 논리곱연산하여 출력하는 제 4논리곱소자; 및상기 분주기로부터 공급되는 메인클럭에 따라 상기 제 4논리곱소자의 논리곱연산결과를 상기 논리합소자로 궤환입력시키며, 상기 혼합기로 출력하는 D-플립플롭으로 이루어진 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 3항에 있어서, 상기 비교기는입력되는 복합동기신호와 수직블랭킹신호를 논리곱연산하여 노이즈부분이 제거된 복합동기신호를 출력하는 논리곱소자;상기 논리곱소자의 출력을 클럭으로 사용하여 입력되는 일정전위의 신호를 클럭에 따라 상태반전시켜 출력하는 D-플립플롭;상기 제 1디코더의 출력을 클럭으로 사용하여 입력되는 일정전위의 신호를 클럭에 따라 상태반전시켜 출력하는 D-플립플롭;상기 두 D-플립플롭의 출력을 논리합연산하여 출력하는 논리합소자; 및상기 논리합소자의 출력과 입력되는 리세트신호를 논리곱연산하여 상기 두 D-플립플롭의 리세트신호로 인가하는 논리곱소자로 이루어진 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 3항에 있어서, 상기 혼합기는상기 제 1디코더와 제 2디코더의 출력 및 수직블랭킹신호를 각각 상태반전하는 인버터들;상기 상태반전된 수직블랭킹신호와 상기 상태반전된 제 1디코더의 출력을 논리곱연산하여 복합동기신호의 노이즈부분에 대응되는 수평동기신호만을 출력하는 논리곱소자; 및상기 상태반전된 제 2디코더의 출력과 상기 논리곱소자의 출력을 논리합연산하고, 그 논리합연산결과를 복합동기신호에 동기되는 수평동기신호로 출력하는 논리합소자로 이루어진 것을 특징으로 하는 복합동기신호를 이용한 PLL회로.
- 제 1항에 있어서, 상기 아날로그블록은상기 디지탈블록의 복합동기신호와 수평동기신호의 차성분을 루프필터링하는 루프필터; 및코일과 콘덴서에 의해 발진하며, 상기 루프필터의 출력에 따라 그 발진주파수를 조정하여 출력하는 LC발진기를 구비함을 특징으로 하는 복합동기신호를 이용한 PLL회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057031A KR100263160B1 (ko) | 1997-10-31 | 1997-10-31 | 복합동기신호를이용한pll회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057031A KR100263160B1 (ko) | 1997-10-31 | 1997-10-31 | 복합동기신호를이용한pll회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990035262A KR19990035262A (ko) | 1999-05-15 |
| KR100263160B1 true KR100263160B1 (ko) | 2000-08-01 |
Family
ID=19523854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970057031A KR100263160B1 (ko) | 1997-10-31 | 1997-10-31 | 복합동기신호를이용한pll회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100263160B1 (ko) |
-
1997
- 1997-10-31 KR KR1019970057031A patent/KR100263160B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990035262A (ko) | 1999-05-15 |
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