JP4328703B2 - 表示装置、そのモード判定装置及びモード判定方法 - Google Patents

Description

本発明は、液晶表示装置或いはその他の表示装置に関する。

垂直同期信号（ＶＳＣ信号）及び水平同期信号（ＨＳＣ信号）を基準として液晶表示パネルに表示を行わせるか、或いは、データイネーブル信号（ＤＥ信号）を基準として液晶表示パネルに表示を行わせるかを自動的に判定する機能について、例えば、特許文献１に開示されている。

特許文献１の技術は、ＶＳＣ信号及びＨＳＣ信号が入力される場合、たとえＤＥ信号が入力されていても、同期検出をＶＳＣ信号及びＨＳＣ信号を用いて行う構成となっている。

また、特許文献１では、ＶＳＣ信号、ＨＳＣ信号、ＤＥ信号が入力されているかどうかを判定する方法として、ＶＳＣ信号のＨｉｇｈ（ハイ）期間およびＬｏｗ（ロー）期間におけるドットクロック数をカウントし、この期間があらかじめ定められたカウント数より大きい場合は、同期信号が入力されないと判断する一方で、ＨＳＣ信号、ＤＥ信号のＨｉｇｈ期間およびＬｏｗ期間が一定期間より大きい場合は、ＨＳＣ信号、ＤＥ信号は入力されないと判断する方法を採用している。
特開平１０−１４８８１２号公報

特許文献１の技術では、上記のように、ＶＳＣ信号及びＨＳＣ信号が入力される場合、たとえＤＥ信号が入力されていても、ＶＳＣ信号及びＨＳＣ信号を用いて同期検出を行う構成となっているため、ＤＥ信号が入力され、なおかつＶＳＣ信号、ＨＳＣ信号のどちらか一方の信号が入力された場合、同期検出に失敗するという問題がある。

つまり、入力される同期信号がＶＳＣ信号及びＤＥ信号のみの場合（ＨＳＣ信号が入力されない場合）、並びに、入力される同期信号がＨＳＣ信号，ＤＥ信号のみの場合（ＶＳＣ信号が入力されない場合）には、基準となる同期信号を正しく判定することができない。

また、ＶＳＣ信号、ＨＳＣ信号、ＤＥ信号が入力されているかどうかを判定する方法として、上記のような特許文献１の方法を採用すると、ＶＳＣ信号が入力されているか否かの判定のためには、１フレーム分に相当するドットクロックをカウントすることが必要となり、カウンタの回路規模が大きくなるという問題がある。

本発明は、上記のような問題点を解決するためになされたもので、ＶＳＣ信号、ＨＳＣ信号及びＤＥ信号の３つの同期信号の入力／未入力の全ての組み合わせにおいて、それぞれ基準となる同期信号を正しく判定することが可能であり、従って、入力される同期信号がＶＳＣ信号及びＤＥ信号のみの場合（ＨＳＣ信号が入力されない場合）、或いは、入力される同期信号がＨＳＣ信号，ＤＥ信号のみの場合（ＶＳＣ信号が入力されない場合）においても、基準となる同期信号を正しく判定することが可能なモード判定装置、これを備える表示装置及びモード判定方法を提供することを目的とする。

上記課題を解決するため、本発明のモード判定装置は、垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定に用いられるモード判定装置において、各フレーム期間毎に水平同期信号の入力数を計数する水平同期計数手段と、各フレーム期間毎にデータイネーブル信号の入力数を計数するデータイネーブル計数手段と、前記水平同期計数手段による計数結果と、前記データイネーブル計数手段による計数結果と、に応じて、前記第１及び第２の何れのモードとすべきかを判定する判定手段と、を備えることを特徴としている。

本発明のモード判定装置においては、前記水平同期計数手段による計数結果をリセットする第１のリセット手段と、前記データイネーブル計数手段による計数結果をリセットする第２のリセット手段と、を更に備えることが好ましい。

また、本発明のモード判定装置は、垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定に用いられるモード判定装置において、水平同期信号の入力数を計数する水平同期計数手段と、データイネーブル信号の入力数を計数するデータイネーブル計数手段と、前記水平同期計数手段による計数結果をリセットする第１のリセット手段と、前記データイネーブル計数手段による計数結果をリセットする第２のリセット手段と、前記水平同期計数手段による計数結果と、前記データイネーブル計数手段による計数結果と、に応じて、前記第１及び第２の何れのモードとすべきかを判定する判定手段と、を備えることを特徴としている。

本発明のモード判定装置においては、前記第１のリセット手段は、前記水平同期計数手段による計数結果を、各フレーム期間の開始の基準となるフレーム期間開始基準タイミングでリセットし、前記第２のリセット手段は、前記データイネーブル計数手段による計数結果を、前記フレーム期間開始基準タイミングでリセットすることが好ましい。

本発明のモード判定装置においては、前記フレーム期間開始基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号と、前記垂直同期信号と、によりそれぞれ規定されることが好ましい。

本発明のモード判定装置においては、前記フレーム期間開始基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号の立ち上がりのタイミング、及び、前記垂直同期信号の立ち上がりのタイミングであることが好ましい。

本発明のモード判定装置においては、前記水平同期計数手段による計数結果がｍ（ｍは所定の自然数）となる第１のタイミングを検出する第１のタイミング検出手段と、前記データイネーブル計数手段による計数結果がｎ（ｎはｍよりも小さい所定の自然数）となる第２のタイミングを検出する第２のタイミング検出手段と、を更に備え、前記判定手段は、前記第１及び第２のタイミングのうちの何れか早いタイミングでの前記データイネーブル計数手段による計数結果が、０である場合には前記第１のモードとすべきと判定する一方で、０でない場合には前記第２のモードとすべきと判定することが好ましい。

本発明のモード判定装置においては、前記第１のタイミングで第１の計数到達信号を生成する第１の計数到達信号生成手段と、前記第２のタイミングで第２の計数到達信号を生成する第２の計数到達信号生成手段と、前記第１及び第２の計数到達信号のうちの少なくとも何れか一方が生成されたタイミングで論理和信号を生成する論理和信号生成手段と、を更に備え、前記判定手段は、前記論理和信号が生成されたタイミングでの前記データイネーブル計数手段による計数結果が、０である場合には前記第１のモードとすべきと判定する一方で、０でない場合には前記第２のモードとすべきと判定することが好ましい。

本発明のモード判定装置においては、前記第１の計数到達信号をリセットする第３のリセット手段と、前記第２の計数到達信号をリセットする第４のリセット手段と、を更に備えることが好ましい。

本発明のモード判定装置においては、前記第３のリセット手段は、前記第１の計数到達信号を、各フレーム期間の終了の基準となるフレーム期間終了基準タイミングでリセットし、前記第４のリセット手段は、前記第２の計数到達信号を、前記フレーム期間終了基準タイミングでリセットすることが好ましい。

本発明のモード判定装置においては、前記フレーム期間終了基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号又は前記垂直同期信号により規定されることが好ましい。

本発明のモード判定装置においては、前記フレーム期間開始基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号の立ち下がりのタイミングと、前記垂直同期信号の立ち下がりのタイミングと、のうち何れか早い方のタイミングであることが好ましい。

また、本発明のモード判定装置は、垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定に用いられるモード判定装置において、水平同期信号の入力数を計数する水平同期計数手段と、データイネーブル信号の入力数を計数するデータイネーブル計数手段と、前記水平同期計数手段による計数結果を、前記データイネーブル信号に基づき生成されるフレーム周期のｎＶＡＬＩＤ信号の立ち上がりのタイミング、及び、前記垂直同期信号の立ち上がりのタイミングでそれぞれリセットする第１のリセット手段と、前記データイネーブル計数手段による計数結果を、前記データイネーブル信号に基づき生成されるフレーム周期の信号の立ち上がりのタイミング、及び、前記垂直同期信号の立ち上がりのタイミングでそれぞれリセットする第２のリセット手段と、前記水平同期計数手段による計数結果がｍ（ｍは所定の自然数）となる第１のタイミングでハイとなるＨＣ−ＲＣ信号を生成するＨＣ−ＲＣ信号生成手段と、前記データイネーブル計数手段による計数結果がｎ（ｎはｍよりも小さい所定の自然数）となる第２のタイミングでハイとなるＤＣ−ＲＣ信号を生成するＤＣ−ＲＣ信号生成手段と、前記ＨＣ−ＲＣ信号及び前記ＤＣ−ＲＣ信号のうちの少なくとも何れか一方がハイとなったタイミングでハイとなる論理和信号を生成する論理和信号生成手段と、前記ＨＣ−ＲＣ信号を、前記ｎＶＡＬＩＤ信号の立ち下がりのタイミングと、前記垂直同期信号の立ち下がりのタイミングと、のうち何れか早い方のタイミングでリセットしてローとさせる第３のリセット手段と、前記ＤＣ−ＲＣ信号を、前記ｎＶＡＬＩＤ信号の立ち下がりのタイミングと、前記垂直同期信号の立ち下がりのタイミングと、のうち何れか早い方のタイミングでリセットしてローとさせる第４のリセット手段と、前記論理和信号が生成されたタイミングでの前記データイネーブル計数手段による計数結果が、０である場合には前記第１のモードとすべき旨を示す信号を生成する一方で、０でない場合には前記第２のモードとすべき旨を示す信号を生成する判定手段と、を備えることを特徴とを特徴としている。

本発明のモード判定装置においては、前記ｎの値は、各フレーム周期における非表示期間に入力可能な水平同期信号の最大数よりも大きな値に設定されていることが好ましい。

本発明のモード判定装置においては、前記水平同期計数手段及び前記データイネーブル計数手段は、それぞれ、計数結果が、これら水平同期計数手段及びデータイネーブル計数手段により計数可能な最大値まで達した後は、再び０から計数を開始することが好ましい。

本発明の表示装置は、本発明のモード判定装置と、前記表示部と、を備えることを特徴としている。

本発明の表示装置は、例えば、前記表示部として液晶表示パネルを備える液晶表示装置であることを好ましい一例としている。

本発明のモード判定方法は、垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定を行うモード判定方法において、各フレーム期間毎に水平同期信号の入力数を計数する水平同期計数工程と、各フレーム期間毎にデータイネーブル信号の入力数を計数するデータイネーブル計数工程と、前記水平同期計数工程による計数結果と、前記データイネーブル計数工程による計数結果と、に応じて、前記第１及び第２の何れのモードとすべきかを判定する判定工程と、を備えることを特徴としている。

本発明のモード判定方法においては、前記水平同期計数工程による計数結果をリセットする第１のリセット工程と、前記データイネーブル計数工程による計数結果をリセットする第２のリセット工程と、を更に備えることが好ましい。

また、本発明のモード判定方法は、垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定を行うモード判定方法において、水平同期信号の入力数を計数する水平同期計数工程と、データイネーブル信号の入力数を計数するデータイネーブル計数工程と、前記水平同期計数工程による計数結果をリセットする第１のリセット工程と、前記データイネーブル計数工程による計数結果をリセットする第２のリセット工程と、前記水平同期計数工程による計数結果と、前記データイネーブル計数工程による計数結果と、に応じて、前記第１及び第２の何れのモードとすべきかを判定する判定工程と、を備えることを特徴としている。

本発明によれば、ＶＳＣ信号、ＨＳＣ信号及びＤＥ信号の３つの同期信号の入力／未入力の全ての組み合わせにおいて、それぞれ基準となる同期信号を正しく判定することが可能となる。

従って、入力される同期信号がＶＳＣ信号，ＤＥ信号のみの場合（ＨＳＣ信号が入力されない場合）、或いは、入力される同期信号がＨＳＣ信号，ＤＥ信号のみの場合（ＶＳＣ信号が入力されない場合）においても、基準となる同期信号を正しく判定できる。

以下、図面を参照して、本発明に係る実施形態について説明する。

本実施形態では、本発明に係る表示装置の好適な一例としての液晶表示装置と、本発明に係るモード判定装置の好適な一例としてのモード判定回路と、本発明に係るモード判定方法について説明する。

なお、以下では、垂直同期信号（ＶＳＣ信号）及び水平同期信号（ＨＳＣ信号）を基準信号として表示装置の表示部（本実施形態の場合、例えば、液晶表示装置の液晶表示パネル）に表示を行わせる駆動モードを「固定モード（第１のモード）」と称し、データイネーブル信号（ＤＥ信号）を基準信号として表示装置の表示部に表示を行わせる駆動モードを「ＤＥモード（第２のモード）」と称する。

図７は、本実施形態に係る液晶表示装置２００を示すブロック図である。

図７に示すように、本実施形態に係る液晶表示装置（表示装置）２００は、外部より信号が入力される入力インタフェース２０１と、この入力インタフェース２０１からの信号の出力タイミングをコントロールするタイミングコントローラ２０２と、ソースドライバ２０３及びゲートドライバ２０４と、液晶表示パネル（表示部）２０５と、を備えている。

入力インタフェース２０１には、パソコン或いはその他の外部機器から、垂直同期信号、水平同期信号、データイネーブル信号、ドットクロック信号及び複数のデータ信号が入力される。

このようにして入力された各信号は、入力インタフェース２０１からタイミングコントローラ２０２に入力される。

タイミングコントローラ２０２は、固定モードの場合には、ＶＳＣ信号及びＨＳＣ信号を基準信号として、ソースドライバ２０３及びゲートドライバ２０４を制御し、これらソースドライバ２０３及びゲートドライバ２０４の制御下で液晶表示パネル２０５に表示動作を行わせる一方で、ＤＥモードの場合には、ＤＥ信号を基準信号として、ソースドライバ２０３及びゲートドライバ２０４を制御し、これらソースドライバ２０３及びゲートドライバ２０４の制御下で液晶表示パネル２０５に表示動作を行わせる。

このうちタイミングコントローラ２０２は、固定モードとすべきかＤＥモードとすべきかを正しく判定するために、以下に説明するモード判定回路１００を備えている。

図１に、本実施形態に係るモード判定回路を示すブロック図である。

図１に示すように、本実施形態に係るモード判定回路１００は、信号の入力状態に応じて、動作モードを固定モードとすべきかＤＥモードとすべきかの判定に用いられる回路であり、水平同期カウンタ１０と、データイネーブルカウンタ２０と、ＯＲ回路３０と、判定器４０と、を備えて構成されている。

このうち、水平同期カウンタ１０は、水平同期計数手段、第１のリセット手段、第１のタイミング検出手段、第１の計数到達信号生成手段（ＨＣ−ＲＣ信号生成手段）及び第３のリセット手段として機能し、データイネーブルカウンタ２０は、データイネーブル計数手段、第２のリセット手段、第２のタイミング検出手段、第２の計数到達信号生成手段（ＤＣ−ＲＣ信号生成手段）及び第４のリセット手段として機能し、ＯＲ回路３０は、論理和信号生成手段として機能し、判定器４０は、判定手段して機能する。

水平同期カウンタ１０は、各フレーム期間毎に、水平同期（ＨＳＣ）信号の入力数をカウント（計数）するためのカウンタである。

具体的には、水平同期カウンタ１０には、リセット信号としてＶＳＣ信号、ｎＶＡＬＩＤ信号が入力され、カウント信号（カウント対象の信号）としてＨＳＣ信号が入力される。

水平同期カウンタ１０では、リセット信号としてのＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち上がりのタイミング（フレーム期間開始基準タイミング）で、該水平同期カウンタ１０によるカウント値（計数結果）をそれぞれリセットする（「０」にする）。

また、水平同期カウンタ１０では、ＨＳＣ信号の入力によりカウントアップをスタートし、ＨＳＣ信号の入力毎にカウントアップする結果、フルカウント（水平同期カウンタ１０により計数可能な最大値：ＨＳＣｍａｘ）となった後は、０から計数を再スタートする。

水平同期カウンタ１０は、ＨＳＣ信号のカウント値がｍとなったタイミング（第１のタイミング）で“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＨＣ−ＲＣ信号を生成し、このＨＣ−ＲＣ信号をＯＲ回路３０に出力する。ここで、水平同期カウンタ１０が第１のタイミング検出手段及び第１の計数到達信号生成手段に相当し、ハイ期間のＨＣ−ＲＣ信号が第１の計数到達信号に相当する。

更に、水平同期カウンタ１０では、リセット信号としてのＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち下がりのタイミングのうち、何れか早い方の立ち下がりのタイミング（フレーム期間終了基準タイミング）で、ＨＣ−ＲＣ信号を“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替える（リセットする）。ここで、水平同期カウンタ１０が第３のリセット手段に相当する。

データイネーブルカウンタ２０は、各フレーム期間毎に、データイネーブル（ＤＥ）信号をカウント（計数）するためのカウンタである。

具体的には、データイネーブルカウンタ２０には、リセット信号としてＶＳＣ信号、ｎＶＡＬＩＤ信号が入力され、カウント信号（カウント対象の信号）としてＤＥ信号が入力される。

データイネーブルカウンタ２０では、リセット信号としてのＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち上がりのタイミングで、該データイネーブルカウンタ２０によるカウント値（計数結果）をそれぞれリセットする（「０」にする）。

また、データイネーブルカウンタ２０では、ＤＥ信号の入力によりカウントアップをスタートし、ＤＥ信号の入力毎にカウントアップする結果、フルカウント（データイネーブルカウンタ２０により計数可能な最大値：ＤＥｍａｘ）となった後は、０から計数を再スタートする。

データイネーブルカウンタ２０は、ＤＥ信号のカウント値がｎとなったタイミング（第２のタイミング）で“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＤＣ−ＲＣ信号を生成し、このＤＣ−ＲＣ信号をＯＲ回路３０に出力する。ここで、データイネーブルカウンタ２０が第２のタイミング検出手段及び第２の計数到達信号生成手段に相当し、ハイ期間のＤＣ−ＲＣ信号が第２の計数到達信号に相当する。

更に、データイネーブルカウンタ２０では、リセット信号としてのＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち下がりのタイミングのうち、何れか早い方の立ち下がりのタイミング（フレーム期間終了基準タイミング）で、ＤＣ−ＲＣ信号を“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替える（リセットする）。ここで、データイネーブルカウンタ２０が第４のリセット手段に相当する。

なお、ｎＶＡＬＩＤ信号はＤＥ信号より生成したフレーム周期の信号である。従って、ＤＥ信号が入力されない状態時には、ｎＶＡＬＩＤ信号は生成されず、該ｎＶＡＬＩＤ信号はモード判定回路１００に入力されない。

また、上記ｍ、ｎは、それぞれ以下の（１）乃至（５）の条件を満たすような任意の整数値である。

（１）ｍとｎの大小関係は、ｍ＞ｎとする。これは、基準信号としてＶＳＣ信号とＤＥ信号との双方が入力される場合には、ＤＥ信号を優先的に基準信号とするためである。

（２）ｍは、水平同期カウンタ１０のフルカウント数（ＨＳＣｍａｘ）よりは十分に小さい値に設定されている。

（３）ｎは、データイネーブルカウンタ２０のフルカウント数（ＤＥｍａｘ）よりは十分に小さい値に設定されている。

（４）ｎは、ＶＳＣ信号の非表示期間のライン数よりも大きな値に設定されている。つまり、ｎは、各フレーム周期における非表示期間に入力可能なＨＳＣ信号の最大数（各フレーム周期における非表示期間に入力可能な水平同期信号の最大数に相当）よりも大きな値に設定されている。これは、ＶＳＣ信号とＤＥ信号との双方が入力される場合、すなわちリセット信号としてのＶＳＣ信号とｎＶＡＬＩＤ信号（ｎＶＡＬＩＤ信号に基づく）との双方が入力される場合に、ＶＳＣ信号の立ち上がりのタイミングからｎＶＡＬＩＤ信号の立ち上がりまでの間に、データイネーブルカウンタ２０のカウント数がｎに達することがないようにするためである。

ＯＲ回路３０には、水平同期カウンタ１０からの出力信号ＨＣ−ＲＣとデータイネーブルカウンタ２０からの出力信号ＤＥ−ＲＣとが入力される。ＯＲ回路３０は、これら入力信号ＨＣ−ＲＣ、ＤＥ−ＲＣを論理ＯＲ（論理和）した信号ＲＣＯＲを判定器４０に出力する。

すなわち、ＯＲ回路３０は、入力信号ＨＣ−ＲＣ、ＤＥ−ＲＣのうちの少なくとも一方が“Ｈ（ハイ）”である場合には“Ｈ（ハイ）”となる信号ＲＣＯＲを判定器４０に出力する。他方、入力信号ＨＣ−ＲＣ、ＤＥ−ＲＣの双方が“Ｌ（ロー）”である場合には、信号ＲＣＯＲは“Ｌ（ロー）”となる。

ここで、ＯＲ回路３０が論理和信号生成手段に相当し、ＲＣＯＲ信号が論理和信号に相当する。

判定器４０は、水平同期カウンタによるカウント値と、データイネーブルカウンタ２０によるカウンタ値と、に応じて、固定モード及びＤＥモードの何れのモードとすべきかを判定するためのものである。

この判定器４０は、ＯＲ回路３０の出力信号ＲＣＯＲとデータイネーブルカウンタ２０のカウント値（計数結果）に基づいて、判定信号ＤＥＳを生成する。

すなわち、判定器４０には、ＯＲ回路３０の出力信号ＲＣＯＲとデータイネーブルカウンタ２０のカウント値が入力される。

判定器４０では、この入力信号ＲＣＯＲ信号の立ち上がり時に、データイネーブルカウンタ２０のカウント値が“０”の場合には“Ｈ（ハイ）”となる一方で、該カウント値が“０”以上の場合には“Ｌ（ロー）”となるＤＥＳ信号を生成し、出力する。

この判定信号ＤＥＳにより、固定モードか、ＤＥモードかの判別を行う。

すなわち、判定信号ＤＥＳが“Ｈ（ハイ）”の場合には固定モードと判定される一方で、判定信号ＤＥＳが“Ｌ（ロー）”の場合にはＤＥモードと判定される。

具体的には、タイミングコントローラ２０２内におけるモード判定回路１００の後段には、基準信号としてＶＳＣ信号及びＨＳＣ信号を選択するか、或いは、基準信号としてＤＥ信号を選択するかを選択する選択回路（図示略）が備えられている。

この選択回路には、判定器４０からのＤＥＳ信号が入力され、該ＤＥＳ信号が“Ｈ（ハイ）”の場合には基準信号としてＶＳＣ信号及びＨＳＣ信号を選択する一方で、該ＤＥＳ信号が“Ｌ（ロー）”の場合には基準信号としてＤＥ信号を選択する。ここで、“Ｈ（ハイ）”のＤＥＳ信号は第１のモード（固定モード）とすべき旨を示す信号に相当し、“Ｌ（ロー）”のＤＥＳ信号は第２のモード（ＤＥモード）とすべき旨を示す信号に相当する。

次に、信号の入力形式（ＶＳＣ信号、ＨＳＣ信号及びＤＥ信号のうちの入力される信号の組み合わせ）として考えられる５通りの状態別に、それぞれ図２乃至図６の各図を参照して、動作を説明する。

先ず、図２のタイムチャートを用いて、ＶＳＣ信号及びＨＳＣ信号は入力され、ＤＥ信号は未入力（論理不定状態）の状態における判定動作について説明する。

水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号のリセット（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替える）のタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち下がりのタイミングのうち、何れか早い方の立ち下がりのタイミングである。

図２に示す動作の場合には、ＤＥ信号が未入力であるため、ｎＶＡＬＩＤ信号は生成及び入力されない。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号のうち、ＶＳＣ信号のみが水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

よって、図２に示す動作の場合には、水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号は、それぞれＶＳＣ信号の立ち下がりのタイミングＴ１でリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

ただし、以下に説明するように、図２の動作の場合、データイネーブルカウンタ２０のＤＣ−ＲＣ信号は常に“Ｌ（ロー）”のままであるため、実際には、タイミングＴ１でリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）のは、ＨＣ−ＲＣ信号及びＤＣ−ＲＣ信号のうち、ＨＣ−ＲＣ信号のみである。

更に、図２の動作の場合、タイミングＴ１にてＨＣ−ＲＣ信号がリセットされることにより、該タイミングＴ１にて、ＯＲ回路３０のＲＣＯＲ信号もリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

また、水平同期カウンタ１０及びデータイネーブルカウンタ２０の各カウンタ値のリセットのタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち上がりのタイミングである。

図２に示す動作の場合には、ＤＥ信号が未入力であるため、ｎＶＡＬＩＤ信号は生成及び入力されない。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号のうち、ＶＳＣ信号のみが水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

よって、図２に示す動作の場合には、水平同期カウンタ１０及びデータイネーブルカウンタ２０のカウンタ値は、それぞれＶＳＣ信号の立ち上がりのタイミングＴ２でリセットされる（「０」になる）。

また、水平同期カウンタ１０は、ＨＳＣ信号の入力によりカウントアップをスタートし、該水平同期カウンタ１０のカウンタ値がｍとなったタイミングＴ３にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＨＣ−ＲＣ信号を生成し、ＯＲ回路３０に出力する。

他方、データイネーブルカウンタ２０は、ＤＥ信号が未入力なので、カウントアップはせず、タイミングＴ３となってもカウント値は“０”のままであり、ＤＣ−ＲＣ信号は“Ｌ”のままである。

よってＯＲ回路３０の出力ＲＣＯＲは、水平同期カウンタ１０から入力されるＨＣ−ＲＣ信号と同タイミング、すなわちタイミングＴ３にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わる。

また、このＲＣＯＲ信号の立ち上がり時（タイミングＴ３）、データイネーブルカウンタ２０のカウンタ値が“０”であることから、判定器４０からの出力信号ＤＥＳは“Ｈ（ハイ）”となる。よって、固定モードと判定される。

次に、図３のタイムチャートを用いて、ＶＳＣ信号及びＨＳＣ信号が未入力（論理不定状態）である一方、ＤＥ信号は入力される状態における判定動作について説明する。

水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号のリセット（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替える）のタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち下がりのタイミングのうち、何れか早い方の立ち下がりのタイミングである。

図３に示す動作の場合には、ＶＳＣ信号が未入力である一方、ＤＥ信号が入力されるためｎＶＡＬＩＤ信号が生成及び入力される。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号のうち、ｎＶＡＬＩＤ信号のみが水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

よって、図３に示す動作の場合には、水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号は、ｎＶＡＬＩＤ信号の立ち下がりのタイミングＴ４でリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

ただし、以下に説明するように、図３の動作の場合、水平同期カウンタ１０ではのＨＣ−ＲＣ信号は常に“Ｌ（ロー）”のままであるため、実際には、タイミングＴ4でリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）のは、ＨＣ−ＲＣ信号及びＤＣ−ＲＣ信号のうち、ＤＣ−ＲＣ信号のみである。

更に、図３の動作の場合、タイミングＴ４にてＤＣ−ＲＣ信号がリセットされることにより、該タイミングＴ４にて、ＯＲ回路３０のＲＣＯＲ信号もリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

また、水平同期カウンタ１０及びデータイネーブルカウンタ２０の各カウンタ値のリセットのタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち上がりのタイミングである。

図３に示す動作の場合には、ＶＳＣ信号が未入力である一方、ＤＥ信号が入力されるためｎＶＡＬＩＤ信号が生成及び入力される。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号のうち、ｎＶＡＬＩＤ信号のみが水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

よって、図３に示す動作の場合には、水平同期カウンタ１０及びデータイネーブルカウンタ２０のカウンタ値は、それぞれｎＶＡＬＩＤ信号の立ち上がりのタイミングＴ５でリセットされる（「０」になる）。

また、データイネーブルカウンタ２０は、ＤＥ信号の入力によりカウントアップをスタートし、該データイネーブルカウンタ２０のカウンタ値がｎとなったタイミングＴ６にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＤＣ−ＲＣ信号を生成し、ＯＲ回路３０に出力する。

他方、水平同期カウンタ１０は、ＨＳＣ信号が未入力なので、カウントアップはせず、タイミングＴ６となってもカウント値は“０”のままであり、ＨＣ−ＲＣ信号は“Ｌ”のままである。

よってＯＲ回路３０の出力ＲＣＯＲは、データイネーブルカウンタ２０から入力されるＤＣ−ＲＣ信号と同タイミング、すなわちタイミングＴ６にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わる。

また、このＲＣＯＲ信号の立ち上がり時（タイミングＴ６）、データイネーブルカウンタ２０のカウンタ値が“ｎ”であることから、判定器４０からの出力信号ＤＥＳは“Ｌ（ロー）”となり、ＤＥモードと判定される。

次に、図４のタイムチャートを用いて、ＶＳＣ信号、ＨＳＣ信号及びＤＥ信号が全て入力される状態における判定動作について説明する。

水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号のリセット（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替える）のタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち下がりのタイミングのうち、何れか早い方の立ち下がりのタイミングである。

図４に示す動作の場合には、ＶＳＣ信号が入力され、かつ、ＤＥ信号も入力されるためｎＶＡＬＩＤ信号も生成及び入力される。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号の双方が水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

ここで、図４に示すように、例えば、ｎＶＡＬＩＤ信号の立ち下がりのタイミングＴ７の方が、ＶＳＣ信号の立ち下がりのタイミングＴ８よりも早いので、ＨＣ−ＲＣ信号及びＤＣ−ＲＣ信号は、ｎＶＡＬＩＤ信号の立ち下がりのタイミングＴ７にてリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

更に、図４の動作の場合、タイミングＴ７にてＨＣ−ＲＣ信号及びＤＣ−ＲＣ信号がリセットされることにより、該タイミングＴ７にて、ＯＲ回路３０のＲＣＯＲ信号もリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

また、水平同期カウンタ１０及びデータイネーブルカウンタ２０の各カウンタ値のリセットのタイミングは、ＶＳＣ信号又はｎＶＡＬＩＤ信号の立ち上がりのタイミングである。

図４に示す動作の場合には、ＶＳＣ信号が入力され、かつ、ＤＥ信号も入力されるためｎＶＡＬＩＤ信号も生成及び入力される。

ここで、図４に示すように、例えば、ＶＳＣ信号の立ち上がりのタイミングＴ９の方が、ｎＶＡＬＩＤ信号の立ち上がりのタイミングＴ１０よりも早いので、水平同期カウンタ１０及びデータイネーブルカウンタ２０の各カウンタ値は、先ず、ＶＳＣ信号の立ち下がりのタイミングＴ９にてリセットされた後（「０」とされた後）、ｎＶＡＬＩＤ信号の立ち上がりのタイミングＴ１０にて再びリセットされる（「０」とされる）。

ここで、タイミングＴ９からタイミングＴ１０までの間にも、水平同期カウンタ１０及びデータイネーブルカウンタ２０は、それぞれＨＳＣ信号、ＤＥ信号をカウントするが、この間のカウント動作では、データイネーブルカウンタ２０のカウンタ値がｎに達することはなく、ましてや、水平同期カウンタ１０のカウンタ値がｍに達することはない。

なぜなら、上記のように、ｍとｎの大小関係はｍ＞ｎであるのに加え、ｎの値は、ＶＳＣ信号の非表示期間のライン数よりも大きな値に設定されているため、タイミングＴ９〜Ｔ１０におけるＤＥ信号の入力数が必ずｎ未満となるからである。

また、タイミングＴ１０となると、データイネーブルカウンタ２０は、ＤＥ信号の入力によりカウントアップをスタートし、該データイネーブルカウンタ２０のカウンタ値がｎとなったタイミングＴ１１にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＤＣ−ＲＣ信号を生成し、ＯＲ回路３０に出力する。

他方、水平同期カウンタ１０も、タイミングＴ１０となると、ＨＳＣ信号の入力によりカウントアップをスタートし、該水平同期カウンタ１０のカウンタ値がｍとなったタイミングＴ１２にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＨＣ−ＲＣ信号を生成し、ＯＲ回路３０に出力する。

ここで、ＨＳＣ信号とＤＥ信号とは周期が相互に等しいため、図４の動作の場合、水平同期カウンタ１０によるカウンタ値と、データイネーブルカウンタ２０によるカウンタ値とは、互いに同期したまま、それぞれ増加していくことになる。

ただし、上記のようにｍとｎの大小関係はｍ＞ｎであるため、データイネーブルカウンタ２０のカウンタ値がｎとなってＤＣ−ＲＣ信号が“Ｈ（ハイ）”となるタイミングＴ１１の方が、水平同期カウンタ１０のカウンタ値がｍとなってＨＣ−ＲＣ信号が“Ｈ（ハイ）”となるタイミングＴ１２よりも早くなる。

よって、ＯＲ回路３０の出力ＲＣＯＲは、データイネーブルカウンタ２０から入力されるＤＣ−ＲＣ信号と同タイミング、すなわちタイミングＴ１１にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わる。

また、このＲＣＯＲ信号の立ち上がり時（タイミングＴ１１）、データイネーブルカウンタ２０のカウンタ値が“ｎ”であることから、判定器４０からの出力信号ＤＥＳは“Ｌ（ロー）”となり、ＤＥモードと判定される。

次に、図５のタイムチャートを用いて、ＶＳＣ信号が未入力（論理不定状態）で、ＨＳＣ信号及びＤＥ信号が入力される状態における判定動作について説明する。

水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号のリセット（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替える）のタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち下がりのタイミングのうち、何れか早い方の立ち下がりのタイミングである。

図５に示す動作の場合には、ＶＳＣ信号が未入力である一方、ＤＥ信号が入力されるためｎＶＡＬＩＤ信号が生成及び入力される。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号のうち、ｎＶＡＬＩＤ信号のみが水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

よって、図５に示す動作の場合には、水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号は、ｎＶＡＬＩＤ信号の立ち下がりのタイミングＴ１３でリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

更に、図５の動作の場合、タイミングＴ１３にてＨＣ−ＲＣ信号及びＤＣ−ＲＣ信号がリセットされることにより、該タイミングＴ１３にて、ＯＲ回路３０のＲＣＯＲ信号もリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

また、水平同期カウンタ１０及びデータイネーブルカウンタ２０の各カウンタ値のリセットのタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち上がりのタイミングである。

図５に示す動作の場合には、ＶＳＣ信号が未入力である一方、ＤＥ信号が入力されるためｎＶＡＬＩＤ信号が生成及び入力される。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号のうち、ｎＶＡＬＩＤ信号のみが水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

よって、図５に示す動作の場合には、水平同期カウンタ１０及びデータイネーブルカウンタ２０のカウンタ値は、それぞれｎＶＡＬＩＤ信号の立ち上がりのタイミングＴ１４でリセットされる（「０」になる）。

また、データイネーブルカウンタ２０は、ＤＥ信号の入力によりカウントアップをスタートし、該データイネーブルカウンタ２０のカウンタ値がｎとなったタイミングＴ１５にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＤＣ−ＲＣ信号を生成し、ＯＲ回路３０に出力する。

他方、水平同期カウンタ１０は、ＨＳＣ信号の入力によりカウントアップをスタートし、該水平同期カウンタ１０のカウンタ値がｍとなったタイミングＴ１６にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＨＣ−ＲＣ信号を生成し、ＯＲ回路３０に出力する。

ここで、ＨＳＣ信号とＤＥ信号とは周期が相互に等しいため、図５の動作の場合、水平同期カウンタ１０によるカウンタ値と、データイネーブルカウンタ２０によるカウンタ値とは、互いに同期したまま、それぞれ増加していくことになる。

ただし、上記のようにｍとｎの大小関係はｍ＞ｎであるため、データイネーブルカウンタ２０のカウンタ値がｎとなってＤＣ−ＲＣ信号が“Ｈ（ハイ）”となるタイミングＴ１５の方が、水平同期カウンタ１０のカウンタ値がｍとなってＨＣ−ＲＣ信号が“Ｈ（ハイ）”となるタイミングＴ１６よりも早くなる。

よって、ＯＲ回路３０の出力ＲＣＯＲは、データイネーブルカウンタ２０から入力されるＤＣ−ＲＣ信号と同タイミング、すなわちタイミングＴ１５にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わる。

また、このＲＣＯＲ信号の立ち上がり時（タイミングＴ１５）、データイネーブルカウンタ２０のカウンタ値が“ｎ”であることから、判定器４０からの出力信号ＤＥＳは“Ｌ（ロー）”となり、ＤＥモードと判定される。

次に、図６のタイムチャートを用いて、ＨＳＣ信号が未入力（論理不定状態）である一方、ＶＳＣ信号及びＤＥ信号が入力される状態における判定動作について説明する。

水平同期カウンタ１０のＨＣ−ＲＣ信号並びにデータイネーブルカウンタ２０のＤＣ−ＲＣ信号のリセット（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替える）のタイミングは、ＶＳＣ信号及びｎＶＡＬＩＤ信号の立ち下がりのタイミングのうち、何れか早い方の立ち下がりのタイミングである。

図６に示す動作の場合には、ＶＳＣ信号が入力され、かつ、ＤＥ信号も入力されるためｎＶＡＬＩＤ信号も生成及び入力される。

つまり、リセットのタイミングを決定するＶＳＣ信号及びｎＶＡＬＩＤ信号の双方が水平同期カウンタ１０及びデータイネーブルカウンタ２０に入力される。

ここで、図６に示すように、例えば、ｎＶＡＬＩＤ信号の立ち下がりのタイミングＴ１７の方が、ＶＳＣ信号の立ち下がりのタイミングＴ１８よりも早いので、ＨＣ−ＲＣ信号及びＤＣ−ＲＣ信号は、ｎＶＡＬＩＤ信号の立ち下がりのタイミングＴ１７にてリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

更に、図６の動作の場合、タイミングＴ１７にてＨＣ−ＲＣ信号及びＤＣ−ＲＣ信号がリセットされることにより、該タイミングＴ１７にて、ＯＲ回路３０のＲＣＯＲ信号もリセットされる（“Ｈ（ハイ）”から“Ｌ（ロー）”に切り替わる）。

また、水平同期カウンタ１０及びデータイネーブルカウンタ２０の各カウンタ値のリセットのタイミングは、ＶＳＣ信号又はｎＶＡＬＩＤ信号の立ち上がりのタイミングである。

図６に示す動作の場合には、ＶＳＣ信号が入力され、かつ、ＤＥ信号も入力されるためｎＶＡＬＩＤ信号も生成及び入力される。

ここで、図６に示すように、例えば、ＶＳＣ信号の立ち上がりのタイミングＴ１９の方が、ｎＶＡＬＩＤ信号の立ち上がりのタイミングＴ２０よりも早いので、水平同期カウンタ１０及びデータイネーブルカウンタ２０の各カウンタ値は、先ず、ＶＳＣ信号の立ち下がりのタイミングＴ１９にてリセットされた後（「０」とされた後）、ｎＶＡＬＩＤ信号の立ち上がりのタイミングＴ２０にて再びリセットされる（「０」とされる）。

ここで、タイミングＴ１９からタイミングＴ２０までの間にも、データイネーブルカウンタ２０は、ＤＥ信号をカウントするが、この間のカウント動作では、データイネーブルカウンタ２０のカウンタ値がｎに達することはない。

なぜなら、上記のように、ｎの値は、ＶＳＣ信号の非表示期間のライン数よりも大きな値に設定されているため、タイミングＴ１９〜Ｔ２０におけるＤＥ信号の入力数が必ずｎ未満となるからである。

他方、データイネーブルカウンタ２０は、タイミングＴ２０となると、ＤＥ信号の入力によりカウントアップをスタートし、該データイネーブルカウンタ２０のカウンタ値がｎとなったタイミングＴ２１にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わるＤＣ−ＲＣ信号を生成し、ＯＲ回路３０に出力する。

なお、図６の動作の場合、ＨＳＣ信号は未入力なので、水平同期カウンタ１０は、カウントアップはせず、該水平同期カウンタ１０のカウント値は“０”のままである。よって、ＨＣ−ＲＣ信号は“Ｌ（ロー）”のままである。

よってＯＲ回路３０の出力ＲＣＯＲは、データイネーブルカウンタ２０から入力されるＤＣ−ＲＣ信号と同タイミング、すなわちタイミングＴ２１にて、“Ｌ（ロー）”から“Ｈ（ハイ）”に切り替わる。

このＲＣＯＲ信号の立ち上がり時（タイミングＴ２１）、データイネーブルカウンタ２０のカウンタ値が“ｎ”であることから、判定器４０からの出力信号ＤＥＳは“Ｌ’（ロー）”となり、ＤＥモードと判定される。

以上のような実施形態によれば、ＶＳＣ信号、ＨＳＣ信号及びＤＥ信号の３つの信号の入力／未入力の全ての組み合わせにおいて、すなわち、図２乃至図６の各図を用いて説明した上記５通りの組み合わせにおいて、それぞれ正しく「固定モード」であるか「ＤＥモード」であるかの判定を行うことができる。

また、水平同期カウンタ１０はｍよりも多い数を、データイネーブルカウンタ２０はｎよりも多い数を、それぞれ計数できればよいため、これら両カウンタ１０、２０の回路規模は、特許文献１におけるカウンタよりも抑制することができる。

なお、上記の実施形態では、本発明に係る表示装置として液晶表示装置２００を例示したが、本発明は、この例に限らず、その他の表示装置にも同様に適用可能である。

また、モード判定回路１００の具体的な回路構成は、本発明の趣旨を逸脱しない範囲内において任意に変更することができる。

本発明の実施形態に係る自動判定回路を示すブロック図である。 図１の自動判定回路の動作を説明するためのタイムチャートである。 図１の自動判定回路の動作を説明するためのタイムチャートである。 図１の自動判定回路の動作を説明するためのタイムチャートである。 図１の自動判定回路の動作を説明するためのタイムチャートである。 図１の自動判定回路の動作を説明するためのタイムチャートである。 本発明の実施形態に係る液晶表示装置を示すブロック図である。

符号の説明

１０ 水平同期カウンタ（水平同期計数手段、第１のリセット手段、第１のタイミング検出手段、第１の計数到達信号生成手段（ＨＣ−ＲＣ信号生成手段）、第３のリセット手段）
２０ データイネーブルカウンタ（データイネーブル計数手段、第２のリセット手段、第２のタイミング検出手段、第２の計数到達信号生成手段（ＤＣ−ＲＣ信号生成手段）、第４のリセット手段）
３０ ＯＲ回路（論理和信号生成手段）
４０ 判定器（判定手段）
１００ モード判定回路（モード判定装置）
２００ 液晶表示装置（表示装置）
２０５ 液晶表示パネル（表示部）

Claims (15)

1. 垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定に用いられるモード判定装置において、
   水平同期信号の入力数を計数する水平同期計数手段と、
   データイネーブル信号の入力数を計数するデータイネーブル計数手段と、
   前記水平同期計数手段による計数結果をリセットする第１のリセット手段と、
   前記データイネーブル計数手段による計数結果をリセットする第２のリセット手段と、
   前記水平同期計数手段による計数結果と、前記データイネーブル計数手段による計数結果と、に応じて、前記第１及び第２の何れのモードとすべきかを判定する判定手段と、
   前記水平同期計数手段による計数結果がｍ（ｍは所定の自然数）となる第１のタイミングを検出する第１のタイミング検出手段と、
   前記データイネーブル計数手段による計数結果がｎ（ｎはｍよりも小さい所定の自然数）となる第２のタイミングを検出する第２のタイミング検出手段と、
   を備え、
   前記判定手段は、
   前記第１及び第２のタイミングのうちの何れか早いタイミングでの前記データイネーブル計数手段による計数結果が、０である場合には前記第１のモードとすべきと判定する一方で、０でない場合には前記第２のモードとすべきと判定することを特徴とするモード判定装置。
2. 前記第１のリセット手段は、前記水平同期計数手段による計数結果を、各フレーム期間の開始の基準となるフレーム期間開始基準タイミングでリセットし、
   前記第２のリセット手段は、前記データイネーブル計数手段による計数結果を、前記フレーム期間開始基準タイミングでリセットすることを特徴とする請求項１に記載のモード判定装置。
3. 前記フレーム期間開始基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号と、前記垂直同期信号と、によりそれぞれ規定されることを特徴とする請求項２に記載のモード判定装置。
4. 前記フレーム期間開始基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号の立ち上がりのタイミング、及び、前記垂直同期信号の立ち上がりのタイミングであることを特徴とする請求項３に記載のモード判定装置。
5. 前記第１のタイミングで第１の計数到達信号を生成する第１の計数到達信号生成手段と、
   前記第２のタイミングで第２の計数到達信号を生成する第２の計数到達信号生成手段と、
   前記第１及び第２の計数到達信号のうちの少なくとも何れか一方が生成されたタイミングで論理和信号を生成する論理和信号生成手段と、
   を更に備え、
   前記判定手段は、前記論理和信号が生成されたタイミングでの前記データイネーブル計数手段による計数結果が、０である場合には前記第１のモードとすべきと判定する一方で、０でない場合には前記第２のモードとすべきと判定することを特徴とする請求項１乃至４の何れか一項に記載のモード判定装置。
6. 前記第１の計数到達信号をリセットする第３のリセット手段と、
   前記第２の計数到達信号をリセットする第４のリセット手段と、
   を更に備えることを特徴とする請求項５に記載のモード判定装置。
7. 前記第３のリセット手段は、前記第１の計数到達信号を、各フレーム期間の終了の基準となるフレーム期間終了基準タイミングでリセットし、
   前記第４のリセット手段は、前記第２の計数到達信号を、前記フレーム期間終了基準タイミングでリセットすることを特徴とする請求項６に記載のモード判定装置。
8. 前記フレーム期間終了基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号又は前記垂直同期信号により規定されることを特徴とする請求項７に記載のモード判定装置。
9. 前記フレーム期間開始基準タイミングは、前記データイネーブル信号に基づき生成されるフレーム周期の信号の立ち下がりのタイミングと、前記垂直同期信号の立ち下がりのタイミングと、のうち何れか早い方のタイミングであることを特徴とする請求項８に記載のモード判定装置。
10. 垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定に用いられるモード判定装置において、
    水平同期信号の入力数を計数する水平同期計数手段と、
    データイネーブル信号の入力数を計数するデータイネーブル計数手段と、
    前記水平同期計数手段による計数結果を、前記データイネーブル信号に基づき生成されるフレーム周期のｎＶＡＬＩＤ信号の立ち上がりのタイミング、及び、前記垂直同期信号の立ち上がりのタイミングでそれぞれリセットする第１のリセット手段と、
    前記データイネーブル計数手段による計数結果を、前記データイネーブル信号に基づき生成されるフレーム周期の信号の立ち上がりのタイミング、及び、前記垂直同期信号の立ち上がりのタイミングでそれぞれリセットする第２のリセット手段と、
    前記水平同期計数手段による計数結果がｍ（ｍは所定の自然数）となる第１のタイミングでハイとなるＨＣ−ＲＣ信号を生成するＨＣ−ＲＣ信号生成手段と、
    前記データイネーブル計数手段による計数結果がｎ（ｎはｍよりも小さい所定の自然数）となる第２のタイミングでハイとなるＤＣ−ＲＣ信号を生成するＤＣ−ＲＣ信号生成手段と、
    前記ＨＣ−ＲＣ信号及び前記ＤＣ−ＲＣ信号のうちの少なくとも何れか一方がハイとなったタイミングでハイとなる論理和信号を生成する論理和信号生成手段と、
    前記ＨＣ−ＲＣ信号を、前記ｎＶＡＬＩＤ信号の立ち下がりのタイミングと、前記垂直同期信号の立ち下がりのタイミングと、のうち何れか早い方のタイミングでリセットしてローとさせる第３のリセット手段と、
    前記ＤＣ−ＲＣ信号を、前記ｎＶＡＬＩＤ信号の立ち下がりのタイミングと、前記垂直同期信号の立ち下がりのタイミングと、のうち何れか早い方のタイミングでリセットしてローとさせる第４のリセット手段と、
    前記論理和信号が生成されたタイミングでの前記データイネーブル計数手段による計数結果が、０である場合には前記第１のモードとすべき旨を示す信号を生成する一方で、０でない場合には前記第２のモードとすべき旨を示す信号を生成する判定手段と、
    を備えることを特徴とするモード判定装置。
11. 前記ｎの値は、各フレーム周期における非表示期間に入力可能な水平同期信号の最大数よりも大きな値に設定されていることを特徴とする請求項１乃至１０の何れか一項に記載のモード判定装置。
12. 前記水平同期計数手段及び前記データイネーブル計数手段は、それぞれ、計数結果が、これら水平同期計数手段及びデータイネーブル計数手段により計数可能な最大値まで達した後は、再び０から計数を開始することを特徴とする請求項１乃至１１の何れか一項に記載のモード判定装置。
13. 請求項１乃至１２の何れか一項に記載のモード判定装置と、
    前記表示部と、
    を備えることを特徴とする表示装置。
14. 当該表示装置は、前記表示部として液晶表示パネルを備える液晶表示装置であることを特徴とする請求項１３に記載の表示装置。
15. 垂直同期信号及び水平同期信号を基準として表示部に表示を行わせる第１のモードと、データイネーブル信号を基準として表示部に表示を行わせる第２のモードと、の何れのモードとすべきかの判定を行うモード判定方法において、
    水平同期信号の入力数を計数する水平同期計数工程と、
    データイネーブル信号の入力数を計数するデータイネーブル計数工程と、
    前記水平同期計数工程による計数結果をリセットする第１のリセット工程と、
    前記データイネーブル計数工程による計数結果をリセットする第２のリセット工程と、
    前記水平同期計数工程による計数結果と、前記データイネーブル計数工程による計数結果と、に応じて、前記第１及び第２の何れのモードとすべきかを判定する判定工程と、
    前記水平同期計数工程による計数結果がｍ（ｍは所定の自然数）となる第１のタイミングを検出する第１のタイミング検出工程と、
    前記データイネーブル計数工程による計数結果がｎ（ｎはｍよりも小さい所定の自然数）となる第２のタイミングを検出する第２のタイミング検出工程と、
    を備え、
    前記判定工程では、
    前記第１及び第２のタイミングのうちの何れか早いタイミングでの前記データイネーブル計数工程による計数結果が、０である場合には前記第１のモードとすべきと判定する一方で、０でない場合には前記第２のモードとすべきと判定することを特徴とするモード判定方法。

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