JP3315632B2 - メモリー制御装置とこれを用いた液晶表示装置 - Google Patents
メモリー制御装置とこれを用いた液晶表示装置Info
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- Controls And Circuits For Display Device (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、パソコンなどの１
フレーム分の画像データを、一旦メモリーに記憶し、メ
モリーから読み出してこのデーターを利用するようなメ
モリー制御装置及び該メモリー制御装置を用いた液晶表
示装置に関するものである。
フレーム分の画像データを、一旦メモリーに記憶し、メ
モリーから読み出してこのデーターを利用するようなメ
モリー制御装置及び該メモリー制御装置を用いた液晶表
示装置に関するものである。
【０００２】
【従来の技術】従来、パソコンなどの画像データの１フ
レーム分をメモリーに保存する場合、図５のような構成
になっていた。図５に示すメモリー制御装置において、
３はメモリーのアドレスを生成するカウンターであり、
イネーブル信号１０によってカウントを進め、リセット
信号によってカウント値をリセットし、クロック８のカ
ウントを進める。４は垂直同期信号を入力して垂直同期
信号を検出してカウンター３にリセット信号を出力する
垂直同期信号検出ブロックであり、６はフレームメモリ
であり、不図示の画像信号の１フレーム分を、カウンタ
ー３のアドレスに従って記憶する。
レーム分をメモリーに保存する場合、図５のような構成
になっていた。図５に示すメモリー制御装置において、
３はメモリーのアドレスを生成するカウンターであり、
イネーブル信号１０によってカウントを進め、リセット
信号によってカウント値をリセットし、クロック８のカ
ウントを進める。４は垂直同期信号を入力して垂直同期
信号を検出してカウンター３にリセット信号を出力する
垂直同期信号検出ブロックであり、６はフレームメモリ
であり、不図示の画像信号の１フレーム分を、カウンタ
ー３のアドレスに従って記憶する。
【０００３】すなわちメモリー６のアドレスは、画像に
同期したクロック８により、画像入力の有効期間を示す
信号１０の有効期間にカウンター３をインクリメントし
生成していた。また、このカウンター３のリセット信号
は、１フレームに同期した垂直同期信号７のエッジを同
期検出ブロック４によって検出することによって生成し
ていた。
同期したクロック８により、画像入力の有効期間を示す
信号１０の有効期間にカウンター３をインクリメントし
生成していた。また、このカウンター３のリセット信号
は、１フレームに同期した垂直同期信号７のエッジを同
期検出ブロック４によって検出することによって生成し
ていた。
【０００４】このメモリー制御装置のタイミングを図６
に示す。図６において、画像データＤＡＴＡの有効期間
を示す信号ＸＥＮＢＬがＬｏｗとなると、カウンター３
は画像入力に同期したクロックＣＬＫに同期してインク
リメントされる。１ライン分のデータが終了し、ＸＥＮ
ＢＬがＨｉｇｈとなると、インクリメントはストップす
る。更に次のラインの画像データが始まり、ＸＥＮＢＬ
がＬｏｗとなると、カウンター３は続けてインクリメン
トされる。１フレーム分のデータが終わると垂直同期信
号ＶＤが入力される。この垂直同期信号と、これをＦ／
Ｆ（フリップフロップ）で１回叩いた信号ｖｄ ｓによ
りｘｖｄｒｓｔを生成する。アドレスはこのｘｖｄｒｓ
ｔにより初めてリセットされる。
に示す。図６において、画像データＤＡＴＡの有効期間
を示す信号ＸＥＮＢＬがＬｏｗとなると、カウンター３
は画像入力に同期したクロックＣＬＫに同期してインク
リメントされる。１ライン分のデータが終了し、ＸＥＮ
ＢＬがＨｉｇｈとなると、インクリメントはストップす
る。更に次のラインの画像データが始まり、ＸＥＮＢＬ
がＬｏｗとなると、カウンター３は続けてインクリメン
トされる。１フレーム分のデータが終わると垂直同期信
号ＶＤが入力される。この垂直同期信号と、これをＦ／
Ｆ（フリップフロップ）で１回叩いた信号ｖｄ ｓによ
りｘｖｄｒｓｔを生成する。アドレスはこのｘｖｄｒｓ
ｔにより初めてリセットされる。
【０００５】
【発明が解決しようとする課題】しかし、このような構
成では、入力画像に同期したクロックが一時的に乱れる
等のエラーが生じ、アドレス生成カウンターのインクリ
メントが多すぎたり少なすぎたりした場合、エラー以
降、次の垂直同期信号まで正しいアドレスが生成できな
くなり、メモリーに正しく書き込めないという問題があ
った。またこの場合、メモリーから読み出す時にも、エ
ラー以降の画像を正しく読み出せないという問題があっ
た。例えば、図６に示すように、クロックＣＬＫが多く
入ってしまい、カウンターのインクリメントが多すぎる
ような異常が起きた場合には、これ以降のアドレスが全
てずれてしまい、読み出し時には、ずれたデータが読み
出されてしまうという問題が生じていた。
成では、入力画像に同期したクロックが一時的に乱れる
等のエラーが生じ、アドレス生成カウンターのインクリ
メントが多すぎたり少なすぎたりした場合、エラー以
降、次の垂直同期信号まで正しいアドレスが生成できな
くなり、メモリーに正しく書き込めないという問題があ
った。またこの場合、メモリーから読み出す時にも、エ
ラー以降の画像を正しく読み出せないという問題があっ
た。例えば、図６に示すように、クロックＣＬＫが多く
入ってしまい、カウンターのインクリメントが多すぎる
ような異常が起きた場合には、これ以降のアドレスが全
てずれてしまい、読み出し時には、ずれたデータが読み
出されてしまうという問題が生じていた。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めの本発明のメモリー制御装置は、リセット及びイネー
ブル機能を持つ第１、第２の２つのカウンターと、垂直
同期信号、及び水平同期信号を検出する第１及び第２の
ブロックとをもち、前記垂直同期信号を検出する前記第
１のブロックが検出した信号により前記第１のカウンタ
ーのリセットを制御し、前記水平同期信号を検出する前
記第２のブロックが検出した信号により前記第１のカウ
ンターのイネーブル信号、及び前記第２のカウンターの
リセット信号を制御し、前記第２のカウンターのイネー
ブル信号を画像の有効期間を示す信号で制御し、前記第
１、第２のカウンターによりメモリーのアドレスを制御
するメモリー制御装置であって、 前記画像の有効期間を
示す信号の１フレームの画像データの入力開始に対応し
て前記第２のカウンターのイネーブル信号が変化し、前
記第２のカウンターがインクリメントを開始し、前記画
像の有効期間を示す信号の１ライン分のデータの入力終
了に対応して前記第２のカウンターのイネーブル信号が
変化して、前記第２のカウンターのインクリメントが停
止し、次のラインのデータの入力がされる前に、前記第
２のブロックが検出した信号に対応して前記第２のカウ
ンターのリセット信号が変化して、前記第２のカウンタ
ーはリセットされるとともに前記第１のカウンターのイ
ネーブル信号が変化して、第１のカウンターはインクリ
メントされ、１フレームの画像データの入力が終了する
と、前記第１のブロックが検出した信号に対応して前記
第１のカウンターのリセット信号が変化し前記第１のカ
ウンターがリセットされることを特徴とするメモリー制
御装置である。
めの本発明のメモリー制御装置は、リセット及びイネー
ブル機能を持つ第１、第２の２つのカウンターと、垂直
同期信号、及び水平同期信号を検出する第１及び第２の
ブロックとをもち、前記垂直同期信号を検出する前記第
１のブロックが検出した信号により前記第１のカウンタ
ーのリセットを制御し、前記水平同期信号を検出する前
記第２のブロックが検出した信号により前記第１のカウ
ンターのイネーブル信号、及び前記第２のカウンターの
リセット信号を制御し、前記第２のカウンターのイネー
ブル信号を画像の有効期間を示す信号で制御し、前記第
１、第２のカウンターによりメモリーのアドレスを制御
するメモリー制御装置であって、 前記画像の有効期間を
示す信号の１フレームの画像データの入力開始に対応し
て前記第２のカウンターのイネーブル信号が変化し、前
記第２のカウンターがインクリメントを開始し、前記画
像の有効期間を示す信号の１ライン分のデータの入力終
了に対応して前記第２のカウンターのイネーブル信号が
変化して、前記第２のカウンターのインクリメントが停
止し、次のラインのデータの入力がされる前に、前記第
２のブロックが検出した信号に対応して前記第２のカウ
ンターのリセット信号が変化して、前記第２のカウンタ
ーはリセットされるとともに前記第１のカウンターのイ
ネーブル信号が変化して、第１のカウンターはインクリ
メントされ、１フレームの画像データの入力が終了する
と、前記第１のブロックが検出した信号に対応して前記
第１のカウンターのリセット信号が変化し前記第１のカ
ウンターがリセットされることを特徴とするメモリー制
御装置である。
【０００７】また、上記メモリー制御装置において、１
ラインの有効画素数を２のｎ乗（ｎは正の整数）とし、
前記第２のカウンターのビット数をｎとしたことを特徴
とする。さらに、上記画像の有効期間を示す信号を、前
記水平同期信号を基準として当該装置の内部で生成した
ことを特徴とする。また液晶表示装置は上記メモリー制
御装置を用いることを特徴とする。
ラインの有効画素数を２のｎ乗（ｎは正の整数）とし、
前記第２のカウンターのビット数をｎとしたことを特徴
とする。さらに、上記画像の有効期間を示す信号を、前
記水平同期信号を基準として当該装置の内部で生成した
ことを特徴とする。また液晶表示装置は上記メモリー制
御装置を用いることを特徴とする。
【０００８】［作用］本発明による作用は、入力される
クロックが一時的に乱れる等のエラーが発生し、メモリ
ーに対し正しいアドレスが生成できなくなった様な場合
においても、水平同期信号により、次の行から正しいア
ドレスに復帰できる、エラーに強いメモリー制御装置を
構築できる事である。
クロックが一時的に乱れる等のエラーが発生し、メモリ
ーに対し正しいアドレスが生成できなくなった様な場合
においても、水平同期信号により、次の行から正しいア
ドレスに復帰できる、エラーに強いメモリー制御装置を
構築できる事である。
【０００９】
【発明の実施の形態】［実施形態１］以下、本発明の実
施形態のメモリー制御装置について、図１を参照にしな
がら説明する。
施形態のメモリー制御装置について、図１を参照にしな
がら説明する。
【００１０】図１において、１はカウンターであり、リ
セット端子とイネーブル端子とを有しクロック端子のク
ロックをカウントアップしてメモリーのアドレスを出力
する。２はカウンターであり、機能的にはカウンター１
と同様である。また、４は垂直同期信号ＶＤとクロック
を入力しカウンター１にリセット信号ｘｒｓｔを出力す
る垂直同期信号検出ブロックである。５は水平同期信号
ＨＤとクロックを入力しカウンター１にイネーブル信号
ｘｅｎｂｌを、及びカウンター２にリセット信号ｘｒｓ
ｔを出力する水平同期信号検出ブロックである。６はカ
ウンター１，２に指定されたアドレスに従って、不図示
の画像データを記憶するメモリであり、フィールドメモ
リであっても、フレームメモリであってもよく、メモリ
容量には限りはない。また、７は垂直同期信号ＶＤを入
力する垂直同期信号端子、８は水平同期信号ＨＤを入力
する水平同期信号端子、８はクロック信号を入力するク
ロック端子であり、例えばクロックＣＬＫは、ＶＥＳＡ
規格ＸＧＡのフレームレート７５Ｈｚを入力画像とした
場合、７８．７５ＭＨｚとなるが、これに限られるもの
ではない。また、１０はイネーブル信号である画像有効
期間信号ＸＥＮＢＬを入力するイネーブル端子である。
セット端子とイネーブル端子とを有しクロック端子のク
ロックをカウントアップしてメモリーのアドレスを出力
する。２はカウンターであり、機能的にはカウンター１
と同様である。また、４は垂直同期信号ＶＤとクロック
を入力しカウンター１にリセット信号ｘｒｓｔを出力す
る垂直同期信号検出ブロックである。５は水平同期信号
ＨＤとクロックを入力しカウンター１にイネーブル信号
ｘｅｎｂｌを、及びカウンター２にリセット信号ｘｒｓ
ｔを出力する水平同期信号検出ブロックである。６はカ
ウンター１，２に指定されたアドレスに従って、不図示
の画像データを記憶するメモリであり、フィールドメモ
リであっても、フレームメモリであってもよく、メモリ
容量には限りはない。また、７は垂直同期信号ＶＤを入
力する垂直同期信号端子、８は水平同期信号ＨＤを入力
する水平同期信号端子、８はクロック信号を入力するク
ロック端子であり、例えばクロックＣＬＫは、ＶＥＳＡ
規格ＸＧＡのフレームレート７５Ｈｚを入力画像とした
場合、７８．７５ＭＨｚとなるが、これに限られるもの
ではない。また、１０はイネーブル信号である画像有効
期間信号ＸＥＮＢＬを入力するイネーブル端子である。
【００１１】上記の垂直同期信号ＶＤ等の各信号は不図
示のビデオ信号処理回路から供給され、画像データも該
ビデオ信号処理回路でデジタル化されてメモリー６に供
給される。また、メモリー６は、格納された画像データ
を指示されたときに読み出しイネーブル信号に従って、
例えばフレームシンクロナイザやビデオ編集器、画像圧
縮・伸長等の画像信号処理に用いられる。
示のビデオ信号処理回路から供給され、画像データも該
ビデオ信号処理回路でデジタル化されてメモリー６に供
給される。また、メモリー６は、格納された画像データ
を指示されたときに読み出しイネーブル信号に従って、
例えばフレームシンクロナイザやビデオ編集器、画像圧
縮・伸長等の画像信号処理に用いられる。
【００１２】図１に示すメモリー制御装置において、カ
ウンター１は第１のカウンター、カウンター２は第２の
カウンターである。メモリー６のアドレスは、カウンタ
ー１、カウンター２によって生成される。本実施形態に
おいてはカウンター１が画面の垂直方向アドレスを指標
するアドレスの上位ビットを、カウンター２が画面の水
平方向アドレスを指標するメモリーアドレスの下位ビッ
トを制御するものとする。カウンター１、カウンター２
は共に画像に同期したクロック８に同期してインクリメ
ントされる。また、カウンター１、カウンター２は共に
リセット端子及びイネーブル端子を持つ。なお、このリ
セットについては同期リセットでも非同期リセットでも
構わない。カウンター２のリセット端子には水平同期信
号検出ブロック５により検出された水平リセット信号ｘ
ｈｄｒｓｔが接続される。また、イネーブル端子には画
像有効期間信号ＸＥＮＢＬが接続される。カウンター１
のリセット端子には垂直同期信号検出ブロック４により
検出された垂直リセット信号ｘｖｄｒｓｔが入力され
る。垂直同期信号検出ブロック４は例えば図２に示すよ
うな構成である。また、カウンター１のイネーブル端子
には前述の水平リセット信号ｘｈｄｒｓｔが供給され
る。
ウンター１は第１のカウンター、カウンター２は第２の
カウンターである。メモリー６のアドレスは、カウンタ
ー１、カウンター２によって生成される。本実施形態に
おいてはカウンター１が画面の垂直方向アドレスを指標
するアドレスの上位ビットを、カウンター２が画面の水
平方向アドレスを指標するメモリーアドレスの下位ビッ
トを制御するものとする。カウンター１、カウンター２
は共に画像に同期したクロック８に同期してインクリメ
ントされる。また、カウンター１、カウンター２は共に
リセット端子及びイネーブル端子を持つ。なお、このリ
セットについては同期リセットでも非同期リセットでも
構わない。カウンター２のリセット端子には水平同期信
号検出ブロック５により検出された水平リセット信号ｘ
ｈｄｒｓｔが接続される。また、イネーブル端子には画
像有効期間信号ＸＥＮＢＬが接続される。カウンター１
のリセット端子には垂直同期信号検出ブロック４により
検出された垂直リセット信号ｘｖｄｒｓｔが入力され
る。垂直同期信号検出ブロック４は例えば図２に示すよ
うな構成である。また、カウンター１のイネーブル端子
には前述の水平リセット信号ｘｈｄｒｓｔが供給され
る。
【００１３】図２に示す垂直同期信号検出ブロック４で
は、垂直同期信号ＶＤとクロックを入力して、Ｆ／Ｆ
（フリップフロップ）１１により垂直同期信号ＶＤを１
回たたいて垂直セット信号ｖｄ ｓを生成し、垂直同期
信号ＶＤと垂直同期信号をＦ／Ｆ１１で１回たたいた垂
直セット信号ｖｄ ｓの反転信号との論理積をとって、
垂直リセット信号ｘｖｄｒｓｔを出力する論理ゲート１
２とから構成される。また、水平同期信号検出ブロック
についても同様な構成により水平リセット信号を出力す
ることができる。なお、各ブロックの構成は、これに限
られることもないのは勿論である。
は、垂直同期信号ＶＤとクロックを入力して、Ｆ／Ｆ
（フリップフロップ）１１により垂直同期信号ＶＤを１
回たたいて垂直セット信号ｖｄ ｓを生成し、垂直同期
信号ＶＤと垂直同期信号をＦ／Ｆ１１で１回たたいた垂
直セット信号ｖｄ ｓの反転信号との論理積をとって、
垂直リセット信号ｘｖｄｒｓｔを出力する論理ゲート１
２とから構成される。また、水平同期信号検出ブロック
についても同様な構成により水平リセット信号を出力す
ることができる。なお、各ブロックの構成は、これに限
られることもないのは勿論である。
【００１４】図１に示すメモリー制御装置の動作を説明
するタイミングチャートを図３に示す。図３において、
カウンター２は、垂直同期信号からブランキング期間を
除いた画像有効期間信号ＸＥＮＢＬがＬｏｗとなると、
画像に同期したクロックＣＬＫに同期してカウンター２
のインクリメントを開始する。１ライン分（カウンター
２の数字１，２，〜５１２の全期間）のデータが終わ
り、画像有効期間信号ＸＥＮＢＬがＨｉｇｈとなると、
カウンター２のインクリメントはストップする。次のラ
インのデータの入力が開始される前に、水平同期信号Ｈ
Ｄが入力される。このＨＤをＦ／Ｆにより１回叩き、ｈ
ｄ ｓを生成する。水平同期信号ＨＤがＨｉｇｈ、水平
同期信号ＨＤをフリップフロップにより叩いた信号ｈｄ
ｓがＬｏｗの時、水平リセット信号ｘｈｄｒｓｔはＬ
ｏｗとなる。
するタイミングチャートを図３に示す。図３において、
カウンター２は、垂直同期信号からブランキング期間を
除いた画像有効期間信号ＸＥＮＢＬがＬｏｗとなると、
画像に同期したクロックＣＬＫに同期してカウンター２
のインクリメントを開始する。１ライン分（カウンター
２の数字１，２，〜５１２の全期間）のデータが終わ
り、画像有効期間信号ＸＥＮＢＬがＨｉｇｈとなると、
カウンター２のインクリメントはストップする。次のラ
インのデータの入力が開始される前に、水平同期信号Ｈ
Ｄが入力される。このＨＤをＦ／Ｆにより１回叩き、ｈ
ｄ ｓを生成する。水平同期信号ＨＤがＨｉｇｈ、水平
同期信号ＨＤをフリップフロップにより叩いた信号ｈｄ
ｓがＬｏｗの時、水平リセット信号ｘｈｄｒｓｔはＬ
ｏｗとなる。
【００１５】ここで、本実施形態では、リセット信号ｘ
ｈｄｒｓｔをクロック同期としたが、クロック非同期で
も構わない。リセット信号ｘｈｄｒｓｔがＬｏｗのと
き、カウンター２はリセットされ、また、カウンター１
は１インクリメントされる。次に画像有効期間信号ＸＥ
ＮＢＬがＬｏｗとなると、カウンター２からの下位アド
レスは再び０からインクリメントを開始する。このよう
に、水平同期信号ＨＤが入力されるたびにカウンター２
はリセットされ、カウンター１は１インクリメントされ
る事を繰り返す。１フレーム分のデータが終了すると垂
直同期信号ＶＤが入力される。この垂直同期信号ＶＤを
Ｆ／Ｆにより１回叩き、信号ｖｄ ｓを生成する。垂直
同期信号ＶＤがＨｉｇｈ、信号ｈｄ ｓがＬｏｗの時、
垂直リセット信号ｘｖｄｒｓｔはＬｏｗとなる。
ｈｄｒｓｔをクロック同期としたが、クロック非同期で
も構わない。リセット信号ｘｈｄｒｓｔがＬｏｗのと
き、カウンター２はリセットされ、また、カウンター１
は１インクリメントされる。次に画像有効期間信号ＸＥ
ＮＢＬがＬｏｗとなると、カウンター２からの下位アド
レスは再び０からインクリメントを開始する。このよう
に、水平同期信号ＨＤが入力されるたびにカウンター２
はリセットされ、カウンター１は１インクリメントされ
る事を繰り返す。１フレーム分のデータが終了すると垂
直同期信号ＶＤが入力される。この垂直同期信号ＶＤを
Ｆ／Ｆにより１回叩き、信号ｖｄ ｓを生成する。垂直
同期信号ＶＤがＨｉｇｈ、信号ｈｄ ｓがＬｏｗの時、
垂直リセット信号ｘｖｄｒｓｔはＬｏｗとなる。
【００１６】ここで、画像が同期したクロックＣＬＫが
乱れて、クロックＣＬＫが正常な時よりも１回分欠けて
しまった場合、アドレスのインクリメントが少なくな
り、図３の「異常Counter2」に示すようになる。しか
し、アドレスが異常になるのはこのラインのみで、Coun
ter2は水平同期信号ＨＤによってリセットされるため、
次のラインでは正常な値になる。また、このエラーはCo
unter1には影響しない。
乱れて、クロックＣＬＫが正常な時よりも１回分欠けて
しまった場合、アドレスのインクリメントが少なくな
り、図３の「異常Counter2」に示すようになる。しか
し、アドレスが異常になるのはこのラインのみで、Coun
ter2は水平同期信号ＨＤによってリセットされるため、
次のラインでは正常な値になる。また、このエラーはCo
unter1には影響しない。
【００１７】また、クロックが多すぎた場合についても
同様に、エラーは異常の起きたラインのみでくい止めら
れ、次のラインからは正常になる。また、エラーはCoun
ter1には影響しない。
同様に、エラーは異常の起きたラインのみでくい止めら
れ、次のラインからは正常になる。また、エラーはCoun
ter1には影響しない。
【００１８】更に、ここで垂直リセット信号ｘｖｄｒｓ
ｔはクロック同期としたが、クロック非同期でも構わな
い。垂直リセット信号ｘｖｄｒｓｔがＬｏｗの時、カウ
ンター１、カウンター２は共にリセットされる。
ｔはクロック同期としたが、クロック非同期でも構わな
い。垂直リセット信号ｘｖｄｒｓｔがＬｏｗの時、カウ
ンター１、カウンター２は共にリセットされる。
【００１９】この構成において、１ラインの有効画素の
数が２のｎ乗であり、第２のカウンターをｎビットとし
たとき、取り得ないアドレスがなくなるため、最も効率
よくメモリーを使用できる。例えば、画素１２８０
（Ｈ）×１０２４（Ｖ）の場合は垂直方向が２10である
ので、垂直方向はフルに活用できる。
数が２のｎ乗であり、第２のカウンターをｎビットとし
たとき、取り得ないアドレスがなくなるため、最も効率
よくメモリーを使用できる。例えば、画素１２８０
（Ｈ）×１０２４（Ｖ）の場合は垂直方向が２10である
ので、垂直方向はフルに活用できる。
【００２０】また、上述の画像有効期間信号ＸＥＮＢＬ
は、水平同期信号を基準にメモリー制御装置の内部で生
成する事もできる。
は、水平同期信号を基準にメモリー制御装置の内部で生
成する事もできる。
【００２１】上述のメモリーのアドレスが、カラムアド
レス、ロウアドレスのように２つに分かれているような
構成を持つメモリーにおいても、これらを合わせて任意
のビット数で２つに分け、それぞれを上述の２つのカウ
ンターにより制御する事により、同等の効果が得られ
る。
レス、ロウアドレスのように２つに分かれているような
構成を持つメモリーにおいても、これらを合わせて任意
のビット数で２つに分け、それぞれを上述の２つのカウ
ンターにより制御する事により、同等の効果が得られ
る。
【００２２】また、本実施形態において、第１のカウン
ターでメモリーの下位アドレスを制御し、第２のカウン
ターでメモリーの上位アドレスを制御した場合にも、同
様な効果が得られる。
ターでメモリーの下位アドレスを制御し、第２のカウン
ターでメモリーの上位アドレスを制御した場合にも、同
様な効果が得られる。
【００２３】また、第１，第２のカウンターの両方のビ
ット数を合わせて、メモリーのアドレスのビット数と同
じにするわけであるが、この第１，第２のカウンターの
各ビットを重ならないように、どのようにメモリーのア
ドレスの各ビットに振り分けたとしても同様な効果が得
られる。
ット数を合わせて、メモリーのアドレスのビット数と同
じにするわけであるが、この第１，第２のカウンターの
各ビットを重ならないように、どのようにメモリーのア
ドレスの各ビットに振り分けたとしても同様な効果が得
られる。
【００２４】［実施形態２］上記メモリ制御装置を用い
た投写型の液晶表示装置の駆動回路系について、本発明
による第２の実施形態として、その全体ブロック図を図
４に示す。ここで、１３１０はパネルドライバーであ
り、ＲＧＢ映像信号を極性反転し、かつ所定の電圧増幅
をした液晶駆動信号を形成するとともに、対向電極の駆
動信号、各種タイミング信号等を形成している。１３１
２はインターフェースであり、各種映像及び制御伝送信
号を標準映像信号等にデコードしている。
た投写型の液晶表示装置の駆動回路系について、本発明
による第２の実施形態として、その全体ブロック図を図
４に示す。ここで、１３１０はパネルドライバーであ
り、ＲＧＢ映像信号を極性反転し、かつ所定の電圧増幅
をした液晶駆動信号を形成するとともに、対向電極の駆
動信号、各種タイミング信号等を形成している。１３１
２はインターフェースであり、各種映像及び制御伝送信
号を標準映像信号等にデコードしている。
【００２５】また、１３１１はデコーダーであり、イン
ターフェース１３１２からの標準映像信号をＲＧＢ原色
映像信号及び同期信号に、即ち液晶パネル１３０２に対
応した画像信号にデコード・変換している。また、上述
の第１の実施形態で説明したメモリー制御装置のメモリ
ーを活用して、液晶パネルに例えばワイプ、フェードイ
ン、フェードアウト等の編集機能の結果を表示すること
ができる。１３１４はバラストである点灯回路であり、
楕円リフレクター１３０７内のアークランプ１３０８を
駆動点灯する。１３１５は電源回路であり、各回路ブロ
ックに対して電源を供給している。１３１３は不図示の
操作部を内在したコントローラーであり、上記各回路ブ
ロックを総合的にコントロールするものである。このよ
うに本投写型液晶表示装置は、その駆動回路系は単板式
プロジェクターとしては、ごく一般的なものであり、特
に駆動回路系に負担を掛けることなく、前述したような
ＲＧＢモザイクの無い良好な質感のカラー画像を表示す
ることができるものである。
ターフェース１３１２からの標準映像信号をＲＧＢ原色
映像信号及び同期信号に、即ち液晶パネル１３０２に対
応した画像信号にデコード・変換している。また、上述
の第１の実施形態で説明したメモリー制御装置のメモリ
ーを活用して、液晶パネルに例えばワイプ、フェードイ
ン、フェードアウト等の編集機能の結果を表示すること
ができる。１３１４はバラストである点灯回路であり、
楕円リフレクター１３０７内のアークランプ１３０８を
駆動点灯する。１３１５は電源回路であり、各回路ブロ
ックに対して電源を供給している。１３１３は不図示の
操作部を内在したコントローラーであり、上記各回路ブ
ロックを総合的にコントロールするものである。このよ
うに本投写型液晶表示装置は、その駆動回路系は単板式
プロジェクターとしては、ごく一般的なものであり、特
に駆動回路系に負担を掛けることなく、前述したような
ＲＧＢモザイクの無い良好な質感のカラー画像を表示す
ることができるものである。
【００２６】
【発明の効果】以上のように本発明によれば、画像に同
期したクロックが乱れて、アドレスのインクリメントが
正常な時よりも多すぎたり少なすぎたりした場合におい
ても、次の水平同期信号により、アドレスが正常な常態
に戻るため、上記エラーに強いメモリー制御を行う事が
できる。
期したクロックが乱れて、アドレスのインクリメントが
正常な時よりも多すぎたり少なすぎたりした場合におい
ても、次の水平同期信号により、アドレスが正常な常態
に戻るため、上記エラーに強いメモリー制御を行う事が
できる。
【図１】本発明のメモリー制御装置の一実施形態の構成
図である。
図である。
【図２】図１及び図５における同期信号検出ブロックの
一実施形態の構成図である。
一実施形態の構成図である。
【図３】図１のメモリー制御装置のタイミング図であ
る。
る。
【図４】本発明のメモリー制御装置を用いた投写型液晶
表示装置のブロック図である。
表示装置のブロック図である。
【図５】従来のメモリー制御装置の構成図である。
【図６】図５のメモリー制御装置のタイミング図であ
る。
る。
１，２，３ カウンター ４，５ 同期信号検出ブロック ６ メモリー ７ 垂直同期信号端子 ８ クロック端子 ９ 水平同期信号端子 １０ 有効期限期間信号端子 １１ Ｆ／Ｆ １２ ＮＡＮＤ １３０２ 液晶パネル １３１０ パネルドライバー １３１１ デコーダー １３１４ 点灯回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 G06F 3/14 - 3/153
Claims (4)
- 【請求項１】 リセット及びイネーブル機能を持つ第
１、第２の２つのカウンターと、垂直同期信号、及び水
平同期信号を検出する第１及び第２のブロックとをも
ち、前記垂直同期信号を検出する前記第１のブロックが
検出した信号により前記第１のカウンターのリセットを
制御し、前記水平同期信号を検出する前記第２のブロッ
クが検出した信号により前記第１のカウンターのイネー
ブル信号、及び前記第２のカウンターのリセット信号を
制御し、前記第２のカウンターのイネーブル信号を画像
の有効期間を示す信号で制御し、前記第１、第２のカウ
ンターによりメモリーのアドレスを制御するメモリー制
御装置であって、 前記画像の有効期間を示す信号の１フレームの画像デー
タの入力開始に対応して前記第２のカウンターのイネー
ブル信号が変化し、前記第２のカウンターがインクリメ
ントを開始し、前記画像の有効期間を示す信号の１ライ
ン分のデータの入力終了に対応して前記第２のカウンタ
ーのイネーブル信号が変化して、前記第２のカウンター
のインクリメントが停止し、 次のラインのデータの入力がされる前に、前記第２のブ
ロックが検出した信号に対応して前記第２のカウンター
のリセット信号が変化して、前記第２のカウンターはリ
セットされるとともに前記第１のカウンターのイネーブ
ル信号が変化して、第１のカウンターはインクリメント
され、 １フレームの画像データの入力が終了すると、前記第１
のブロックが検出した信号に対応して前記第１のカウン
ターのリセット信号が変化し前記第１のカウンターがリ
セットされることを特徴とするメモリー制御装置。 - 【請求項２】 １ラインの有効画素数を２のｎ乗（ｎは
正の整数）とし、前記第２のカウンターのビット数をｎ
としたことを特徴とする請求項１記載のメモリー制御装
置。 - 【請求項３】 上記画像の有効期間を示す信号を、前記
水平同期信号を基準として当該装置の内部で生成したこ
とを特徴とする請求項１に記載のメモリー制御装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
メモリー制御装置を用いたことを特徴とする液晶表示装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30458197A JP3315632B2 (ja) | 1997-11-06 | 1997-11-06 | メモリー制御装置とこれを用いた液晶表示装置 |
| US09/184,642 US6320575B1 (en) | 1997-11-06 | 1998-11-03 | Memory controller and liquid crystal display using the memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30458197A JP3315632B2 (ja) | 1997-11-06 | 1997-11-06 | メモリー制御装置とこれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143448A JPH11143448A (ja) | 1999-05-28 |
| JP3315632B2 true JP3315632B2 (ja) | 2002-08-19 |
Family
ID=17934724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30458197A Expired - Fee Related JP3315632B2 (ja) | 1997-11-06 | 1997-11-06 | メモリー制御装置とこれを用いた液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6320575B1 (ja) |
| JP (1) | JP3315632B2 (ja) |
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| US6784929B1 (en) * | 1999-08-20 | 2004-08-31 | Infineon Technologies North America Corp. | Universal two dimensional (frame and line) timing generator |
| JP4277148B2 (ja) * | 2000-01-07 | 2009-06-10 | シャープ株式会社 | 液晶表示装置及びその駆動方法 |
| JP2007213096A (ja) * | 2001-12-27 | 2007-08-23 | Renesas Technology Corp | 表示駆動制御回路 |
| DE10208073B4 (de) * | 2002-02-25 | 2006-06-08 | Diehl Ako Stiftung & Co. Kg | Treiberschaltung für eine LCD-Anzeige |
| KR100923498B1 (ko) * | 2003-03-06 | 2009-10-27 | 엘지디스플레이 주식회사 | 액티브 매트릭스형 액정표시장치 및 그 구동방법 |
| TWI247244B (en) * | 2004-05-28 | 2006-01-11 | Via Tech Inc | Image processing device |
| US7046227B2 (en) * | 2004-08-17 | 2006-05-16 | Seiko Epson Corporation | System and method for continuously tracing transfer rectangles for image data transfers |
| JP4328703B2 (ja) | 2004-10-13 | 2009-09-09 | Ｎｅｃ液晶テクノロジー株式会社 | 表示装置、そのモード判定装置及びモード判定方法 |
| TWI285837B (en) * | 2005-09-21 | 2007-08-21 | Quanta Comp Inc | Display controller capable of reducing cache memory and frame adjusting method thereof |
| KR100761827B1 (ko) * | 2005-11-23 | 2007-09-28 | 삼성전자주식회사 | 소스 드라이버 제어 장치 및 소스 드라이버 제어 방법 |
| CN101059941B (zh) * | 2006-04-17 | 2010-08-18 | 乐金显示有限公司 | 显示装置及其驱动方法 |
| JP5110862B2 (ja) * | 2006-12-01 | 2012-12-26 | キヤノン株式会社 | 液晶表示装置及びその制御方法、コンピュータプログラム及び記憶媒体 |
| JP5431907B2 (ja) | 2009-12-18 | 2014-03-05 | ラピスセミコンダクタ株式会社 | 同期処理システム及び半導体集積回路 |
| KR102498281B1 (ko) * | 2016-05-24 | 2023-02-10 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548332A (en) * | 1994-04-18 | 1996-08-20 | Panasonic Technologies, Inc. | Apparatus and method for black shading correction |
| JP3143369B2 (ja) * | 1995-08-28 | 2001-03-07 | 三洋電機株式会社 | 動きベクトル検出回路およびそれを用いた被写体追尾カメラ装置 |
-
1997
- 1997-11-06 JP JP30458197A patent/JP3315632B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-03 US US09/184,642 patent/US6320575B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6320575B1 (en) | 2001-11-20 |
| JPH11143448A (ja) | 1999-05-28 |
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