KR100667568B1 - 플라즈마 디스플레이 패널의 라인 버퍼 및 그 제어 방법 - Google Patents

플라즈마 디스플레이 패널의 라인 버퍼 및 그 제어 방법 Download PDF

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Abstract

본 발명은 PDP에 관한 것으로, 특히 미세한 화면 스크롤이 가능하도록 하는 PDP의 라인 버퍼 및 그 제어 방법에 관한 것이다. 그 제어 방법은 제1 및 제2내부 메모리로 각각 구성된 전처리 및 후처리 메모리를 포함하는 라인 버퍼의 각 내부 메모리를 제어하는 PDP의 라인 버퍼 제어 방법에 있어서, 홀수 스크롤 간격의 좌측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 인에이블(enable) 시키는 과정; 및 홀수 스크롤 간격의 우측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 디스에이블(disable) 시키는 과정을 포함하는 것을 특징으로 한다.
PDP, 라인버퍼, 화면스크롤, 메모리

Description

플라즈마 디스플레이 패널의 라인 버퍼 및 그 제어 방법{Line buffer of plasma display panel and its control method}
도 1은 본 발명의 이해를 돕기 위한 PDP의 라인 버퍼 구조를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 라인 버퍼의 전처리 및 후처리 메모리에 대한 입출력 파형도이다.
도 3a 및 도 3b는 본 발명에 따른 좌측 화면 스크롤을 위한 PDP의 라인 버퍼 제어 방법을 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 발명에 따른 우측 화면 스크롤을 위한 PDP의 라인 버퍼 제어 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 전처리 메모리 20: 후처리 메모리
30: 외부 메모리 제어부 40: APL 계산 회로
52, 54: 외부 메모리
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel: PDP)에 관한 것으로, 특히 미세한 화면 스크롤이 가능하도록 하는 PDP의 라인 버퍼 및 그 제어 방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 디스플레이 장치에 있어서, 정지 화면이 일정 시간 이상으로 표시되는 경우에는 디스플레이의 수명이 단축되고 또한 화면 전환 후에도 이전 화면이 그대로 표시되는 잔상(sticking)이 발생한다. 이러한 문제점을 해결하기 위하여 장시간 정지 화상이 표시될 경우에는 화면을 상하, 또는 좌우 방향으로 미세하게 스크롤 시키는 등의 잔상 방지 기술이 사용되고 있다.
화면 스크롤 동작시에 스크롤의 증가 시간 간격이 길거나 또는 증가 픽셀 단위가 크게 되면 보는 사람이 그대로 화면 스크롤 동작을 느끼게 되므로 바람직하지 않다. 따라서, 가능한 스크롤 증가 시간 간격을 짧게 하고 작은 픽셀 단위로 화면 스크롤 동작을 수행하면 잔상을 방지하면서도 실제로 보는 사람이 느끼지 못하게 된다.
그런데 종래의 PDP에 있어서, 전체 시스템의 동작 속도를 낮추기 위하여 데이터 구동을 위한 메모리는 홀수 및 짝수가 각각 분리된 2개의 내부 메모리 구조를 가지며, 동일 주소에 대하여 홀수 및 짝수 데이터가 동시 액세스 되는 방식이 적용되었다.
그러므로 기본 화면 스크롤 단위는 2 이상의 짝수 단위만이 가능하였으며, 홀수의 단위의 화면 스크롤을 수행할 수 없으므로 화면 스크롤 정밀도가 떨어지는 문제점이 있었다.
상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은 1픽셀 단위 까지 미세한 화면 스크롤 제어가 가능한 PDP의 라인 버퍼 및 그 제어 방법을 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 PDP의 라인 버퍼는 제1 및 제2내부 메모리로 각각 구성된 전처리 및 후처리 메모리; 및 상기 전처리 및 후처리 메모리를 제어하는 메모리 제어수단을 포함하며, 상기 메모리 제어수단은 홀수 스크롤 간격의 좌측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 인에이블(enable) 시키고, 홀수 스크롤 간격의 우측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 디스에이블(disable) 시키는 것을 특징으로 한다.
또한, 본 발명에 따른 PDP의 라인 버퍼는 상기 메모리 제어수단은 짝수 스크롤 간격의 좌우측 스크롤 동작시에 상기 제1 및 제2내부 메모리를 동시에 인에이블 및 디스에이블 시키는 것을 특징으로 한다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 PDP의 라인 버퍼의 제어 방법은 제1 및 제2내부 메모리로 각각 구성된 전처리 및 후처리 메모리를 포 함하는 라인 버퍼의 각 내부 메모리를 제어하는 PDP의 라인 버퍼 제어 방법에 있어서, 홀수 스크롤 간격의 좌측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 인에이블(enable) 시키는 과정; 및 홀수 스크롤 간격의 우측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 디스에이블(disable) 시키는 과정을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 PDP의 라인 버퍼의 제어 방법은 짝수 스크롤 간격의 좌우측 스크롤 동작시에 상기 제1 및 제2내부 메모리를 동시에 인에이블 및 디스에이블 시키는 과정을 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 이해를 돕기 위한 PDP의 라인 버퍼 구조를 설명하기 위한 도면으로, 그 구성을 살펴보면, 전처리 메모리(10), 후처리 메모리(20), 외부 메모리 제어부(30), APL(Average Picture Level) 계산 회로(40), 및 제1 및 제2외부 메모리(52,54)로 구성된다.
라인 버퍼는 도 1에 도시된 바와 같이, 2개의 내부 메모리(12, 14)를 가지는 전처리 메모리(10)와 2개의 내부 메모리(22, 24)를 가지는 후처리 메모리(20) 그리고 외부 메모리(52, 54)를 제어하기 위한 외부 메모리 제어부(30)로 구성된다.
이때, APL 계산 회로(30)는 화면 평균 밝기 정도를 나타내는 APL 값을 계산하는 회로를 말하는 것으로, APL 값을 계산하기 위해서는 많은 시간이 소요된다. 따라서, 현재 프레임에 대한 APL 값을 계산하면서 현재 프레임을 저장하고 다음 프레임이 입력될 때, 계산된 APL 값에 의거하여 저장된 현재 프레임을 화면에 표시하게 된다. 이러한 일련의 동작을 수행하기 위하여 라인 버퍼는 도 1에 도시된 바와 같이 이중 채널 구조를 가진다.
상기 구성에 따른 동작을 살펴보면, 입력되는 영상 데이터를 라인 단위로 전처리 메모리(10)의 내부 메모리(12, 14)에 홀수 및 짝수로 분리되어 각각 저장된다. 이어서, 저장된 영상 데이터는 다시 APL 계산 회로(40)에 전송되어 APL 값 계산이 수행되고 또한 외부 메모리 제어부(30)에 전송되어 마찬가지로 홀수 및 짝수로 분리되어 2개의 외부 메모리(52, 54)에 각각 저장된다. APL 값 계산이 완료되면 2개의 외부 메모리(52, 54)에 저장된 영상 데이터는 다시 후처리 메모리(20)의 내부 메모리(22,24)에 홀수 및 짝수로 분리되어 각각 저장되고 이 데이터는 다시 최종 화면 표시를 위한 신호 처리부(미도시)로 전송 처리된다.
도 2는 도 1에 도시된 라인 버퍼의 전처리 및 후처리 메모리(10, 20)에 대한 입출력 파형도를 도시한 것으로, 도면 부호 CLK는 클록 신호를, CEN_A 및 CEN_B는 각각 전처리 및 후처리 메모리(10, 20)의 내부 메모리에 각각 입력되는 인에이블 신호를, 그리고 ADDR는 전처리 및 후처리 메모리(10, 20)에 동일하게 입력되는 어드레스 신호를 나타낸 것이다.
전처리 메모리(10)의 2개의 내부 메모리(12, 14)는 로우 레벨의 인에이블 신호(CEN_A, CEN_B)가 각각 인가될 때, 어드레스 신호(ADDR)에 따라 데이터 입출력이 가능해진다. 따라서, 한 번의 어드레스 신호(ADDR)에 따라 인접하는 2개의 데이터 입출력이 가능하다. 후처리 메모리(20)도 마찬가지 동작을 수행한다.
라인 버퍼는 입력된 영상 데이터를 픽셀 당 1 워드(word) 단위로 내부 메모리에 저장한다. 즉, 한 라인당 N개 픽셀이고 계조 표현 데이터가 10비트라면, 필요한 메모리는 N x 10 x 3(R, G, B) 비트 이상이어야 한다. 따라서, 고해상도일수록 고속의 데이터 입출력이 필요하므로 전체 동작 속도를 낮추기 위하여 상술한 이중 채널 구조의 데이터 입출력을 이용한다.
이어서, 화면 스크롤을 위한 설정 값에는 스크롤 실행 여부와 가로 및 세로에 대하여 각각 스크롤 최대 범위, 증가 시간 간격, 및 스크롤 간격을 포함한다. 앞서 살펴본 바와 같이, 종래에 스크롤 간격을 설정시에는 종래의 메모리 제어 방식으로 인하여 2, 4,... 등의 짝수 배값만이 가능하였다.
이러한 종래의 문제점을 해결하기 위하여 이하, 설명하는 본 발명에 의해 제한 없이 스크롤 간격을 설정할 수 있다.
먼저, PDP의 상하 화면 스크롤 동작을 살펴보면, 스크롤 간격이 상방향 N인 경우에는 화면 아래의 N개의 라인에는 보통 블랙(black)이 표시되며, 즉 구동 데이터 값은 '0'으로 표시된다. 나머지 라인은 N+1 번째 라인부터 순차적으로 표시 된다. 또한, 구동 데이터 중 첫 번째 라인부터 N번째 라인 까지는 화면상에 표시되지 않는다. 이러한 동작의 제어는 타이밍 제어부를 통해서 이루어진다.
반대로 스크롤 간격이 하방향 N인 경우에는 첫 번째 라인부터 N 번째 라인까지 블랙 표시되며, 나머지 라인에 대하여는 첫 번째 라인부터 화면 표시된다. 또한, 마지막 N개 라인들은 화면상에 표시되지 않는다.
따라서, 상하 방향의 화면 스크롤 동작시에는 이중 채널의 메모리 구조에 영향을 받지 않으므로 스크롤 간격 설정에 제한이 없다.
또한, PDP의 좌우 스크롤 동작을 살펴보면, 스크롤 간격이 우방향 N인 경우에는 좌측으로부터 N개의 픽셀에는 블랙 표시되고 나머지 픽셀에 대하여는 첫 번째 픽셀부터 순차적으로 화면 표시된다. 또한, 우측으로부터 N개 픽셀은 화면 표시되지 않는다.
반대로 스크롤 간격이 좌방향 N인 경우에는 우측으로부터 N개의 픽셀에는 블랙 표시되고 나머지 픽셀에 대하여는 N+1 번째 픽셀부터 순차적으로 화면 표시된다. 이때, 좌측으로부터 N개의 픽셀은 화면 표시되지 않는다.
도 3a 및 도 3b는 본 발명에 따른 좌측 화면 스크롤을 위한 PDP의 라인 버퍼 제어 방법을 설명하기 위한 도면으로, 도면 부호 X는 가로 방향의 해상도를 나타낸다.
먼저, 도 3a는 스크롤 간격을 EX라 할 때, EX = 2N(N은 자연수)을 만족하는 좌측 화면 스크롤 과정을 설명하기 위한 도면으로, 특히 스크롤 간격 EX가 2인 경우에 대한 라인 버퍼의 파형도를 나타낸 것이다. 이때, 스크롤 간격 EX가 2이므로 좌측으로부터 1 및 2번째 데이터는 필요하지 않으므로 3, 4, 5, 6 ... ~ X 까지 순차적인 데이터 액세스가 필요하다. 따라서, 한 번의 어드레스 신호에 대하여 인접하는 2개의 데이터 입출력이 가능하므로, 어드레스 신호(ADDR)는 2 ~ X/2 범위가 된다. 따라서, 짝수 단위의 좌측 스크롤 동작시에는 종래의 라인 버퍼의 동작 방법과 동일하다.
또한, 도 3b는 EX=2N+1(N은 자연수)을 만족하는 홀수 간격의 좌측 화면 스크롤 과정을 설명하기 위한 도면으로, 특히 스크롤 간격 EX가 3인 경우에 대한 라인 버퍼의 동작 파형도를 나타낸 것이다. 이때, 스크롤 간격이 3이므로 좌측으로부터 1, 2, 및 3 번째 데이터는 필요하지 않으므로 4, 5, 6 ~ X 까지 순차적인 데이터 액세스가 필요하다. 따라서, 어드레스 신호(ADDR)는 2 ~ X/2 범위가 되며, 어드레스 신호(ADDR)가 2 일 때, 액세스 되는 데이터는 3 및 4 번째 데이터에 해당되므로, 필요하지 않은 3 번째 데이터가 포함됨을 의미한다. 따라서, 첫 번째 내부 메모리에 대한 인에이블 신호(CEN_A)를 두 번째 내부 메모리에 대한 인에이블 신호(CEN_B)보다 1비트 타임 늦게 로우 레벨(로우 레벨일 때 인에이블)로 천이시킴으로써, 불필요한 3 번째 데이터의 액세스를 방지할 수 있다.
도 4a 및 도 4b는 본 발명에 따른 우측 화면 스크롤을 위한 PDP 라인 버퍼의 제어 방법을 설명하기 위한 도면이다.
먼저, 도 4a는 스크롤 간격을 EX라 할 때, EX = 2N(N은 자연수)을 만족하는 우측 화면 스크롤 과정을 설명하기 위한 도면으로, 특히 스크롤 간격 EX가 2인 경우에 대한 라인 버퍼의 파형도를 나타낸 것이다. 이때, 스크롤 간격 EX가 2이므로 우측으로부터 첫 번째 및 두 번째 데이터는 필요하지 않으므로 1, 2, ...,~ X-2까지 순차적인 데이터 액세스가 필요하다. 따라서, 어드레스 신호(ADDR)는 1 ~ X/2 - 1 범위가 된다. 따라서, 짝수 단위의 우측 스크롤 동작시에는 종래 라인 버퍼의 동작 방법과 동일하다.
또한, 도 4b는 EX=2N+1(N은 자연수)을 만족하는 홀수 간격의 우측 화면 스크 롤 과정을 설명하기 위한 도면으로, 특히 스크롤 간격 EX가 3인 경우에 대한 라인 버퍼의 동작 파형도를 나타낸 것이다. 이때, 스크롤 간격이 3이므로 우측으로부터 1, 2, 및 3 번째 데이터는 필요하지 않으므로 1, 2, ..., ~ X-3까지 순차적인 데이터 액세스가 필요하다. 따라서, 어드레스 신호(ADDR)는 1 ~ X/2 - 1 범위가 된다. 이때, 어드레스 신호(ADDR)가 X/2 - 1 일 때, 액세스 되는 데이터는 X-3, 및 X-2 번째 데이터에 해당되므로, 필요하지 않은 X-2 번째 데이터가 포함됨을 의미한다. 따라서, 첫 번째 내부 메모리에 대한 인에이블 신호(CEN_A)를 두 번째 내부 메모리에 대한 인에이블 신호(CEN_B)보다 1비트 타임 늦게 하이 레벨로 천이시킴으로써, 불필요한 X-2 번째 데이터의 액세스를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 PDP의 라인 버퍼 및 그 제어 방법은 종래의 메모리 구조적인 한계로 인하여 2 픽셀 이상의 짝수배 스크롤 단위만이 가능한데 비해 1픽셀 단위까지 미세한 화면 스크롤이 가능하도록 하는 효과가 있다.

Claims (4)

  1. 제1 및 제2내부 메모리로 각각 구성된 전처리 및 후처리 메모리를 포함하는 라인 버퍼의 각 내부 메모리를 제어하는 PDP의 라인 버퍼 제어 방법에 있어서,
    홀수 스크롤 간격의 좌측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 인에이블(enable) 시키는 과정; 및
    홀수 스크롤 간격의 우측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 디스에이블(disable) 시키는 과정을 포함하는 것을 특징으로 하는 PDP의 라인 버퍼 제어 방법.
  2. 제1항에 있어서, 짝수 스크롤 간격의 좌우측 스크롤 동작시에 상기 제1 및 제2내부 메모리를 동시에 인에이블 및 디스에이블 시키는 과정을 더 포함하는 것을 특징으로 하는 PDP의 라인 버퍼 제어 방법.
  3. 제1 및 제2내부 메모리로 각각 구성된 전처리 및 후처리 메모리; 및
    상기 전처리 및 후처리 메모리를 제어하는 메모리 제어수단을 포함하며,
    상기 메모리 제어수단은 홀수 스크롤 간격의 좌측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 인에이블 (enable) 시키고, 홀수 스크롤 간격의 우측 스크롤 동작시에 상기 제1내부 메모리를 상기 제2내부 메모리보다 소정 클록 주기만큼 지연 디스에이블(disable) 시키는 것을 특징으로 하는 PDP의 라인 버퍼.
  4. 제3항에 있어서, 상기 메모리 제어수단은 짝수 스크롤 간격의 좌우측 스크롤 동작시에 상기 제1 및 제2내부 메모리를 동시에 인에이블 및 디스에이블 시키는 것을 특징으로 하는 PDP의 라인 버퍼.
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