JP5123277B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関する。

アクティブマトリックス（Ａｃｔｉｖｅ Ｍａｔｒｉｘ）駆動方式の液晶表示装置はスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ： 以下“ＴＦＴ”とする)を利用して動画を表示している。この液晶表示装置は陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ、ＣＲＴ）に比べて小型化が可能でポータブル情報器機、事務機器、コンピューターなどで表示器に応用されることは勿論、テレビにも応用されて陰極線管を早く取り替えている。

液晶表示装置の液晶セルは画素電極に供給されるデータ電圧と共通電極に供給される共通電圧の電位差によって透過率を変化させることで画像を表示する。液晶表示装置は一般的に液晶の劣化を防止するために液晶に印加されるデータ電圧の極性を周期的に反転させるインバージョン（ｉｎｖｅｒｓｉｏｎ）方式に駆動されている。

しかし、液晶表示装置がインバージョン方式に駆動されれば液晶セルに充電されるデータ電圧の極性とそのデータ電圧の相関関係によって液晶表示装置の画質が低下することがある。これは液晶セルに充電されるデータ電圧によって液晶セルに充電されるデータ電圧の極性において、正極性と負極性の均衡がとれずに、ある一極性が優勢極性になって、それによって共通電極に印加される共通電圧がシフトされるからである。共通電圧がシフトされれば液晶セルの基準電位が搖れるので、観察者は液晶表示装置に表示された画像でフリッカ（ｆｌｉｃｋｅｒ）やスミア（ｓｍｅａｒ）現象を感じることができるという問題があった。

そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、入力データのビット数より小さなビット数のデータで液晶表示パネルを駆動しながらも入力データの階調数より多い階調数で画像を表示してデータ駆動回路の出力チャンネル数を減らすことができ、いずれのデータパターンでも画質が低下されない液晶表示装置を提供することにある。

前記課題を解決するために、本発明の液晶表示装置は複数のデータライン、前記データラインと交差されるｎ個のゲートライン、前記データラインとゲートラインの交差部に接続された複数のＴＦＴ、及び前記ＴＦＴに接続されてｍ×ｎマトリックス形態に配置された液晶セルを含む液晶表示パネルと、デジタルビデオデータを垂直極性制御信号に応答して前記データラインに供給される正極性/負極性データ電圧に変換し、水平極性制御信号に応答して前記正極性/負極性データ電圧の水平極性反転周期を調節するデータ駆動回路と、前記垂直極性制御信号と前記水平極性制御信号を発生し、入力デジタルビデオデータにＦＲＣ補正値を加算して前記データ駆動回路に供給し、前記入力デジタルビデオデータから所定の脆弱パターンを検出して前記脆弱パターンのデータが検出される時前記垂直極性制御信号の論理反転周期と前記水平極性制御信号の論理の内何れか一つを変更し、前記ＦＲＣ補正値が加算されるデータ位置を変更するタイミングコントローラを備える。

以上説明したように本発明の実施形態に係る液晶表示装置はＦＲＣを適用して入力データのビット数より小さなビット数のデータで液晶表示パネルを駆動しながらも入力データの階調数より多い階調数で画像を表示して一つのデータラインを通じて左右液晶セルにデータ電圧を供給することでデータ駆動回路の出力チャンネル数を減らすことができる。また、本発明の実施形態に係る液晶表示装置は脆弱パターンのデータが入力される時液晶表示パネルの液晶セルに充電されるデータ電圧の垂直極性反転周期または水平極性反転周期を変更していずれのデータパターンでも画質が低下されない。

本発明の実施形態に係る液晶表示装置を示すブロック図である。 図１に示された液晶表示パネルの画素アレイ一部を示す等価回路図である。 タイミングコントローラ１１でデータ処理部分の回路構成を詳しく示す回路図である。 図１に示されたデータ駆動回路のソースドライブＩＣを詳しく示す等価回路図である。 図１に示されたデータ駆動回路のソースドライブＩＣを詳しく示す等価回路図である。 図１に示されたゲート駆動回路を詳しく示す回路図である。 第１ＦＲＣパターンの一例を示す図である。 脆弱パターンがタイミングコントローラに入力される時、垂直極性制御信号と水平極性制御信号の変化を示す波形図である。 シャットダウンパターンがタイミングコントローラに入力される時、液晶表示パネルに供給されるデータ電圧の極性パターン変化を示す図である。 スミアパターンがタイミングコントローラに入力される時、液晶表示パネルに供給されるデータ電圧の極性パターン変化を示す図である。 図１に示されたタイミングコントローラに入力されるデータによってタイミングコントローラから出力される極性制御信号及びＦＲＣパターンの変化と、それによって変化される液晶表示パネルのデータ電圧極性パターンを示す図である。

前記目的以外に本発明の他の目的及び特徴は添付した図面を参照した実施形態の説明を通じて明白になる。

以下に添付図面の図１乃至図１１を参照しながら、本発明の好適な実施の形態について詳細に説明する。

図１を参照すれば、本発明の実施形態に係る液晶表示装置は液晶表示パネル１０、タイミングコントローラ１１、データ駆動回路１２、及びゲート駆動回路１３を備える。データ駆動回路１２は複数のソースドライブＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を含む。ゲート駆動回路１３は複数のゲートドライブＩＣを含む。

液晶表示パネル１０は二枚のガラス基板の間に液晶層が形成される。液晶表示パネルはデータライン（Ｄ１〜Ｄｍ／２、ｍは自然数）とゲートライン（Ｇ１〜Ｇｎ、ｎは自然数）の交差構造によってマトリックス形態に配置されたｍ×ｎ個の液晶セルＣｌｃを含む。

液晶表示パネル１０の下部ガラス基板にはデータラインＤ１〜Ｄｍ、ゲートラインＧ１〜Ｇｎ、ＴＦＴ、及びストレージ キャパシターＣｓｔなどを含む画素アレイが形成される。液晶セルＣｌｃはＴＦＴに接続されて画素電極１と共通電極２の間の電界によって駆動される。液晶表示パネル１０の上部ガラス基板上にはブラックマトリックス、カラーフィルター及び共通電極２が形成される。

共通電極２はＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードとＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードのような垂直電界駆動方式で上部ガラス基板上に形成されて、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ)モードとＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードのような水平電界駆動方式で画素電極１と共に下部ガラス基板上に形成される。

液晶表示パネル１０の上部ガラス基板と下部ガラス基板それぞれには偏光板が附着して液晶のプレチルト角（ｐｒｅ−ｔｉｌｔ ａｎｇｌｅ）を設定するための配向膜が形成される。

本発明で適用可能な液晶表示パネル１０の液晶モードは前述のＴＮモード、ＶＡモード、ＩＰＳモード、ＦＦＳモードだけではなくいずれの液晶モードでも具現されることができる。また、本発明の液晶表示装置は透過型液晶表示装置、反透過型液晶表示装置、反射型液晶表示装置などいずれの形態でも具現されることができる。透過型液晶表装置と反透過型液晶表示装置では図面で省略されたバックライトユニットが必要である。

タイミングコントローラ１１はＦＲＣ（ｆｒａｍｅ ｒａｔｅ ｃｏｎｔｒｏｌ）を利用して階調を拡張することでデータ駆動回路１２に供給されるデジタルビデオデータＲＧＢのビット数を減らす。タイミングコントローラ１１はｉ（ｉは６以上の自然数）ビッツ（ｂｉｔｓ）入力デジタルビデオデータにＦＲＣ補正値を加算してj（ｊはiより小さな自然数ビッツ（ｂｉｔｓ）のデジタルビデオデータを発生し、そのｊビッツのデジタルビデオデータをｍｉｎｉＬＶＤＳ（Ｌｏｗ−ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）方式でデータ駆動回路１２に供給する。図３の例で、ｉは‘８’で、ｊは‘６’を例示したが本発明はここに限定されるのではなくＦＲＣを適用して階調数低減なしに入力デジタルビデオデータのビット数より小さなビット数のデータをデータ駆動回路に供給するいずれの方式も含む。

タイミングコントローラ１１は入力デジタルビデオデータＲＧＢを分析してノーマルインバージョン方式（Ｎｏｒｍａｌ Ｉｎｖｅｒｓｉｏｎ Ｓｃｈｅｍｅ）で画質が低減させる脆弱パターンの入力データを検出する。タイミングコントローラ１１は脆弱パターンの入力データで画質低下を予防するためにデータ駆動回路１２に供給される脆弱パターンデータのＦＲＣ補正値を加算するためのＦＲＣパターンを変更し、データ駆動回路１２の極性反転動作を制御するための制御信号（ＰＯＬ、ＨＩＮＶ）を変更して液晶表示パネル１０に供給されるデータ電圧のインバージョン方式を変更する。ノーマルインバージョン方式は脆弱パターン以外の大部分の入力データで画質が一番良好なインバージョン方式であるが脆弱パターンデータで画質劣化を誘発することができる。

タイミングコントローラ１１は垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ、ＤＥ）、ドットクロックＣＬＫなどのタイミング信号を利用してデータ駆動回路１２とゲート駆動回路１３を制御するための制御信号を発生する。タイミングコントローラ１１で生成される制御信号はゲート駆動回路１３の動作タイムを制御するためのゲートタイミング制御信号と、データ駆動回路１２の動作タイミングとデータ電圧の極性を制御するためのソースタイミング制御信号を含む。

ゲートタイミング制御信号はゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ、ＧＳＰ）、ゲートシフトクロック（Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ、ＧＳＣ）、ゲート出力イネーブル信号（Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ、ＧＯＥ）などを含む。ゲートスタートパルスＧＳＰは一番目ゲートパルス(またはスキャンパルス)を発生する一番目ゲートドライブＩＣに印加される。ゲートシフトクロックＧＳＣはゲートドライブＩＣに共通に入力されるクロック信号としてゲートスタートパルスＧＳＰをシフトさせるためのクロック信号である。ゲート出力イネーブル信号ＧＯＥはゲートドライブＩＣの出力を制御する。

データタイミング制御信号はソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ、ＳＳＰ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ、ＳＳＣ）、垂直極性制御信号（Ｐｏｌａｒｉｔｙ：ＰＯＬ）、水平極性制御信号ＨＩＮＶ、及びソース出力イネーブル信号（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ、ＳＯＥ）などを含む。ソーススタートパルスＳＳＰはデータ駆動回路１２のデータサンプリング開始時点を制御する。ソースサンプリングクロックＳＳＣはライジングまたはフォーリングエッジを基準にしてデータ駆動回路１２内でデータのサンプリング動作を制御するクロック信号である。垂直極性制御信号ＰＯＬはデータ駆動回路１２から出力されるデータ電圧の垂直極性を制御する。水平極性制御信号ＨＩＮＶはデータ駆動回路１２から出力されるデータ電圧の水平極性を制御する。ソース出力イネーブル信号ＳＯＥはデータ駆動回路１２の出力を制御する。タイミングコントローラ１１とデータ駆動回路１２間かつｍｉｎｉＬＶＤＳ方式でデジタルビデオデータとｍｉｎｉＬＶＤＳクロックが伝送されたらｍｉｎｉＬＶＤＳクロックのリセット信号以後に発生される一番目クロックがスタートパルス役目をするのでソーススタートパルスＳＳＰは省略されることができる。

データ駆動回路１２はタイミングコントローラ１１から直列に入力されるデジタルビデオデータＲＧＢをサンプリングしてラッチして直列データ伝送体系を並列データ伝送体系のデジタルビデオデータＲＧＢに変換する。データ駆動回路１２は垂直及び水平極性制御信号（ＰＯＬ、ＨＩＮＶ）に応答して並列データ伝送体系に変換されたデジタルビデオデータＲＧＢを正極性/負極性アナログビデオデータ電圧に変換してソース出力イネーブル信号ＳＯＥに応答してデータラインＤＬに供給する。

ゲート駆動回路１３はゲートタイミング制御信号ＧＳＰ、ＧＳＣ、ＧＯＥに応答してゲートパルス(またはスキャンパルス)をゲートラインＧ１〜Ｇｎに順次に供給する。

図２は液晶表示パネル１０の画素アレイ一部を示す等価回路図である。

図２を参照すれば、液晶表示パネル１０の画素アレイはデータラインＤ１〜Ｄ６、ゲートラインＧ１〜Ｇ８、及びデータラインＤ１〜Ｄ６とゲートラインＧ１〜Ｇ８の交差部に形成されるＴＦＴを備える。

データラインＤ１〜Ｄ６にはデータ駆動回路１２からデータ電圧が供給される。左右で隣り合う液晶セルは一つのデータラインＤ１〜Ｄ６を通じて供給されるデータ電圧を時分割充電する。データ駆動回路１２の出力チャンネル数は左右で隣り合う液晶セルに供給されるデータ電圧が一つのデータラインＤ１〜Ｄ６を通じて供給されるから液晶セルの水平解像度ｍ対比１／２減ったｍ／２個ほど必要である。

データ駆動回路１２は一番目水平期間の間第３ｋ（ｋは正の整数）＋１データラインＤ１、Ｄ４に赤色データ電圧Ｒを供給して、第３ｋ＋２データラインＤ２、Ｄ５に青色データ電圧Ｂを供給して、第３ｋ＋３データラインＤ２、Ｄ６に緑色データ電圧Ｇを供給する。データ駆動回路１２は一番目水平期間の間第３ｋ＋１データラインＤ１、Ｄ４に赤色データ電圧Ｒを供給して、第３ｋ＋２データラインＤ２、Ｄ５に青色データ電圧Ｂを供給して、第３ｋ＋３データラインＤ３、Ｄ６に緑色データ電圧Ｇを供給する。データ駆動回路１２は二番目水平期間の間第３ｋ＋１データラインＤ１、Ｄ４に緑色データ電圧Ｇを供給して、第３ｋ＋２データラインＤ２、Ｄ５に赤色データ電圧Ｒを供給して、第３ｋ＋３データラインＤ３、Ｄ６に青色データ電圧Ｂを供給する。

ゲートラインＧ１〜Ｇ８にはＴＦＴをターン-オンさせるためのゲートパルスが順次に供給される。ゲート駆動回路１３は３ｋ＋１番目データラインＤ１、Ｄ４に供給される赤色データ電圧Ｒ、第３ｋ＋２データラインＤ２、Ｄ５に供給される青色データ電圧Ｂ及び第３ｋ＋３データラインＤ３、Ｄ６に供給される緑色データ電圧Ｇに同期されるゲートパルスを奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）に順次に供給する。そしてゲート駆動回路１３は第３ｋ＋１データラインＤ１、Ｄ４に供給される緑色データ電圧Ｇ、第３ｋ＋２データラインＤ２、Ｄ５に供給される赤色データ電圧Ｒ、及び第３ｋ＋３データラインＤ３、Ｄ６に供給される青色データ電圧Ｂに同期されるゲートパルスを偶数ゲートラインＧ２、Ｇ４、Ｇ６、Ｇ８に順次に供給する。

ＴＦＴはゲートラインＧ１〜Ｇ８から供給されるゲートパルスに応答してターン-オンされてデータラインＤ１〜Ｄ６からのデータ電圧を液晶セルの画素電極に供給する。

図３はタイミングコントローラ１１でデータ処理部分の回路構成を詳しく示す回路図である。

図３を参照すれば、タイミングコントローラ１１はインターフェース受信部３１、ビット拡張部３２、ＦＲＣ処理部３０、イメージ分析部３３、第１選択部３４、垂直/水平極性制御信号発生部３５、第２選択部３６、第３選択部３７及びＩ２Ｃマスター３８を備える。タイミングコントローラ１１はＩ２Ｃマスター３８にＦＲＣパターンＦＲＣ１〜ＦＲＣ３と、垂直/水平極性制御データＤｖｈを供給するためのＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）３９に接続される。

インターフェース受信部３１は ＬＶＤＳインターフェース規格に伝送される８ｂｉｔｓのデジタルビデオデータを受信してビット拡張部３２とイメージ分析部３３に供給する。ビット拡張部３２は８ｂｉｔｓのデジタルビデオデータのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｇｉｃａｎｔ Ｂｉｔｓ）３ｂｉｔｓを付け加えて９ｂｉｔｓのデジタルビデオデータに拡張する。

ＦＲＣ処理部３０はビット拡張部３２から入力される９ｂｉｔｓのデジタルビデオデータｂ０〜ｂ８でＬＳＢ３ｂｉｔｓ（ｂ０〜ｂ２）に１／８〜７／８間の中間階調を生成するための３ｂｉｔｓＦＲＣデータをエンコードして、ＦＲＣデータによって指定されたピクセルデータのＭＳＢ６ｂｉｔｓ（ｂ３〜ｂ８）にＦＲＣ補正値‘１’を加算する。そしてＦＲＣ処理部３０は６ｂｉｔｓデジタルビデオデータ（ｂ３〜ｂ８）をデータ駆動回路１２に供給する。これのために、ＦＲＣ処理部３０はＦＲＣ選択部３０１と、加算器３０２を備える。ＦＲＣ選択部３０１は９ｂｉｔｓデジタルビデオデータの３ｂｉｔｓＬＳＢ（ｂ０〜ｂ２）にエンコーディング（ｅｎｃｏｄｉｎｇ）されたＦＲＣデータによって第１選択部３４から入力されるＦＲＣパターンＦＲＣ１〜ＦＲＣ３でＦＲＣ補正値が加算されるピクセルデータを選択する。加算器３０２はＦＲＣ選択部３０１によって選択されたピクセルデータの６ｂｉｔｓＭＳＢにＦＲＣ補正値‘１’を加算する。

イメージ分析部３３は図９のように垂直方向と水平方向それぞれでホワイトデータとブラックデータが交互するシャットダウンパターン（Ｓｈｕｔ ｄｏｗｎ ｐａｔｔｅｒｎ）、図１０のように水平方向でホワイトデータとブラックデータが交互して垂直ホワイトストライプを構成するスミアパターン（ｓｍｅａｒ ｐａｔｔｅｒｎ）などの脆弱パターンデータを検出する。イメージ分析部３３は本願出願人によって既に出願された大韓民国出願１０−２００８−００５５４１９（２００８−０６−１２）で提案されたように８ｂｉｔｓの入力デジタルビデオデータでＭＳＢ２ ｂｉｔｓを検出してその値によってホワイトデータとブラックデータを判断することができる。この場合、ホワイトデータは高階調近所のデータとして、例えば、Ｒ＝１９２〜２５５、Ｇ＝１９２〜２５５、Ｂ＝１９２〜２５５であるピクセルデータである。ブラックデータは低階調近所のデータとして、例えば、Ｒ＝０〜６３、Ｇ＝０〜６３、Ｂ＝０〜６３であるピクセルデータである。

第１選択部３４はＩ２Ｃマスター３８を通じて第１乃至第３ＦＲＣパターンＦＲＣ１〜ＦＲＣ３を入力受けてイメージ分析部３３からの制御信号に応答してＦＲＣパターンの中何れか一つをＦＲＣ処理部３０に供給する。第１選択部３４は脆弱パターン以外のデータが入力される時、イメージ分析部３３の制御によって第１ＦＲＣパターンＦＲＣ１を選択してＦＲＣ処理部３０に供給する。第１選択部３４は脆弱パターンの中で図９のようなシャットダウンパターンのデータが入力される時、イメージ分析部３３の制御によって第２ＦＲＣパターンＦＲＣ２を選択してＦＲＣ処理部３０に供給する。第２選択部３４は脆弱パターンの中で図１０のようなスミアパターンのデータが入力される時、イメージ分析部３３の制御によって第３ＦＲＣパターンＦＲＣ３を選択してＦＲＣ処理部３０に供給する。

垂直/水平極性制御信号発生部３５はＩ２Ｃマスター３８を通じて入力される垂直/水平極性制御データＤｖｈに応答して極性制御信号Ｖ２、Ｖ４、Ｈ１、Ｈ２を発生する。第１極性制御信号Ｖ２は液晶表示パネル１０で垂直に隣り合う液晶セルに充電されるデータ電圧の極性反転周期を１ドット（Ｄｏｔ）単位に反転させる垂直極性制御信号ＰＯＬとして２水平期間単位で論理が反転されるパルス信号である。第２極性制御信号Ｖ４は液晶表示パネル１０で垂直に隣り合う液晶セルに充電されるデータ電圧の極性反転周期を２ドット単位に反転させる垂直極性制御信号ＰＯＬとして４水平期間単位で論理が反転されるパルス信号である。第３極性制御信号Ｈ１は液晶表示パネル１０で水平に隣り合う液晶セルに充電されるデータ電圧の極性反転周期を２ドット単位に反転させる水平極性制御信号ＨＩＮＶとして第１論理、例えば、ロー論理に発生される。第４極性制御信号Ｈ２は液晶表示パネル１０で水平に隣り合う液晶セルに充電されるデータ電圧の極性反転周期を４ドット単位に反転させる水平極性制御信号ＨＩＮＶとして第２論理、例えば、ハイ論理に発生される。ドット（ｄｏｔ）は一つの液晶セルのような意味である。したがって、図１１のように２ドット単位で極性が反転されるということは垂直または水平で隣り合う液晶セルに充電されるデータ電圧の極性が２個の液晶セル単位に反転されるということと同一であり、４ドット単位で極性が反転されるということは垂直または水平で隣り合う液晶セルに充電されるデータ電圧の極性が４個の液晶セル単位に反転されるということと同じである。

第２選択部３６は図１１のようにイメージ分析部３３の制御の下に脆弱パターン以外のデータ（Ｎｏｒｍａｌ ｄａｔａ）と脆弱パターンの中でスミアパターンのデータが入力される時、第１極性制御信号Ｖ２を垂直極性制御信号ＰＯＬとしてデータ駆動回路１２に供給する。そして第２選択部３６は図１１のようにイメージ分析部３３の制御の下に脆弱パターンの中でシャットダウンパターンのデータが入力される時、第２極性制御信号Ｖ４を垂直極性制御信号ＰＯＬとしてデータ駆動回路１２に供給する。

第３選択部３７は図１１のようにイメージ分析部３３の制御の下に脆弱パターン以外のデータ（Ｎｏｒｍａｌ ｄａｔａ)と脆弱パターンの中でシャットダウンパターンのデータが入力される時、第３極性制御信号Ｈ１を水平極性制御信号ＨＩＮＶとしてデータ駆動回路１２に供給する。そして第３選択部３７は図１１のようにイメージ分析部３３の制御の下に脆弱パターンの中でスミアパターンのデータが入力される時、第４極性制御信号Ｈ２を水平極性制御信号ＨＩＮＶとしてデータ駆動回路１２に供給する。

Ｉ２Ｃマスター３８はシリアルクロックＳＣＬをＥＥＰＲＯＭ３９に伝送して直列データＳＤＡバスを通じてＥＥＰＲＯＭ３９から受信されたＦＲＣパターンＦＲＣ１〜ＦＲＣ３と、垂直/水平極性制御データＤｖｈを垂直/水平極性制御信号発生部３５に供給する。ＬＣＤメーカーやＴＶセットメーカーは液晶表示パネル１０のパネル構造と脆弱パターンによってＥＥＰＲＯＭ３９に貯蔵されるＦＲＣパターンＦＲＣ１〜ＦＲＣ３と、垂直/水平極性制御データＤｖｈをアップデートするとか追加することができる。

図４及び図５は図１に示されたデータ駆動回路１２のソースドライブＩＣを詳しく示す等価回路図である。

図４及び図５を参照すれば、データ駆動回路１２はそれぞれｋ（ｋはｍ／２より小さな整数）個のデータラインＤ１乃至Ｄｋを駆動する複数のソースドライブＩＣを含む。

ソースドライブＩＣそれぞれはシフトレジスター４１、データレジスター４２、第１ラッチ４３、第２ラッチ４４、デジタル/アナログ変換器(以下、“ＤＡＣ”とする)４５、出力回路などを含む。

シフトレジスター４１はタイミングコントローラ１１からのソースサンプリングクロックＳＳＣによってデータサンプリングクロックをシフトさせる。また、シフトレジスター４１は隣り合う次の段のソースドライブＩＣのシフトレジスター４１にキャリー信号ＣＡＲを伝達する。データレジスター４２はタイミングコントローラ１１からのデジタルビデオデータＲＧＢを一時貯蔵してそのデータＲＧＢを第１ラッチ４３に供給する。第１ラッチ４３はシフトレジスター４１から順次に入力されるデータサンプリングクロックによってデジタルビデオデータＲＧＢをサンプリングしてラッチした後、ラッチしたデータＲＧＢを同時に出力する。第２ラッチ４４は第１ラッチ４３から入力されるデータＲＧＢをラッチした後、ソース出力イネーブル信号ＳＯＥに応答して他のソースドライブＩＣの第２ラッチ４４と同期してラッチしたデータＲＧＢを同時に出力する。

ＤＡＣ４５は図５のように正極性ガンマ基準電圧ＧＨが供給されるＰ−デコーダー５１、負極性ガンマ基準電圧ＧＬが供給されるＮ−デコーダー５２、垂直極性制御信号ＰＯＬに応答してＰ−デコーダー５１の出力とＮ−デコーダー５２の出力を選択するマルチフレクサー５３、水平極性制御信号ＨＩＮＶに応答してマルチフレクサー５３の出力を反転させるための水平極性反転回路５４を備える。Ｐ−デコーダー５１は第２ラッチ４４から入力されるデジタルビデオデータＲＧＢをデコードしてそのデータの階調値に相応する正極性ガンマ補償電圧を出力して、Ｎ−デコーダー５２は第２ラッチ４４から入力されるデジタルビデオデータＲＧＢをデコードしてそのデータの階調値に相応する負極性ガンマ補償電圧を出力する。マルチフレクサー５３は垂直極性制御信号ＰＯＬに応答して正極性のガンマ補償電圧と負極性のガンマ補償電圧を交互に選択して選択された正極性/負極性ガンマ補償電圧を正極性/負極性アナログビデオデータ電圧として出力する。

マルチフレクサー５３は垂直極性制御信号ＰＯＬによって直接制御される第４ｋ（ｋは正の整数）＋１及び第４ｋ＋２マルチフレクサー５３と、水平極性反転回路５４によって制御される第４ｋ＋３及び第４ｋ＋４マルチフレクサー５３を備える。第４ｋ＋１マルチフレクサー５３は自分の非反転制御端子に供給される垂直極性制御信号ＰＯＬに応答して Ｐ−デコーダー５１の出力とＮ−デコーダー５２の出力を交互に選択する。第４ｋ＋１マルチフレクサー５３の出力は図２で第４ｋ＋１データラインＤ１、Ｄ５に供給されるデータ電圧である。第４ｋ＋２マルチフレクサー５３は自分の反転制御端子に供給される垂直極性制御信号ＰＯＬに応答してＰ−デコーダー５１の出力とＮ−デコーダー５２の出力を交互に選択する。第４ｋ＋２マルチフレクサー５３の出力は図２で第４ｋ＋２データラインＤ２、Ｄ６に供給されるデータ電圧である。第４ｋ＋３マルチフレクサー５３は自分の非反転制御端子に供給される水平極性反転回路５４の出力に応答してＰ−デコーダー５１の出力とＮ−デコーダー５２の出力を交互に選択する。第４ｋ＋３マルチフレクサー５３の出力は図２で第４ｋ＋３データラインＤ３、Ｄ７に供給されるデータ電圧である。第４ｋ＋４マルチフレクサー５３は自分の反転制御端子に供給される水平極性反転回路５４の出力に応答してＰ−デコーダー５１の出力とＮ−デコーダー５２の出力を交互に選択する。第４ｋ＋４マルチフレクサー５３の出力は図２で４ｋ＋４データラインＤ４、Ｄ８に供給されるデータ電圧である。このようなマルチフレクサー５３の出力で極性反転周期は垂直極性制御信号ＰＯＬの周期によって決まる。例えば、垂直極性制御信号ＰＯＬとして２水平期間単位で論理が反転される第１極性制御信号Ｖ２がソースドライブＩＣに入力されれば、マルチフレクサー５３から出力されるデータ電圧はその極性が２水平期間単位に反転される。垂直極性制御信号ＰＯＬとして４水平期間単位で論理が反転される第２極性制御信号Ｖ４がソースドライブＩＣに入力されれば、マルチフレクサー５３から出力されるデータ電圧はその極性が４水平期間単位に反転される。

水平極性反転回路５４はスイッチ素子Ｓ１、Ｓ２、及びインバーター５５を備える。
水平極性制御回路５４は水平極性制御信号ＨＩＮＶによって第４ｋ＋３マルチフレクサー５３の非反転制御端子と、第４ｋ＋４マルチフレクサー５３の反転制御端子に供給される制御信号の論理値を制御する。第１スイッチ素子Ｓ１の入力端子には垂直極性制御信号ＰＯＬが供給される垂直極性制御信号供給ラインに接続されて第１スイッチ素子Ｓ１の出力端子は第４ｋ＋３または第４ｋ＋４マルチフレクサー５３の反転/非反転制御端子に接続される。第１スイッチ素子Ｓ１の反転制御端子は水平極性制御信号が供給される水平極性制御信号供給ラインに接続される。第２スイッチ素子Ｓ２の入力端子は垂直極性制御信号供給ラインに接続されて第２スイッチ素子Ｓ２の出力端子はインバーター５５に接続される。第２スイッチ素子Ｓ２の非反転制御端子は水平極性制御信号が供給される水平極性制御信号供給ラインに接続される。インバーター５５は第２スイッチ素子Ｓ２の出力端子と第４ｋ＋３マルチフレクサー５３の非反転制御端子の間に接続されてまた、第２スイッチ素子Ｓ２の出力端子と第４ｋ＋４マルチフレクサー５３の反転制御端子の間に接続される。

水平極性反転回路５４は水平極性制御信号ＨＩＮＶとして第１論理(またはロー論理)に発生される第３極性制御信号Ｈ１がソースドライブＩＣに入力されれば、第１スイッチ素子Ｓ１を通じて垂直極性制御信号ＰＯＬをそのままマルチフレクサー５３の反転/非反転制御端子に供給して液晶表示パネル１０の液晶セルに充電されるデータ電圧の水平極性反転周期を２ドット単位で制御する。この時、ソースドライブＩＣから出力されるデータ電圧の水平極性は '− ＋ − ＋‘すなわち、１出力チャンネル単位に反転されるが、その出力チャンネルに接続されたデータラインが左右で隣り合う液晶セルにデータ電圧を供給するので液晶表示パネル１０の液晶セルに充電されるデータ電圧の水平極性反転周期は２ドット単位に反転される。

水平極性反転回路５４は水平極性制御信号ＨＩＮＶとして第２論理(またはハイ論理)に発生される第４極性制御信号Ｈ２がソースドライブＩＣに入力されれば、第２スイッチ素子Ｓ２とインバーター５５を通じて垂直極性制御信号ＰＯＬを反転させてマルチフレクサー５３の反転/非反転制御端子に供給して液晶表示パネル１０の液晶セルに充電されるデータ電圧の水平極性反転周期を ２ドット単位で制御する。この時、ソースドライブＩＣから出力されるデータ電圧の水平極性は‘− ＋ ＋ − ’すなわち、２出力チャンネル単位に反転されるが、その出力チャンネルに接続されたデータラインが左右で隣り合う液晶セルにデータ電圧を供給するので液晶表示パネル１０の液晶セルに充電されるデータ電圧の水平極性反転周期は４ドット単位に反転される。

出力回路４６はソース出力イネーブル信号ＳＯＥのハイ論理期間の間隣り合うデータ出力チャンネルを短絡（ｓｈｏｒｔ）させて隣り合うデータ電圧の平均値を出力して出力バッファーを通じてチャージシェア電圧（Ｃｈａｒｇｅ ｓｈａｒｅ ｖｏｌｔａｇｅ）をデータラインＤ１〜Ｄｋに供給した後正極性/負極性アナログビデオデータ電圧（＋Ｄａｔａ１〜−Ｄｄａｔａｋ）をデータラインＤ１〜Ｄｋに供給する。出力回路４６はソース出力イネーブル信号ＳＯＥのハイ論理期間の間チャージシェア電圧の代りに共通電圧Ｖｃｏｍを出力バッファーを通じてデータラインＤ１〜Ｄｋに供給した後、正極性/負極性アナログビデオデータ電圧をデータラインＤ１〜Ｄｋに供給することもできる。

図６はゲート駆動回路１３を詳しく示す回路図である。

図６を参照すれば、ゲート駆動回路１３はデータラインＤ１〜Ｄｍ／２に供給されるデータ電圧に同期されるゲートパルスをゲートラインＧ１〜Ｇｎに順次に供給するための複数のゲートドライブＩＣを含む。

ゲートドライブＩＣそれぞれはシフトレジスター６０、レベルシフター６２、シフトレジスター６０とレベルシフター６２の間に接続された複数の論理積ゲート(以下、“ＡＮＤゲート”とする)６１及びゲート出力イネーブル信号ＧＯＥを反転させるためのインバーター６３を備える。

シフトレジスター６０は従属的に接続された複数のＤ−フリップフロップを利用してゲートスタートパルスＧＳＰをゲートシフトクロックＧＳＣによって順次にシフトさせる。ＡＮＤゲート６１それぞれはシフトレジスター６０の出力信号とゲート出力イネーブル信号ＧＯＥの反転信号を論理積して出力を発生する。インバーター６３はゲート出力イネーブル信号ＧＯＥを反転させてＡＮＤゲート６１に供給する。

レベルシフター６２はＡＮＤゲート６１の出力電圧スイング幅を液晶表示パネル１０の画素アレイに形成されたＴＦＴの動作が可能なスイング幅でシフトさせる。レベルシフター６２の出力信号すなわち、ゲートパルスはゲートライン（Ｇ１〜Ｇｋ）に順次に供給される。

シフトレジスター６０は液晶表示パネル１０の画素アレイ製造工程でその画素アレイとともにガラス基板に同時に形成されることができる。この場合に、レベルシフター６２はガラス基板に形成されないでタイミングコントローラ１１とともにコントロールボードに実装されるか、ソースドライブＩＣとともにソース印刷回路ボード（Ｓｏｕｒｃｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）に実装されることができる。

図７は第１ＦＲＣパターンＦＲＣ１の一例を示す図である。

図７を参照すれば、第１ＦＲＣパターンＦＲＣ１は１／８階調００１の ＦＲＣデータ、２／８階調０１０のＦＲＣデータ、３／８階調０１１のＦＲＣデータ、４／８階調１００のＦＲＣデータ、５／８階調１０１のＦＲＣデータ、６／８階調１１０のＦＲＣデータ、及び７／８階調１１１のＦＲＣデータを含む。１／８階調００１のＦＲＣデータには８個のピクセルあたり一つのピクセルデータに補正値‘１’が割り当てされる。２／８階調０１０のＦＲＣデータには８個のピクセルあたり二つのピクセルデータに補正値‘１’が割り当てされる。３／８階調０１１のＦＲＣデータには８個のピクセルあたり三つのピクセルデータに補正値‘１’が割り当てされる。４／８階調１００のＦＲＣデータには８個のピクセルあたり四つのピクセルデータに補正値‘１’が割り当てされる。５／８階調１０１のＦＲＣデータには８個のピクセルあたり五つのピクセルデータに補正値‘１’が割り当てされる。６／８階調１１０のＦＲＣデータには８個のピクセルあたり六つのピクセルデータに補正値‘１’が割り当てされる。７／８階調１１１のＦＲＣデータには８個のピクセルあたり七つのピクセルデータに補正値‘１’が割り当てされる。補正値‘１’が加算されるピクセル位置が毎フレームごとに同一であれば表示画面で補正値が加算されるピクセルが明るく見えるＦＲＣアーティファクト（ａｒｔｉｆａｃｔ）が見えられる。このようなＦＲＣアーティファクトを予防するために、各階調のＦＲＣデータで補正値‘１’が割り当てされたピクセル位置は次のフレーム期間に変わって、補正値‘１’が割り当てされたピクセル位置は８フレーム期間周期で繰り返される。図７で白色は補正値が加算されないピクセルを意味して、黒色は補正値が加算されるピクセルを意味する。

第２及び第３ＦＲＣデータＦＲＣ２、ＦＲＣ３も１／８階調００１のＦＲＣデータ、２／８階調０１０のＦＲＣデータ、３／８階調０１１のＦＲＣデータ、４／８階調１００のＦＲＣデータ、５／８階調１０１のＦＲＣデータ、６／８階調１１０のＦＲＣデータ、及び７／８階調１１１のＦＲＣデータを含む。また、第２及び第３ＦＲＣデータＦＲＣ２、ＦＲＣ３で各階調のＦＲＣデータで補正値‘１’が割り当てされたピクセル位置は第１ＦＲＣデータＦＲＣ1と同一に次のフレーム期間に変わって、補正値‘１’が割り当てされたピクセル位置は８フレーム期間周期に繰り返される。第２及び第３ＦＲＣパターンＦＲＣ２、ＦＲＣ３それぞれは第１ＦＲＣパターンＦＲＣ１に比べて補正値‘１’が割り当てされたピクセル位置が毎フレームごとに異なって設定される。第２ＦＲＣパターンＦＲＣ２は図９のようなシャットダウンパターンのホワイトデータ位置に補正値が加算されることができるように補正値が加算されるピクセル位置が決まられて極性バランスを満足しなければならない。第２ＦＲＣパターンＦＲＣ２は第１ＦＲＣパターンＦＲＣ１を基本にしてシャットダウンパターンのホワイトデータ位置を考慮して第１ＦＲＣパターンＦＲＣ１でフレーム別ＦＲＣパターン手順と補正値が加算されるピクセル位置を変更して第1ＦＲＣと異なって設計される。第３ＦＲＣパターンＦＲＣ３は図１０のようなスミアパターンのホワイトデータ位置に補正値が加算されるピクセル位置が決められて極性バランスを満足しなければならない。第３ＦＲＣパターンＦＲＣ３は第１ＦＲＣパターンＦＲＣ１を基本にしてスミアパターンのホワイトデータ位置を考慮して第１ＦＲＣパターンＦＲＣ１でフレーム別ＦＲＣパターン手順と補正値が加算されるピクセル位置を変更して第１及び第２ＦＲＣパターンＦＲＣ１、ＦＲＣ２と異なって設計される。

図８は脆弱パターンがタイミングコントローラ１１に入力される時垂直極性制御信号ＰＯＬと水平極性制御信号ＨＩＮＶの変化を示す波形図である。図９はシャットダウンパターンがタイミングコントローラ１１に入力される時液晶表示パネル１０に供給されるデータ電圧の極性パターン変化を示す図である。図１０はスミアパターンがタイミングコントローラ１１に入力される時液晶表示パネル１１に供給されるデータ電圧の極性パターン変化を示す図である。図１1はタイミングコントローラ１１に入力されるデータによってタイミングコントローラ１１から出力される極性制御信号ＰＯＬ、ＨＩＮＶ及びＦＲＣパターンＦＲＣ１〜ＦＲＣ３の変化と、それによって変化される液晶表示パネル１０のデータ電圧極性パターンを示す図である。

図８乃至図１１を参照すれば、タイミングコントローラ１１は脆弱パターン以外のデータが入力される時垂直極性制御信号ＰＯＬを２水平期間（２ＤＥ）単位で論理が反転される第１極性制御信号Ｖ２で選択して、水平極性制御信号ＨＩＮＶを第１論理に発生される第３極性制御信号Ｈ１で選択してデータ駆動回路１２を制御する。図８で‘ＤＥ’はデータイネーブル信号の１周期としてデータイネーブル信号の１周期は水平同期信号Ｈｓｙｎｃの１周期と実質的に同一な１水平期間に相応する。データ駆動回路１２は第１極性制御信号Ｖ２に応答して２水平期間単位で極性が反転されるデータ電圧をデータラインＤ１乃至 Ｄｍ／２に供給する。また、データ駆動回路１２は第３極性制御信号Ｈ１に応答して奇数データラインＤ１、Ｄ３．．．Ｄｍ／２−１に供給されるデータ電圧の極性と偶数データラインＤ２、Ｄ４．．．、Ｄｍ／２に供給されるデータ電圧の極性をお互いに異なって制御する。こんなにデータラインＤ１ 乃至Ｄｍ／２に供給されるデータ電圧によって、液晶表示パネル１０の液晶セルは図１１のように垂直で隣り合う液晶セルに充電されるデータ電圧は１ドット単位で極性が反転されて（Ｖ１Ｄｏｔ）、水平で隣り合う液晶セルに充電されるデータ電圧は２ドット単位で極性が反転される（Ｈ２Ｄｏｔ）。

タイミングコントローラ１１図９のようなシャットダウンパターンや図１０のようなスミアパターンなどのような脆弱パターンが入力される時、タイミングコントローラ１１はその脆弱パターンのデータを判断して垂直極性制御信号ＰＯＬの論理反転周期を異なるようにするか水平極性制御信号ＨＩＮＶの論理を反転させる。

図９のように垂直及び水平方向でホワイトデータとブラックデータが交互するシャットダウンパターンのデータ電圧が液晶表示パネル１０に供給される時、そのデータ電圧の極性がＶ１Ｄｏｔ ＆ Ｈ２Ｄｏｔに反転されれば、図９の左側図面のように垂直極性で優勢極性が現われてそれによって表示画像で特定色が明るく見えてフリッカーが現われるようになって画質が低下される。このような問題を予防するために、タイミングコントローラ１１はシャットダウンパターンのデータが入力される時、図９の右側図面のように液晶表示パネル１０に供給される正極性データ電圧と負極性データ電圧のバランスを合わせるために垂直極性制御信号ＰＯＬの論理反転周期を拡張する。

タイミングコントローラ１１図９のようなシャットダウンパターンが入力される時、タイミングコントローラ１１は垂直極性制御信号ＰＯＬを４水平期間４ＤＥ単位で論理が反転される第２極性制御信号Ｖ４で選択して、水平極性制御信号ＨＩＮＶを第３極性制御信号Ｈ１で維持する。データ駆動回路１２は第２極性制御信号Ｖ４に応答して４水平期間単位で極性が反転されるデータ電圧をデータラインＤ１乃至Ｄｍ／２に供給する。また、データ駆動回路１２は第３極性制御信号Ｈ１に応答して奇数データライン（Ｄ１、Ｄ３．．．、Ｄｍ／２−１）に供給されるデータ電圧の極性と偶数データライン（Ｄ２、Ｄ４．．．、Ｄｍ／２）に供給されるデータ電圧の極性をお互いに異なって制御する。データラインＤ１乃至Ｄｍ／２に供給されるデータ電圧によって、液晶表示パネル１０の液晶セルは図９及び図１１のように垂直で隣り合う液晶セルに充電されるデータ電圧は２ドット単位で極性が反転されて（Ｖ２Ｄｏｔ）、水平で隣り合う液晶セルに充電されるデータ電圧は２ドット単位で極性が反転される（Ｈ２Ｄｏｔ）。

図１０のようにホワイトデータとブラックデータがストライプパターンで入力されるスミアパターンのデータ電圧が液晶表示パネル１０に供給される時そのデータ電圧の極性がＶ１Ｄｏｔ ＆ Ｈ２Ｄｏｔに反転されれば、図１０の上段図面のように水平極性で優勢極性が現われてそれによって表示画像から横縞とフリッカーが現われるようになって画質が低下される。このような問題を予防するために、タイミングコントローラ１１はスミアパターンのデータが入力される時図１０下段図面のように液晶表示パネル１０に供給される正極性データ電圧と負極性データ電圧のバランス を合わせるために水平極性制御信号ＨＩＮＶの論理を反転させる。

タイミングコントローラ１１に図１０のようなスミアパターンが入力される時、タイミングコントローラ１１は垂直極性制御信号ＰＯＬを第１極性制御信号Ｖ２で維持させる一方、水平極性制御信号ＨＩＮＶを第２論理の第４極性制御信号Ｈ２で選択する。データ駆動回路１２は第１極性制御信号Ｖ２に応答して２水平期間単位で極性が反転されるデータ電圧をデータラインＤ１乃至Ｄｍ／２に供給する。また、データ駆動回路１２は第４極性制御信号Ｈ２に応答してデータラインＤ１〜Ｄｍ／２に供給されるデータ電圧の極性を４個のデータライン単位に反転させてデータ電圧の水平極性反転周期を拡張する。こんなにデータラインＤ１乃至Ｄｍ／２に供給されるデータ電圧によって、液晶表示パネル１０の液晶セルは図１０及び図１１のように垂直で隣り合う液晶セルに充電されるデータ電圧は１ドット単位で極性が反転されて（Ｖ１Ｄｏｔ）、水平で隣り合う液晶セルに充電されるデータ電圧は４ドット単位で極性が反転される（Ｈ４Ｄｏｔ）。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範囲内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

Claims (5)

1. 複数のデータライン、前記データラインと交差されるｎ個のゲートライン、前記データラインとゲートラインの交差部に接続された複数のＴＦＴ、及び前記ＴＦＴに接続されてｍ×ｎマトリックス形態に配置された液晶セルを含む液晶表示パネル、前記ｍ、ｎは正の整数であり、
   デジタルビデオデータを垂直極性制御信号に応答して前記データラインに供給される正極性/負極性データ電圧に変換し、水平極性制御信号に応答して前記正極性/負極性データ電圧の水平極性反転周期を調節するデータ駆動回路と、
   前記垂直極性制御信号と前記水平極性制御信号を発生し、入力デジタルビデオデータにＦＲＣ補正値を加算して前記データ駆動回路に供給し、前記入力デジタルビデオデータから所定の脆弱パターンを検出して前記脆弱パターンのデータが検出される時前記垂直極性制御信号の論理反転周期と前記水平極性制御信号の論理の内、何れか一つを変更し、前記ＦＲＣ補正値が加算されるデータ位置を変更するタイミングコントローラを備え、
   前記脆弱パターンのデータは、
   前記液晶表示パネルの垂直及び水平方向それぞれでホワイトデータとブラックデータが交互する第１脆弱パターンのデータと、
   前記ホワイトデータと前記ブラックデータがストライプパターンを形成する第２脆弱パターンのデータを含み、
   前記タイミングコントローラは、
   ｉ（iは6以上の自然数）ｂｉｔｓのデジタルビデオデータのビット数を拡張するビット拡張部と、
   前記ビット拡張部からの拡張されたデジタルビデオデータでＭＳＢｉ−ｊ（jはiより小さな自然数）ｂｉｔｓのデータに前記ＦＲＣ補正値を加算してｊｂｉｔｓのデジタルビデオデータを前記データ駆動回路に供給するＦＲＣ処理部と、
   前記入力デジタルビデオデータを分析して第１及び第２脆弱パターンのデータを検出するイメージ分析部と、
   前記ＦＲＣ補正値が加算されるデータの位置がお互いに異なるように指定された第１乃至第３ＦＲＣパターンが入力されて前記イメージ分析部の制御の下に前記脆弱パターン以外のデータが入力される時前記第１ＦＲＣパターンのデータを前記ＦＲＣ処理部に供給し、前記第１脆弱パターンのデータが入力される時前記第２ＦＲＣパターンを前記ＦＲＣ処理部に供給して、前記第２脆弱パターンのデータが入力される時前記第３ＦＲＣパターンを前記ＦＲＣ処理部に供給する第１選択部と、
   垂直/水平極性制御データに応答して２水平期間単位で論理が反転されるパルスを含む第１極性制御信号、４水平期間単位で論理が反転されるパルスを含む第２極性制御信号、第１論理の第３極性制御信号、第２論理の第４極性制御信号を発生する垂直/水平極性制御信号発生部と、
   前記イメージ分析部の制御の下に前記第１脆弱パターン以外のデータが入力される時前記第１極性制御信号を前記垂直極性制御信号で選択し、前記第１脆弱パターンのデータが入力される時前記第２極性制御信号を前記垂直極性制御信号で選択する第２選択部と、
   前記イメージ分析部の制御の下に前記第２脆弱パターン以外のデータが入力される時前記第３極性制御信号を前記水平極性制御信号で選択し、前記第２脆弱パターンのデータが入力される時前記第４極性制御信号を前記水平極性制御信号で選択する第３選択部と、
   Ｉ２Ｃ通信プロトコルを通じてＥＥＰＲＯＭから前記ＦＲＣパターンを受信して前記第１選択部に供給し、前記ＥＥＰＲＯＭから前記垂直/水平極性制御データを受信して前記垂直/水平極性制御信号発生部に供給するＩ２Ｃマスターを備えることを特徴する液晶表示装置。
2. 前記データラインの個数はｍ／２個であり、
   前記データ駆動回路は左右で隣り合う前記液晶セルに充電される２色の前記正極性/負極性データ電圧を同一なデータラインに時分割供給することを特徴とする、請求項１記載の液晶表示装置。
3. 前記脆弱パターン以外のデータが前記液晶表示パネルに表示される時前記液晶表示パネルの液晶セルに充電される前記正極性/負極性データ電圧は垂直１ドット及び水平２ドットインバージョン形態の極性パターンを有することを特徴とする、請求項１記載の液晶表示装置。
4. 前記第１脆弱パターンのデータが前記液晶表示パネルに表示される時前記液晶表示パネルの液晶セルに充電される前記正極性/負極性データ電圧は垂直２ドット及び水平２ドットインバージョン形態の極性パターンを有することを特徴とする、請求項１記載の液晶表示装置。
5. 前記第２脆弱パターンのデータが前記液晶表示パネルに表示される時前記液晶表示パネルの液晶セルに充電される前記正極性/負極性データ電圧は垂直１ドット及び水平４ドットインバージョン形態の極性パターンを有することを特徴とする、請求項１記載の液晶表示装置。

Images