KR100294265B1 - 콤퍼지트 타입 동기 신호를 이용하여 화소 클럭을 발생하는 액정 디스플레이 장치 - Google Patents

Abstract

본 발명은 액정 디스플레이 장치의 다중 표시 모드에 대응하여 화소 클럭을 발생하는 클럭 발생 회로에 관한 것으로, 입력되는 수직 동기 신호를 기준으로 콤포지트 타입의 수평 동기 신호의 클럭 수를 카운팅하고, 카운트 값과 해당 표시 모드에 따른 기준값에 의해서 클럭 발생 회로의 위상 비교 동작을 제어하는 제어 신호 발생 회로를 구비한다. 그리고 클럭 발생 회로는 제어 신호가 활성화되면, 위상 비교기의 동작을 일시 중지시킨다. 이 때, 로우 패스 필터의 캐패시터 성분에 의해 클럭 발생 회로는 일시적으로 이전의 표시 모드를 디스플레이하도록 화소 클럭을 발생한다. 그리고 제어 신호가 비활성화되면, 위상 비교기 및 로우 패스 필터가 위상 비교 동작을 재개하므로서 세퍼레이션 타입의 동기 신호뿐만 아니라 콤포지트 타입의 동기 신호에 응답해서 해당 표시 모드에 따른 화소 클럭 신호를 발생한다.

Description

콤퍼지트 타입 동기 신호를 이용하여 화소 클럭을 발생하는 액정 디스플레이 장치(Liquid Crystal Display Apparatus With Dot Clock Generation circuit By Multi-type Synchronous Signal)

본 발명은 디스플레이 장치에 관한 것으로, 좀 더 구체적으로 수직 동기 신호를 기준으로 수평 동기 신호의 클럭 수를 계산하는 카운터를 구비하고, 카운터 값에 의해 디스플레이되는 표시 모드에 따른 클럭 발생 회로를 제어하여, 콤퍼지트 타입의 수평 동기 신호에 대해서 다중 표시 모드의 해당 화소 클럭을 발생하는 디스플레이 장치에 관한 것이다.

도 1을 참조하면, LCD, 프로젝터 등에 사용되는 종래 기술의 액정 디스플레이 장치는 호스트(미도시됨)로부터 세퍼레이트 타입(seperate type)의 수평 동기 신호(Hsync)를 받아들여서 이에 동기되는 기입 또는 독출 화소 클럭(W_Dcik 또는 R_Dclk)을 발생하는 클럭 발생 회로(10)를 구비하고 있다.

그리고 상기 클럭 발생 회로(10)는 위상 비교기(Phase Comparator)(12)와 로우 패스 필터(Low Pass Filter)(14)와 전압 제어 발진 회로(VCO : Voltage Controlled Oscillator)(16) 및 분주기(Divider)(18)를 포함하고 있다.

상기 호스트(미도시됨)로부터 RGB 비디오 신호를 받아들여서 메모리 기입 동작을 위한 클럭 발생 회로(10)는 분주기(18)가 디스플레이 장치의 마이크로컴퓨터(MCU)(미도시됨)로부터 기입 화소 클럭 수 데이터 신호(WPCN)를 받아들여서 기입 수평 기준 신호(WHref)를 발생한다.

그리고 위상 비교기(12)와 로우 패스 필터(14)는 상기 호스트로부터 세퍼레이트 타입의 수평 동기 신호(Hsync)와 상기 기입 수평 기준 신호(WPCN)의 위상차에 따라서 가변되는 레벨의 DC 전압 신호를 발생한다.

이어서 전압 제어 발진 회로(16)는 상기 DC 전압 신호의 레벨에 대응하여 기입 화소 클럭 신호(W_Dclk)를 발생한다.

위와 마찬가지로 메모리 독출 동작을 위한 클럭 발생 회로(10)는 상기 마이크로컴퓨터(MCU)로부터 독출 화소 클럭 수 데이터 신호(RPCN)를 받아들여서 독출 화소 클럭 신호(R_Dclk)를 발생한다.

그러나 종래 기술의 액정 디스플레이 장치는 세퍼레이트 타입(seperate type)의 수평 동기 신호(Hsync)만을 사용하여 화소 클럭(dot clock) 신호를 발생한다.

따라서 종래의 클럭 발생 회로(10)는 수평 동기 신호(Hsync)가 수직 동기 신호(Vsync)의 펄스 구간 또는 이 구간의 전후에서 변하게 되는 이퀄라이제이션 펄스(equalization pulse) 또는 시레이션 펄스(serration pulse)를 포함하는 콤포지트 타입(composite type)의 동기 신호에 대해서는 제대로 구동되지 않는다.

이는 화소 클럭 발생 회로인 PLL(Phase Locked Loop) 회로가 세퍼레이트 타입에 대해서만 동작되도록 설계되어 있기 때문이다.

본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 세퍼레이트 타입의 수평 동기 신호뿐만 아니라 콤포지트 타입의 수평 동기 신호에 응답해서 화소 클럭 신호를 발생하는 다중 표시 모드를 디스플레이하는 액정 디스플레이 장치를 구현하는데 있다.

도 1은 종래 기술의 실시예에 따른 액정 디스플레이 장치의 PLL 회로의 구성을 나타내는 블럭도;

도 2는 본 발명의 실시예에 따른 액정 디스플레이 장치의 PLL 회로의 구성을 나타내는 블럭도;

도 3a는 세퍼레이트 타입의 수평 및 수직 동기 신호의 동작 파형을 도시한 도면; 그리고

도 3b는 본 발명의 실시예에 따른 콤퍼지트 타입의 수평 및 수직 동기 신호에 대응하여 발생되는 제어 신호의 동작 파형 및 카운터 값을 나타내는 도면이다.

*도면의 주요 부분에 대한 부호 설명*

10 : PLL 회로 12 : 위상 비교기

14 : 로우 패스 필터 16 : 전압 제어 발진 회로

18 : 분주기 20 : 카운터

상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 호스트에 연결되어 상기 호스트로부터 수평 및 수직 동기 신호와 적어도 하나 이상의 비디오 신호를 받아 디스플레이하는 액정 디스플레이 장치에 있어서: 상기 수평 동기 신호에 동기되는 화소 클럭 신호를 발생하는 클럭 발생 회로와; 상기 수평 및 수직 동기 신호를 받아들여서 해당 표시 모드에 대응하는 소정의 기준값에 따라 상기 수직 동기 신호를 기준으로 상기 수평 동기 신호의 클럭 수를 계산하고, 상기 기준값에 의해 적정의 구간에서 상기 수평 동기 신호가 일정한 간격이 아니면, 상기 클럭 발생 회로의 위상 비교 동작을 일시 중지시키는 제어 신호를 출력하는 제어 신호 발생 회로를 포함하되; 상기 구간이 종료되면 상기 제어 신호 발생 회로는 상기 위상 비교 동작을 재개시키는 제어 신호를 출력한다.

이 특징의 바람직한 실시예에 있어서, 상기 수평 동기 신호는 세퍼레이트 또는 콤포지트 타입의 동기 신호를 포함한다.

이 특징의 바람직한 실시예에 있어서, 상기 제어 신호 발생 회로는 상기 기준값에 대응하여 상기 제어 신호를 출력하는 카운터로 구비된다.

이 특징의 바람직한 실시예에 있어서, 상기 클럭 발생 회로는 상기 수평 동기 신호를 받아들이고 상기 제어 신호의 활성화/비활성화에 응답해서 위상 비교 동작을 중지/재개하는 위상 비교기와; 상기 위상 비교기가 중지되는 동안에, 이전의 표시 모드에 대응하는 출력 신호를 발생하는 로우 패스 필터를 포함한다.

따라서 본 발명에 의하면, 세퍼레이트 타입의 동기 신호뿐 만 아니라 콤포지트 타입의 동기 신호에 응답해서 클럭 발생 회로의 위상 비교기는 제어 신호가 활성화될 때 이를 받아들여서 위상 비교 동작을 일시적으로 중지한다.

이어서 로우 패스 필터는 내부에 구비된 캐패시터에 의해서 위상 비교기의 동작이 중지되기 전의 표시 모드에 대응되는 출력 신호를 발생한다. 따라서 클럭 발생 회로는 일시적으로 이전의 표시 모드를 디스플레이하도록 화소 클럭을 발생한다. 이어서 해당 모드에 대응하는 기준값에 의해 적정의 구간이 종료되면, 제어 신호가 비활성화되어 위상 비교기 및 로우 패스 필터의 동작을 재개한다.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 2는 본 발명의 실시예에 따른 액정 디스플레이 장치의 일부 구성을 도시한 것으로, 클럭 발생 회로와 클럭 발생 회로의 위상 비교 동작을 제어하는 제어 신호를 발생하는 제어 신호 발생 회로의 접속 구성을 도시하고 있다. 그리고 도 1에 도시된 구성 부품과 동일한 기능을 갖는 구성 부품에 대해서는 동일한 참조 번호를 병기한다.

도면을 참조하면, 상기 클럭 발생 회로(10)는 호스트(미도시됨)로부터 제공되는 해상도에 따른 해당 표시 모드(VGA, SVGA 등)에 따라 콤포지트 타입(composite type)의 수평 동기 신호(Hsync)와, 수직 동기 신호(Vsync)를 기준으로 결정되는 제어 신호(PDEN#)에 응답해서 동작하거나 중지되는 위상 비교기(12)와 위상 비교기(12)의 비교 결과에 따른 정보를 저장하는 캐패시터 성분을 포함하는 로우 패스 필터(14)를 포함한다. 그리고 입력 신호의 DC 전압 레벨에 대응해서 소정의 주파수를 갖는 출력 신호를 발생하는 전압 제어 발진 회로(16 : VCO)와 상기 출력 신호를 분주하여 상기 위상 비교기(12)로 피드백하는 분주기(18 : Divider)를 포함하고 있다.

상기 제어 신호 발생 회로(20)는 카운터(counter)로 구비된다. 그리고 상기 카운터(20)는 상기 콤포지트 타입의 수평 동기 신호(Hsync)와 수직 동기 신호(Vsync)를 받아들여서 마이크로컴퓨터(MCU)(미도시됨)에 설정된 해당 표시 모드에 대응하는 기준값을 구비하고 있다. 그리고 상기 기준값에 의해서 해당 표시 모드를 디스플레이하도록 상기 클럭 발생 회로(10)를 제어한다.

즉, 상기 수직 동기 신호(Vsync)를 기준으로 상기 수평 동기 신호(Hsync)의 클럭 수를 계산(count)한다.

그리고 상기 기준값에 의해 상기 제어 신호 발생 회로(20)의 카운팅 값이 적정의 구간(예컨데, 상기 마이크로컴퓨터의 해당 표시 모드에 따라 설정된 기준값에 의해서 수직 동기 신호(Vsync)의 로우 레벨되는 구간에 대하여 적정의 이득을 갖는 전후 구간 : 포오치(porch) 구간)에서 상기 수평 동기 신호(Hsync)가 일정한 주기가 아니면, 상기 클럭 발생 회로(10)를 일시 중지시키는 제어 신호(PDEN#)를 발생한다.

따라서 상기 클럭 발생 회로(10)는 상기 제어 신호(PDEN#)가 활성화될 때 이를 받아들여서 상기 위상 비교기(12)의 입력되는 수평 동기 신호(Hsync)의 위상 비교 동작을 일시적으로 중지한다. 이어서 상기 로우 패스 필터(14)는 일시적으로 캐패시터 성분에 의해 상기 위상 비교기(12)가 중지되기 이전의 표시 모드를 디스플레이하도록 동작한다. 그리고 상기 적정의 구간이 종료되면, 상기 제어 신호(PDEN#)가 비활성화되어 상기 위상 비교기(12) 및 로우 패스 필터(14)의 동작을 재개한다.

그러므로 메모리 기입 동작을 위한 클럭 발생 회로(10)는 분주기(18)가 마이크로컴퓨터(MCU)(미도시됨)로부터 기입 화소 클럭 수 데이터 신호(WPCN)를 받아들여서 기입 수평 기준 신호(Whref)를 발생한다.

그리고 위상 비교기(12)와 로우 패스 필터(14)는 호스트(미도시됨)로부터 콤포지트 타입의 수평 동기 신호(Hsync)와 상기 기입 수평 기준 신호(WHref)의 위상차에 따라서 가변되는 레벨의 DC 전압 신호를 발생한다.

이어서 전압 제어 발진 회로(16)는 위상 비교기(12)로부터 로우 패스 필터(14)를 통해 제공되는 DC 전압 신호의 레벨에 대응하여 기입 화소 클럭 신호(W_Dclk)를 발생한다. 이는 상기 수평 동기 신호에 위상이 동기된 화소 클럭 신호(dot clock)이다.

위와 마찬가지로 메모리 독출 동작을 위한 클럭 발생 회로(10)는 상기 마이크로컴퓨터로부터 독출 화소 클럭 수 데이터 신호(RPCN)를 받아들여서 콤포지트 타입의 수평 동기 신호(Hsync)에 동기되는 독출 화소 클럭 신호(R_Dclk)를 발생한다.

이 때, 상기 제어 신호(PDEN#)가 활성화되면, 상기 위상 비교기(12)는 일시적으로 동작이 중지되고, 그 중지되는 짧은 구간 동안에는 상기 로우 패스 필터(14)의 캐패시터에 유지되어 있는 중지 전 상태의 화소 클럭 신호(R_Dclk)를 발생한다.

그리고 상기 제어 신호(PDEN#)가 비활성화되면, 다시 상기 위상 비교기(12)는 상술한 동작을 수행하여 상기 클럭 발생 회로(10)는 화소 클럭 신호(dot clock)를 발생하게 된다.

계속해서 도 3a 내지 도 3b를 참조하면, 도 3a는 세퍼레이트 타입의 수평 동기 신호와 수직 동기 신호의 일예를 도시한 파형이고, 도 3b는 이퀄라이제이션 펄스(equalization pulse)와 시레이션 펄스(serration pulse)를 포함하는 콤포지트 타입의 수평 동기 신호(Hsync)와, 해당 표시 모드에 대응해서 이에 기준이 되는 수직 동기 신호(Vsync)를 나타내고 있다. 그리고 상기 수직 동기 신호(Vsync)의 특정 구간(예컨데, 포우치 구간)에 대하여 적정의 이득을 갖는 전후 구간에서 상기 제어 신호(PDEN#)가 활성화되는 것을 도시하고 있다.

일예로, SVGA 표시 모드에 대해서 상기 제어 신호 발생 회로(20)는 상기 카운터 값이 6이 되면, 상기 제어 신호(PDEN#)를 하이(HIGH) 로직 레벨의 신호로 출력하고, 카운터 값이 803이 되면, 로우(LOW) 로직 레벨의 신호로 출력한다.

즉, 각 표시 모드에 따라 수직 동기 신호(Vsync)가 로우(LOW) 로직 레벨으로 변환되는 구간에 대응하여 설정된 카운터 값(예를 들어 808)의 적정의 이득을 갖는 전후 구간(예를 들어, 카운터 값의 ±5)에서 상기 제어 신호(PDEN#)는 활성화되어 상기 위상 비교기(12)의 동작을 일시 중지시킨다. 그 결과 상기 클럭 발생 회로(10)의 위상 비교기(12)와 로우 패스 필터(14)는 상기 제어 신호(PDEN#)에 의해 위상 비교 동작을 일시적으로 중지한다.

따라서 클럭 발생 회로(10)는 로우 패스 필터(14)의 캐패시터 성분에 의해서 일시적(즉, 상기 제어 신호(PDEN#)가 활성화되는 동안)으로 이전 상태의 표시 모드를 유지하게 된다.

이어서 그 구간이 끝나면, 다시 상기 제어 신호(PDEN#)는 비활성화되어 상기 위상 비교기(12)와 로우 패스 필터(14)는 위상 비교 동작을 재개한다.

따라서 상기 클럭 발생 회로(10)는 입력되는 콤포지트 타입의 동기 신호에 의해서 헤당 표시 모드에 대응하는 화소 클럭 신호(W_Dclk 또는 R_Dclk)를 발생한다.

상술한 바와 같이 본 발명은 제어 신호 발생 회로는 콤포지트 타입의 수평 동기 신호와 수직 동기 신호를 받아들여서 화소 클럭 신호를 발생하는 클럭 발생 회로의 위상 비교 동작을 제어하므로서 멀티 타입(콤포지트 타입, 세퍼레이트 타입)의 동기 신호에 구동하는 액정 디스플레이 장치를 제공한다.

Claims (4)

1. 호스트로부터 수평 및 수직 동기 신호와 적어도 하나 이상의 비디오 신호를 받아서 다중 표시 모드에 대응하는 적어도 하나의 표시 모드를 디스플레이하는 액정 디스플레이 장치에 있어서:

   상기 수평 동기 신호(Hsync)에 동기되는 화소 클럭 신호(W_Dclk 또는 R_Dclk)를 발생하는 클럭 발생 회로(10)와;

   상기 수평(Hsync) 및 수직 동기 신호(Vsync)를 받아들여서 상기 호스트로부터 제공되는 해당 표시 모드에 대응하는 기준값에 따라 상기 수직 동기 신호(Vsync)를 기준으로 상기 수평 동기 신호(Hsync)의 클럭 수를 계산하고, 상기 기준값에 의해 적정의 구간에서 상기 수평 동기 신호(Hsync)가 일정하지 않으면, 상기 클럭 발생 회로(10)의 위상 비교 동작을 일시 중지시키는 제어 신호(PDEN#)를 활성화하여 출력하는 제어 신호 발생 회로(20)를 포함하되;

   상기 구간이 종료되면 상기 제어 신호 발생 회로(20)는 상기 제어 신호(PDEN#)를 비활성화하여 출력하는 것을 특징으로 하는 액정 디스플레이 장치.
2. 제 1 항에 있어서,

   상기 수평 동기 신호(Hsync)는 세퍼레이트(seperate) 또는 콤포지트(composite) 타입의 동기 신호인 것을 특징으로 하는 디스플레이 장치.
3. 제 1 항에 있어서,

   상기 제어 신호 발생 회로(20)는 카운터(counter)로 구비되는 것을 특징으로 하는 액정 디스플레이 장치.
4. 제 1 항에 있어서,

   상기 클럭 발생 회로(10)는:

   상기 수평 동기 신호(Hsync)를 받아들이고 상기 제어 신호(PDEN#)의 활성화/비활성화에 응답해서 위상 비교 동작을 중지/재개하는 위상 비교기(12)와;

   상기 위상 비교기(12)가 중지되는 동안에, 이전의 표시 모드에 대응하는 출력 신호를 발생하는 로우 패스 필터(14)를 포함하는 것을 특징으로 하는 액정 디스플레이 장치.