JP3162040B2 - プラズマディスプレイ装置 - Google Patents
プラズマディスプレイ装置Info
- Publication number
- JP3162040B2 JP3162040B2 JP31109799A JP31109799A JP3162040B2 JP 3162040 B2 JP3162040 B2 JP 3162040B2 JP 31109799 A JP31109799 A JP 31109799A JP 31109799 A JP31109799 A JP 31109799A JP 3162040 B2 JP3162040 B2 JP 3162040B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- frequency
- circuit
- level
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
- G09G3/294—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for lighting or sustain discharge
- G09G3/2946—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for lighting or sustain discharge by introducing variations of the frequency of sustain pulses within a frame or non-proportional variations of the number of sustain pulses in each subfield
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
- G09G2330/023—Power management, e.g. power saving using energy recovery or conservation
Description
【０００１】
【産業上の利用分野】本発明は、フラットパネルディス
プレイ装置、特に、自発光型の表示セルであるＰＤＰ
（Plasma Display Panel）を備えるプラズマディスプレ
イ装置に関する。
プレイ装置、特に、自発光型の表示セルであるＰＤＰ
（Plasma Display Panel）を備えるプラズマディスプレ
イ装置に関する。
【０００２】
【従来の技術】可搬型パーソナルコンピュータ等の表示
装置に多用されるフラットパネルディスプレイ装置は、
ＣＲＴ（Cathode Ray Tube）型の表示装置に比べて遥か
に低電力であるが、長時間のバッテリ駆動を実現するた
めに、より一層の消電力化技術が求められている。
装置に多用されるフラットパネルディスプレイ装置は、
ＣＲＴ（Cathode Ray Tube）型の表示装置に比べて遥か
に低電力であるが、長時間のバッテリ駆動を実現するた
めに、より一層の消電力化技術が求められている。
【０００３】図１０は従来のフラットパネルディスプレ
イ装置の概念ブロックである。１は表示信号及びこの表
示信号に付随する各種の制御信号を発生する例えばグラ
フィック・ディスプレイ・コントローラ等の外部表示制
御回路、２は表示に必要な高電位（例えばＰＤＰの場合
で約１００Ｖ程度の直流電圧）の駆動電圧Ｖｓを発生す
る外部駆動電源、３は画面の水平方向及び垂直方向の走
査周期に合わせて表示タイミングを制御する制御回路、
４は自発光型の多数の表示セルをマトリクス状に配列し
た表示パネル、５は表示パネルを駆動するための各種の
駆動パルスを発生するドライバ、６は駆動電流検出回
路、７はＡＰＣ信号発生回路であり、駆動電流検出回路
６及びＡＰＣ信号発生回路７は、省電力化対策のために
特別に設けられた回路である。
イ装置の概念ブロックである。１は表示信号及びこの表
示信号に付随する各種の制御信号を発生する例えばグラ
フィック・ディスプレイ・コントローラ等の外部表示制
御回路、２は表示に必要な高電位（例えばＰＤＰの場合
で約１００Ｖ程度の直流電圧）の駆動電圧Ｖｓを発生す
る外部駆動電源、３は画面の水平方向及び垂直方向の走
査周期に合わせて表示タイミングを制御する制御回路、
４は自発光型の多数の表示セルをマトリクス状に配列し
た表示パネル、５は表示パネルを駆動するための各種の
駆動パルスを発生するドライバ、６は駆動電流検出回
路、７はＡＰＣ信号発生回路であり、駆動電流検出回路
６及びＡＰＣ信号発生回路７は、省電力化対策のために
特別に設けられた回路である。
【０００４】すなわち、駆動電流検出回路６は、駆動電
圧Ｖｓの伝送経路上に直列挿入された抵抗素子（図示
略）と、この抵抗素子の両端電圧を検出するための能動
素子（高電位のＶｓに対応した高耐圧のトランジスタ）
とを少なくとも有し、ドライバ５を介して表示パネル４
に供給される電流（以下「駆動電流Ｉｓ」）の大きさを
抵抗素子の両端電圧として取り出すものである。また、
ＡＰＣ信号発生回路７は、上記の両端電圧（＝駆動電流
Ｉｓ）の大きさに応じてＨレベル期間のデューティが変
化する所定のコントロール信号Ｓａｐｃを出力するもの
である。
圧Ｖｓの伝送経路上に直列挿入された抵抗素子（図示
略）と、この抵抗素子の両端電圧を検出するための能動
素子（高電位のＶｓに対応した高耐圧のトランジスタ）
とを少なくとも有し、ドライバ５を介して表示パネル４
に供給される電流（以下「駆動電流Ｉｓ」）の大きさを
抵抗素子の両端電圧として取り出すものである。また、
ＡＰＣ信号発生回路７は、上記の両端電圧（＝駆動電流
Ｉｓ）の大きさに応じてＨレベル期間のデューティが変
化する所定のコントロール信号Ｓａｐｃを出力するもの
である。
【０００５】図１１は駆動電流Ｉｓの大きさ（図では便
宜的にＩｓ(L) ＜Ｉｓ(M) ＜Ｉｓ (H) の３段階）と、
Ｓａｐｃの所定論理レベル（ここでは便宜的にＨレベ
ル）期間のデューティ変化の対応関係を示す図である。
駆動電流Ｉｓは、表示パネル４の表示率、すなわち全表
示セル中の発光セルの割合に比例する。従って、表示率
が高くなる程（言い替えれば高輝度表示になる程）、電
力消費が増えて問題となるが、図１１の下段に示すよう
に、表示パネル４の駆動波形（例えばＰＤＰの場合の維
持放電波形）の高周波数期間をＳａｐｃのＨレベル期間
に合わせて変化させれば、表示率が高くなる程、高周波
数期間を減少（低周波数期間を増大）させることがで
き、上記の電力消費問題を解決できる。
宜的にＩｓ(L) ＜Ｉｓ(M) ＜Ｉｓ (H) の３段階）と、
Ｓａｐｃの所定論理レベル（ここでは便宜的にＨレベ
ル）期間のデューティ変化の対応関係を示す図である。
駆動電流Ｉｓは、表示パネル４の表示率、すなわち全表
示セル中の発光セルの割合に比例する。従って、表示率
が高くなる程（言い替えれば高輝度表示になる程）、電
力消費が増えて問題となるが、図１１の下段に示すよう
に、表示パネル４の駆動波形（例えばＰＤＰの場合の維
持放電波形）の高周波数期間をＳａｐｃのＨレベル期間
に合わせて変化させれば、表示率が高くなる程、高周波
数期間を減少（低周波数期間を増大）させることがで
き、上記の電力消費問題を解決できる。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来のフラットパネルディスプレイ装置にあっては、駆
動電圧Ｖｓの伝送経路上に抵抗素子を直列挿入し、この
抵抗素子の両端電圧を検出する構成となっていたため、
（１）抵抗素子によって駆動電圧Ｖｓの電源インピーダ
ンスが増加し、電源効率が悪化する、（２）高耐圧のト
ランジスタを作り込む必要があり、回路規模の増大や集
積化への対応が困難になる、といった問題点がある。
従来のフラットパネルディスプレイ装置にあっては、駆
動電圧Ｖｓの伝送経路上に抵抗素子を直列挿入し、この
抵抗素子の両端電圧を検出する構成となっていたため、
（１）抵抗素子によって駆動電圧Ｖｓの電源インピーダ
ンスが増加し、電源効率が悪化する、（２）高耐圧のト
ランジスタを作り込む必要があり、回路規模の増大や集
積化への対応が困難になる、といった問題点がある。
【０００７】［目的］そこで、本発明は、電源効率の悪
化を招くことなく、回路規模に抑えることができ、集積
化に適応した回路技術の提供を目的とする。
化を招くことなく、回路規模に抑えることができ、集積
化に適応した回路技術の提供を目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、維持放電波形の周波数に同期させて表示
パネルの表示セルを点灯させるプラズマディスプレイ装
置において、所定期間中に与えられる画素信号数を積算
する積算手段と、該積算手段の積算結果に基づいて前記
維持放電波形の周波数を変更する周波数変更手段とを備
えたことを特徴とする。
成するために、維持放電波形の周波数に同期させて表示
パネルの表示セルを点灯させるプラズマディスプレイ装
置において、所定期間中に与えられる画素信号数を積算
する積算手段と、該積算手段の積算結果に基づいて前記
維持放電波形の周波数を変更する周波数変更手段とを備
えたことを特徴とする。
【０００９】前記積算手段は、好ましくは所定期間中に
与えられる画素信号数を階調表示のためのビット信号単
位で積算するとよい。
与えられる画素信号数を階調表示のためのビット信号単
位で積算するとよい。
【００１０】さらに、前記ビット信号単位で積算したそ
れぞれの積算結果に、所定の重み付けを付加して加算す
ることを含めて行うようにしてもよい。
れぞれの積算結果に、所定の重み付けを付加して加算す
ることを含めて行うようにしてもよい。
【００１１】また、前記積算手段は、所定期間中に与え
られる画素信号数を、階調表示のためのビット信号単位
で所定の重み付けを付加した後に積算してもよい。
られる画素信号数を、階調表示のためのビット信号単位
で所定の重み付けを付加した後に積算してもよい。
【００１２】
【作用】本発明では、表示率に直接関係する画素情報に
基づいて表示パネルの維持放電波形の周波数が変更され
る。従って、駆動電圧Ｖｓの伝送経路上における抵抗素
子や高耐圧トランジスタが不要となり、電源効率の悪化
や回路規模の増大が回避され、集積化への対応が容易化
される。
基づいて表示パネルの維持放電波形の周波数が変更され
る。従って、駆動電圧Ｖｓの伝送経路上における抵抗素
子や高耐圧トランジスタが不要となり、電源効率の悪化
や回路規模の増大が回避され、集積化への対応が容易化
される。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図９は本発明に係るプラズマディスプレイ
装置の実施例を説明する図である。
する。図１〜図９は本発明に係るプラズマディスプレイ
装置の実施例を説明する図である。
【００１４】まず、原理構成を説明する。図１におい
て、１は外部表示制御回路、２は外部駆動電源、３は制
御回路、４は表示パネル、５はドライバであり、これら
の回路１〜５は冒頭の従来例と同一のものである。
て、１は外部表示制御回路、２は外部駆動電源、３は制
御回路、４は表示パネル、５はドライバであり、これら
の回路１〜５は冒頭の従来例と同一のものである。
【００１５】また、１０は画素数積算回路、１１はＡＰ
Ｃ信号発生回路であり、これらの回路１０、１１は、本
実施例に特有なものである。
Ｃ信号発生回路であり、これらの回路１０、１１は、本
実施例に特有なものである。
【００１６】すなわち、画素数積算回路１０は所定期間
に与えられる画像信号の中から所定レベルの画素信号の
数を積算する積算手段としての機能を有し、ＡＰＣ信号
発生回路１１は画素数積算回路１０の積算結果に基づい
てパネル駆動周波数を変更する周波数変更手段としての
機能を有するものである。
に与えられる画像信号の中から所定レベルの画素信号の
数を積算する積算手段としての機能を有し、ＡＰＣ信号
発生回路１１は画素数積算回路１０の積算結果に基づい
てパネル駆動周波数を変更する周波数変更手段としての
機能を有するものである。
【００１７】ここで、上記の所定期間とは、表示パネル
４の画面走査に同期した任意の期間であり、好ましくは
１垂直走査又は１水平走査の期間である。また、上記の
所定レベルの画素信号とは、表示パネル４の選択表示セ
ルを点灯（自発光）させ得るレベルを持つ画素信号であ
り、例えば、白／黒２階調のディジタル画素信号であれ
ば白レベルに相当する所定論理レベル（Ｈレベル又はＬ
レベル）である。また、上記のパネル駆動周波数とは、
表示パネル４を駆動するために必要な各種波形の周波数
であり、例えば、ＰＤＰの場合の維持放電波形の周波数
である。
４の画面走査に同期した任意の期間であり、好ましくは
１垂直走査又は１水平走査の期間である。また、上記の
所定レベルの画素信号とは、表示パネル４の選択表示セ
ルを点灯（自発光）させ得るレベルを持つ画素信号であ
り、例えば、白／黒２階調のディジタル画素信号であれ
ば白レベルに相当する所定論理レベル（Ｈレベル又はＬ
レベル）である。また、上記のパネル駆動周波数とは、
表示パネル４を駆動するために必要な各種波形の周波数
であり、例えば、ＰＤＰの場合の維持放電波形の周波数
である。
【００１８】駆動電流Ｉｓは、表示パネル４の表示率、
すなわち全表示セル中の発光セルの割合に比例し、表示
率は、表示パネル４の選択表示セルを点灯させ得るレベ
ルを持つ画素信号の積算数（例えば１垂直期間中の積算
数）に良く相関する。
すなわち全表示セル中の発光セルの割合に比例し、表示
率は、表示パネル４の選択表示セルを点灯させ得るレベ
ルを持つ画素信号の積算数（例えば１垂直期間中の積算
数）に良く相関する。
【００１９】従って、この積算数（以下「積算画素
数」）は、表示に必要な駆動電流Ｉｓの大きさを間接的
に表す値であるから、図２に示すように、積算画素数の
値に基づいてＳａｐｃのＨレベル期間のデューティを変
化させるように構成すれば、駆動電流Ｉｓを直接的に検
出する手段（抵抗素子や高耐圧トランジスタ等）を不要
にでき、駆動電圧Ｖｓの電源インピーダンスの増大を招
くことなく、集積化に適した回路構成を実現できるので
ある。
数」）は、表示に必要な駆動電流Ｉｓの大きさを間接的
に表す値であるから、図２に示すように、積算画素数の
値に基づいてＳａｐｃのＨレベル期間のデューティを変
化させるように構成すれば、駆動電流Ｉｓを直接的に検
出する手段（抵抗素子や高耐圧トランジスタ等）を不要
にでき、駆動電圧Ｖｓの電源インピーダンスの増大を招
くことなく、集積化に適した回路構成を実現できるので
ある。
【００２０】次に、実施例の理解を助けるため、上述原
理構成のいくつかの具体例について説明する。まず、上
述原理構成の第１具体例について説明する。
理構成のいくつかの具体例について説明する。まず、上
述原理構成の第１具体例について説明する。
【００２１】図３は画素数積算回路及びＡＰＣ信号発生
回路の具体的な構成例である。なお、ここでは説明の簡
単化のために、表示パネル４の全表示セル数を２５６若
しくはそれ以下としている。図３において、１２は画素
信号ＤＡＴＡ中のＨレベル（表示パネル４の選択表示セ
ルを点灯させ得るレベル）のビットをカウントする８ビ
ット出力（すなわち０(10)から２５６(10)までの積算値
を出力）のバイナリカウンタであり、このバイナリカウ
ンタ１２は、微小な遅延時間を有する遅延回路１３を通
過した垂直同期信号Ｖｓｙｎｃに同期して１垂直期間毎
にリセット（積算値を０(10)にする）される。バイナリ
カウンタ１２の最上位ビットからｎビット（ｎはパネル
駆動波形の周波数可変段階数に対応し例えば図２のよう
に３段階であればｎ＝２、実用的な１６段階であればｎ
＝４となる；図では便宜的にｎ＝４としている）は、ｎ
ビットのラッチ１４によって１垂直走査の間ラッチさ
れ、ラッチ１４のｎビット出力（すなわち１垂直走査期
間中におけるＨレベル画素信号の積算値；以下、便宜的
に符号Ｄｓで表す）は、コンパレータ１５の一方側入力
（ｎビットのＡ入力）に与えられる。コンパレータ１５
の他方側入力（ｎビットのＢ入力）には、任意周波数の
クロック信号ＣＬＫｓｔをカウントするｎビットのバイ
ナリカウンタ１６のｎビット出力（０段から１６段まで
単調増加を繰り返す周期関数、すなわちディジタル的な
三角波；以下、便宜的に符号Ｄｔで表す）が与えられて
おり、コンパレータ１５は、Ａ入力＜Ｂ入力のとき（Ｄ
ｓ＜Ｄｔのとき）に出力Ｑ（Ｓａｐｃとなる）をＨレベ
ルにする。
回路の具体的な構成例である。なお、ここでは説明の簡
単化のために、表示パネル４の全表示セル数を２５６若
しくはそれ以下としている。図３において、１２は画素
信号ＤＡＴＡ中のＨレベル（表示パネル４の選択表示セ
ルを点灯させ得るレベル）のビットをカウントする８ビ
ット出力（すなわち０(10)から２５６(10)までの積算値
を出力）のバイナリカウンタであり、このバイナリカウ
ンタ１２は、微小な遅延時間を有する遅延回路１３を通
過した垂直同期信号Ｖｓｙｎｃに同期して１垂直期間毎
にリセット（積算値を０(10)にする）される。バイナリ
カウンタ１２の最上位ビットからｎビット（ｎはパネル
駆動波形の周波数可変段階数に対応し例えば図２のよう
に３段階であればｎ＝２、実用的な１６段階であればｎ
＝４となる；図では便宜的にｎ＝４としている）は、ｎ
ビットのラッチ１４によって１垂直走査の間ラッチさ
れ、ラッチ１４のｎビット出力（すなわち１垂直走査期
間中におけるＨレベル画素信号の積算値；以下、便宜的
に符号Ｄｓで表す）は、コンパレータ１５の一方側入力
（ｎビットのＡ入力）に与えられる。コンパレータ１５
の他方側入力（ｎビットのＢ入力）には、任意周波数の
クロック信号ＣＬＫｓｔをカウントするｎビットのバイ
ナリカウンタ１６のｎビット出力（０段から１６段まで
単調増加を繰り返す周期関数、すなわちディジタル的な
三角波；以下、便宜的に符号Ｄｔで表す）が与えられて
おり、コンパレータ１５は、Ａ入力＜Ｂ入力のとき（Ｄ
ｓ＜Ｄｔのとき）に出力Ｑ（Ｓａｐｃとなる）をＨレベ
ルにする。
【００２２】このような構成によれば、図４にその動作
タイミングチャートを示すように、Ｖｓｙｎｃの１周期
中に入力するＨレベルの画素信号ＤＡＴＡの数が積算さ
れ、この積算値はＶｓｙｎｃのタイミングでラッチ１４
に取り込まれた後、遅延回路１３の出力に同期して０
(10)にリセットされる。ここで、ラッチ１４に取り込ま
れた積算値Ｄｓは、１垂直走査期間中に入力したＨレベ
ル（表示パネル４の選択表示セルを点灯させ得るレベ
ル）の画素信号の総数であり、その最大数は、表示パネ
ル４の全表示セルの数（ここでは２５６）に相当する。
図４中破線で示す軌跡は、全ての表示セルを点灯させた
場合の積算値軌跡であり、この場合の電力消費が最も大
きい。
タイミングチャートを示すように、Ｖｓｙｎｃの１周期
中に入力するＨレベルの画素信号ＤＡＴＡの数が積算さ
れ、この積算値はＶｓｙｎｃのタイミングでラッチ１４
に取り込まれた後、遅延回路１３の出力に同期して０
(10)にリセットされる。ここで、ラッチ１４に取り込ま
れた積算値Ｄｓは、１垂直走査期間中に入力したＨレベ
ル（表示パネル４の選択表示セルを点灯させ得るレベ
ル）の画素信号の総数であり、その最大数は、表示パネ
ル４の全表示セルの数（ここでは２５６）に相当する。
図４中破線で示す軌跡は、全ての表示セルを点灯させた
場合の積算値軌跡であり、この場合の電力消費が最も大
きい。
【００２３】図４におけるラッチ１４の出力（Ｄｓ）
は、点灯セル数が最少のとき（ａ）、中ぐらいのとき
（ｂ）及び全セル点灯に近い最大のとき（ｃ）の３段階
を表している。
は、点灯セル数が最少のとき（ａ）、中ぐらいのとき
（ｂ）及び全セル点灯に近い最大のとき（ｃ）の３段階
を表している。
【００２４】段階ａではＤｓの値が小さいために「Ｄｓ
＜Ｄｔ」の期間が長く、コンパレータ１６の出力（Ｓａ
ｐｃ）のＨレベル期間が最大になる。一方、段階ｂでは
Ｄｓの値が中程度に大きくなるために「Ｄｓ＜Ｄｔ」の
期間は中程度となり、さらに、段階ｃではＤｓの値が最
大又は最大に近付くために「Ｄｓ＜Ｄｔ」の期間は最小
又は最小に近付く。
＜Ｄｔ」の期間が長く、コンパレータ１６の出力（Ｓａ
ｐｃ）のＨレベル期間が最大になる。一方、段階ｂでは
Ｄｓの値が中程度に大きくなるために「Ｄｓ＜Ｄｔ」の
期間は中程度となり、さらに、段階ｃではＤｓの値が最
大又は最大に近付くために「Ｄｓ＜Ｄｔ」の期間は最小
又は最小に近付く。
【００２５】従って、コンパレータの１６の出力（Ｓａ
ｐｃ）のＨレベル期間が１垂直走査期間における画素信
号の積算数に反比例して変化するから、このＳａｐｃを
用いて表示パネル４の駆動波形の周波数を変化させれ
ば、従来例のような駆動電流Ｉｓの直接的な検出手段
（抵抗素子や高耐圧のトランジスタ等）を要することな
く、表示率に応じた適正な駆動電流Ｉｓを得ることがで
き、その結果、駆動電圧Ｖｓの電源インピーダンスや回
路規模の増大問題を解決できるとともに、集積化に適し
た回路構成を提供することができる。
ｐｃ）のＨレベル期間が１垂直走査期間における画素信
号の積算数に反比例して変化するから、このＳａｐｃを
用いて表示パネル４の駆動波形の周波数を変化させれ
ば、従来例のような駆動電流Ｉｓの直接的な検出手段
（抵抗素子や高耐圧のトランジスタ等）を要することな
く、表示率に応じた適正な駆動電流Ｉｓを得ることがで
き、その結果、駆動電圧Ｖｓの電源インピーダンスや回
路規模の増大問題を解決できるとともに、集積化に適し
た回路構成を提供することができる。
【００２６】次に、上述原理構成の第２具体例について
説明する。図５はアナログ回路で構成した例である。す
なわち、抵抗２０、オペアンプ２１、コンデンサ２２及
びアナログスイッチ２３は、画素信号ＤＡＴＡのレベル
を積分する第１の積分器２４を構成し、この第１の積分
器２４の積分期間は、微小な遅延時間の遅延回路２５を
通過したＶｓｙｎｃに応答してオン／オフするアナログ
スイッチ２３のオフ期間（１垂直走査期間）に相当す
る。従って、この第１の積分器２４からは１垂直走査期
間における画素信号ＤＡＴＡの積算値が出力され、この
積算値は非遅延のＶｓｙｎｃのタイミングでサンプル＆
ホールド回路２６に保持される。サンプル＆ホールド回
路２６の出力（すなわち１垂直走査期間における画素信
号ＤＡＴＡの積算値；Ｄｓ）は、オペアンプを用いたア
ナログコンパレータ２７の一方入力に与えられ、このア
ナログコンパレータ２７の他方入力には、抵抗２８、オ
ペアンプ２９、コンデンサ３０及びアナログスイッチ３
１からなる第２の積分器３２からの鋸歯状波電圧Ｄｔ
（クロック信号ＣＬＫｓｗの周期ごとにリセットされる
電圧）が与えられており、アナログコンパレータ２７は
Ｄｓ＜ＤｔのときにＨレベルとなる信号（Ｓａｐｃ）を
出力する。
説明する。図５はアナログ回路で構成した例である。す
なわち、抵抗２０、オペアンプ２１、コンデンサ２２及
びアナログスイッチ２３は、画素信号ＤＡＴＡのレベル
を積分する第１の積分器２４を構成し、この第１の積分
器２４の積分期間は、微小な遅延時間の遅延回路２５を
通過したＶｓｙｎｃに応答してオン／オフするアナログ
スイッチ２３のオフ期間（１垂直走査期間）に相当す
る。従って、この第１の積分器２４からは１垂直走査期
間における画素信号ＤＡＴＡの積算値が出力され、この
積算値は非遅延のＶｓｙｎｃのタイミングでサンプル＆
ホールド回路２６に保持される。サンプル＆ホールド回
路２６の出力（すなわち１垂直走査期間における画素信
号ＤＡＴＡの積算値；Ｄｓ）は、オペアンプを用いたア
ナログコンパレータ２７の一方入力に与えられ、このア
ナログコンパレータ２７の他方入力には、抵抗２８、オ
ペアンプ２９、コンデンサ３０及びアナログスイッチ３
１からなる第２の積分器３２からの鋸歯状波電圧Ｄｔ
（クロック信号ＣＬＫｓｗの周期ごとにリセットされる
電圧）が与えられており、アナログコンパレータ２７は
Ｄｓ＜ＤｔのときにＨレベルとなる信号（Ｓａｐｃ）を
出力する。
【００２７】従って、かかるアナログ的な構成であって
も、１垂直走査期間における画素信号の積算値に反比例
してＨレベルデューティが変化する信号（Ｓａｐｃ）を
生成でき、この信号（Ｓａｐｃ）を用いることにより、
従来例のような駆動電流Ｉｓの直接的な検出手段（抵抗
素子や高耐圧のトランジスタ等）を要することなく、表
示率に応じた適正な駆動電流Ｉｓを得ることができ、駆
動電圧Ｖｓの電源インピーダンスや回路規模の増大問題
を解決できるとともに、集積化に適した回路構成を提供
することができる。
も、１垂直走査期間における画素信号の積算値に反比例
してＨレベルデューティが変化する信号（Ｓａｐｃ）を
生成でき、この信号（Ｓａｐｃ）を用いることにより、
従来例のような駆動電流Ｉｓの直接的な検出手段（抵抗
素子や高耐圧のトランジスタ等）を要することなく、表
示率に応じた適正な駆動電流Ｉｓを得ることができ、駆
動電圧Ｖｓの電源インピーダンスや回路規模の増大問題
を解決できるとともに、集積化に適した回路構成を提供
することができる。
【００２８】次に、上述原理構成の第３具体例について
説明する。上記の第１具体例や第２具体例では、静止表
示画面中の僅かな画素の輝度変化にＡＰＣ信号（Ｓａｐ
ｃ）が応答してしまうという欠点、すなわち、静止表示
画面中で例えばカーソル点滅や強調表示のための反転ブ
リンクを行う場合、点滅やブリンクに応答して画素信号
の積算値が変化し、ＡＰＣ信号（Ｓａｐｃ）が変化する
ことにより、画面全体の輝度がチラツクという欠点があ
る。
説明する。上記の第１具体例や第２具体例では、静止表
示画面中の僅かな画素の輝度変化にＡＰＣ信号（Ｓａｐ
ｃ）が応答してしまうという欠点、すなわち、静止表示
画面中で例えばカーソル点滅や強調表示のための反転ブ
リンクを行う場合、点滅やブリンクに応答して画素信号
の積算値が変化し、ＡＰＣ信号（Ｓａｐｃ）が変化する
ことにより、画面全体の輝度がチラツクという欠点があ
る。
【００２９】そこで、本具体例では、かかる欠点を解決
するために、要するに、ある時点での画素数とその後に
続いて入力される新しい画素数とを比較し、その差があ
る一定値を上回った場合に、新しい画素数に基づいて表
示パネルの駆動電力を制御しようとするものである。な
お、第１具体例と共通する回路要素には同一の符号を付
すとともにその説明を省略するものとする。
するために、要するに、ある時点での画素数とその後に
続いて入力される新しい画素数とを比較し、その差があ
る一定値を上回った場合に、新しい画素数に基づいて表
示パネルの駆動電力を制御しようとするものである。な
お、第１具体例と共通する回路要素には同一の符号を付
すとともにその説明を省略するものとする。
【００３０】図６において、８ビットのバイナリカウン
タ１２からのｎビットの出力は、ｎビットの減算回路３
０のＡ入力とｎビットのラッチ３１に与えられる。ラッ
チ３１はアンドゲート３２の出力にＨレベルが現れたと
きにカウンタ１２のｎビット出力をラッチし、そのラッ
チ内容を減算回路３０のＢ入力に与える。減算回路３０
はＡ入力とＢ入力の差値ΔＤｘを計算してその差値ΔＤ
ｘをコンパレータ３３のＢ入力に与え、コンパレータ３
３は、Ａ入力の値（設定レジスタ３４の設定値ΔＤａ；
カーソル点滅や反転ブリンク等の周期的な画素数変化分
に対応した値を上回る値）とＢ入力の値（ΔＤｘ）とを
比較し、「ΔＤａ＜ΔＤｘ」のときに出力ＱからＨレベ
ルの信号Ｓｃを取り出す。信号Ｓｃはアンドゲート３２
の一方入力に与えられ、このアンドゲート３２の他方入
力にはＶｓｙｎｃが与えられている。
タ１２からのｎビットの出力は、ｎビットの減算回路３
０のＡ入力とｎビットのラッチ３１に与えられる。ラッ
チ３１はアンドゲート３２の出力にＨレベルが現れたと
きにカウンタ１２のｎビット出力をラッチし、そのラッ
チ内容を減算回路３０のＢ入力に与える。減算回路３０
はＡ入力とＢ入力の差値ΔＤｘを計算してその差値ΔＤ
ｘをコンパレータ３３のＢ入力に与え、コンパレータ３
３は、Ａ入力の値（設定レジスタ３４の設定値ΔＤａ；
カーソル点滅や反転ブリンク等の周期的な画素数変化分
に対応した値を上回る値）とＢ入力の値（ΔＤｘ）とを
比較し、「ΔＤａ＜ΔＤｘ」のときに出力ＱからＨレベ
ルの信号Ｓｃを取り出す。信号Ｓｃはアンドゲート３２
の一方入力に与えられ、このアンドゲート３２の他方入
力にはＶｓｙｎｃが与えられている。
【００３１】このような構成において、初期状態では、
コンパレータ３３の出力Ｑ（Ｓｃ）はＬレベルであり、
アンドゲート３２の出力もＬレベル固定であるから、カ
ウンタ１２の出力（積算値）は減算回路３２のみに与え
られ、減算回路３０からは、その積算値と同値のΔＤｘ
が出力される。ある時間を経過した時点でΔＤｘの値が
ΔＤａを上回ると、コンパレータ３３の出力Ｑ（Ｓｃ）
がＨレベルに変化し、アンドゲート３２の出力もＨレベ
ルに変化してその時点におけるカウンタ１２の出力がラ
ッチ３１に取り込まれる。そして、減算回路３０は、ラ
ッチ３１の保持内容（以下「旧積算値」）と以降のカウ
ンタ１２の出力（以下「新積算値」）との差値ΔＤｘを
演算し、コンパレータ３３はその差値ΔＤｘが設定値Δ
Ｄａを上回るまで出力Ｑ（Ｓｃ）をＬレベルに固定し続
ける。
コンパレータ３３の出力Ｑ（Ｓｃ）はＬレベルであり、
アンドゲート３２の出力もＬレベル固定であるから、カ
ウンタ１２の出力（積算値）は減算回路３２のみに与え
られ、減算回路３０からは、その積算値と同値のΔＤｘ
が出力される。ある時間を経過した時点でΔＤｘの値が
ΔＤａを上回ると、コンパレータ３３の出力Ｑ（Ｓｃ）
がＨレベルに変化し、アンドゲート３２の出力もＨレベ
ルに変化してその時点におけるカウンタ１２の出力がラ
ッチ３１に取り込まれる。そして、減算回路３０は、ラ
ッチ３１の保持内容（以下「旧積算値」）と以降のカウ
ンタ１２の出力（以下「新積算値」）との差値ΔＤｘを
演算し、コンパレータ３３はその差値ΔＤｘが設定値Δ
Ｄａを上回るまで出力Ｑ（Ｓｃ）をＬレベルに固定し続
ける。
【００３２】従って、出力Ｑ（Ｓｃ）がＬレベルの間、
すなわち図７に示すように、旧積算値と新積算値との差
値ΔＤｘが設定値ΔＤａを上回るまでの間は、ラッチ３
１から同一の積算値（旧積算値）が出力され続けてＳａ
ｐｃのＨレベルデューティが変化しないので、画面全体
の輝度のチラツキを抑えることができ、表示品質を向上
できる。
すなわち図７に示すように、旧積算値と新積算値との差
値ΔＤｘが設定値ΔＤａを上回るまでの間は、ラッチ３
１から同一の積算値（旧積算値）が出力され続けてＳａ
ｐｃのＨレベルデューティが変化しないので、画面全体
の輝度のチラツキを抑えることができ、表示品質を向上
できる。
【００３３】次に、本発明に係るプラズマディスプレイ
装置の第１実施例について説明する。本実施例は、多階
調表示への適用例である。図８はその構成図であり、第
１カウンタ４０は画素信号の第１ビットＤＡＴＡ0 を
カウントし、第２カウンタ４１は画素信号の第２ビット
ＤＡＴＡ1 をカウントする。２個のカウンタ４０、４
１の各ｎビット出力は加算回路４２によって加算され、
その加算値（すなわち４階調表示画素信号の積算値）は
Ｖｓｙｎｃのタイミングでラッチ４３に取り込まれ、こ
のラッチ４３の出力Ｄｓが第１具体例と同様のコンパレ
ータ１５で比較される。
装置の第１実施例について説明する。本実施例は、多階
調表示への適用例である。図８はその構成図であり、第
１カウンタ４０は画素信号の第１ビットＤＡＴＡ0 を
カウントし、第２カウンタ４１は画素信号の第２ビット
ＤＡＴＡ1 をカウントする。２個のカウンタ４０、４
１の各ｎビット出力は加算回路４２によって加算され、
その加算値（すなわち４階調表示画素信号の積算値）は
Ｖｓｙｎｃのタイミングでラッチ４３に取り込まれ、こ
のラッチ４３の出力Ｄｓが第１具体例と同様のコンパレ
ータ１５で比較される。
【００３４】本実施例における画素数の積算は、複数本
の画像データ信号の階調に対する重み付けに合わせて行
うようにしている。図８は、画像データ信号がＤＡＴＡ
0とＤＡＴＡ1 の２ビット、すなわち４階調の場合であ
り、ＤＡＴＡ0 、ＤＡＴＡ1 はそれぞれカウンタ４
０、４１で積算された後、その積算結果が加算回路４２
で加算されるが、カウンタ４１の積算値が階調の２ビッ
ト目に対応する値であるため、２倍の重み付けを付加す
る必要がある。本実施例では、階調の１ビット目に対応
するカウンタ４０の積算値を１ビットずらして（１／２
倍して）加算回路４２に入力することにより、相対的
に、階調の２ビット目に対応する値に２倍の重み付けを
付加している。
の画像データ信号の階調に対する重み付けに合わせて行
うようにしている。図８は、画像データ信号がＤＡＴＡ
0とＤＡＴＡ1 の２ビット、すなわち４階調の場合であ
り、ＤＡＴＡ0 、ＤＡＴＡ1 はそれぞれカウンタ４
０、４１で積算された後、その積算結果が加算回路４２
で加算されるが、カウンタ４１の積算値が階調の２ビッ
ト目に対応する値であるため、２倍の重み付けを付加す
る必要がある。本実施例では、階調の１ビット目に対応
するカウンタ４０の積算値を１ビットずらして（１／２
倍して）加算回路４２に入力することにより、相対的
に、階調の２ビット目に対応する値に２倍の重み付けを
付加している。
【００３５】なお、図８では４階調表示の例を示してい
るが、３階調以上の多階調表示に適用する場合には、そ
の画素信号のビット構成に合わせてカウンタの数を増や
すとともに、重み付けを付加して加算するように、複数
の加算回路を階層的に接続すれば良い。
るが、３階調以上の多階調表示に適用する場合には、そ
の画素信号のビット構成に合わせてカウンタの数を増や
すとともに、重み付けを付加して加算するように、複数
の加算回路を階層的に接続すれば良い。
【００３６】次に、本発明に係るプラズマディスプレイ
装置の第２実施例について説明する。図９は、第１実施
例の構成をアナログ回路で実現した例であり、前記第１
具体例の変形である。
装置の第２実施例について説明する。図９は、第１実施
例の構成をアナログ回路で実現した例であり、前記第１
具体例の変形である。
【００３７】すなわち、第１具体例との相違は、第１の
積分器５０の入力抵抗を画素信号のビットＤＡＴＡ0
、ＤＡＴＡ1 ごとに（ＤＡＴＡ0 に対して抵抗５１
を、またＤＡＴＡ1 に対して抵抗５２）備えるととも
に、各抵抗の値をビット重みに対応させた（抵抗５２の
値は抵抗５１の１／２）点にあり、余は第１具体例に共
通する。
積分器５０の入力抵抗を画素信号のビットＤＡＴＡ0
、ＤＡＴＡ1 ごとに（ＤＡＴＡ0 に対して抵抗５１
を、またＤＡＴＡ1 に対して抵抗５２）備えるととも
に、各抵抗の値をビット重みに対応させた（抵抗５２の
値は抵抗５１の１／２）点にあり、余は第１具体例に共
通する。
【００３８】
【発明の効果】本発明によれば、所定期間中に与えられ
る画素信号数を積算し、その積算結果に基づいて維持放
電波形の周波数を変更するように構成したので、電源効
率の悪化を招くことなく、回路規模に抑えることがで
き、集積化に適応した回路技術を提供できる。
る画素信号数を積算し、その積算結果に基づいて維持放
電波形の周波数を変更するように構成したので、電源効
率の悪化を招くことなく、回路規模に抑えることがで
き、集積化に適応した回路技術を提供できる。
【図１】実施例の原理構成図である。
【図２】実施例の原理波形図である。
【図３】原理構成の具体的な構成図（第１具体例）であ
る。
る。
【図４】図３の動作波形図である。
【図５】原理構成の具体的な構成図（第２具体例）であ
る。
る。
【図６】原理構成の具体的な構成図（第３具体例）であ
る。
る。
【図７】図６の動作波形図である。
【図８】実施例の具体的な構成図（第１実施例）であ
る。
る。
【図９】実施例の具体的な構成図（第２実施例）であ
る。
る。
【図１０】従来例の原理構成図である。
【図１１】従来例の原理波形図である。
４：表示パネル １０：画素数積算回路（積算手段） １１：ＡＰＣ信号発生回路（周波数変更手段）
Claims (3)
- 【請求項１】維持放電波形の周波数に同期させて表示パ
ネルの表示セルを点灯させるプラズマディスプレイ装置
において、 所定期間中に与えられる画素信号数を、階調表示のため
のビット信号単位で積算する積算手段と、該積算手段の
積算結果に基づいて前記維持放電波形の周波数を変更す
る周波数変更手段とを備えたことを特徴とするプラズマ
ディスプレイ装置。 - 【請求項２】前記積算手段は、前記ビット信号単位で積
算したそれぞれの積算結果に、所定の重み付けを付加し
て加算することを含む請求項１記載のプラズマディスプ
レイ装置。 - 【請求項３】維持放電波形の周波数に同期させて表示パ
ネルの表示セルを点灯させるプラズマディスプレイ装置
において、 所定期間中に与えられる画素信号数を、階調表示のため
のビット信号単位で所定の重み付けを付加した後に積算
する積算手段と、該積算手段の積算結果に基づいて前記
維持放電波形の周波数を変更する周波数変更手段とを備
えたことを特徴とするプラズマディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31109799A JP3162040B2 (ja) | 1993-05-25 | 1999-11-01 | プラズマディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31109799A JP3162040B2 (ja) | 1993-05-25 | 1999-11-01 | プラズマディスプレイ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12181393A Division JP3161870B2 (ja) | 1993-05-25 | 1993-05-25 | プラズマディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000098970A JP2000098970A (ja) | 2000-04-07 |
| JP3162040B2 true JP3162040B2 (ja) | 2001-04-25 |
Family
ID=18013112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31109799A Expired - Fee Related JP3162040B2 (ja) | 1993-05-25 | 1999-11-01 | プラズマディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3162040B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020057502A (ko) * | 2001-01-05 | 2002-07-11 | 엘지전자 주식회사 | 가변 유지방전을 이용한 플라즈마 디스플레이 패널의 구동방법 및 장치 |
| JP5049445B2 (ja) | 2002-03-15 | 2012-10-17 | 株式会社日立製作所 | 表示装置およびその駆動方法 |
| JP4612985B2 (ja) | 2002-03-20 | 2011-01-12 | 日立プラズマディスプレイ株式会社 | プラズマディスプレイ装置の駆動方法 |
| EP1437705A1 (en) * | 2003-01-10 | 2004-07-14 | Deutsche Thomson-Brandt Gmbh | Method for optimizing brightness in a display device and apparatus for implementing the method |
| US7348957B2 (en) * | 2003-02-14 | 2008-03-25 | Intel Corporation | Real-time dynamic design of liquid crystal display (LCD) panel power management through brightness control |
-
1999
- 1999-11-01 JP JP31109799A patent/JP3162040B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000098970A (ja) | 2000-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3161870B2 (ja) | プラズマディスプレイ装置 | |
| JP3173469B2 (ja) | プラズマ表示方法及びプラズマ表示装置 | |
| KR20040089881A (ko) | 효율적으로 부팅이 수행되는 전계발광 디스플레이 패널의구동 방법 및 장치 | |
| US7277103B2 (en) | Image display device, image display method, and image display program | |
| JPH08227283A (ja) | 液晶表示装置、その駆動方法及び表示システム | |
| JP4642456B2 (ja) | 背景輝度低減型の電子放出装置 | |
| US5329288A (en) | Flat-panel display device | |
| KR100997477B1 (ko) | 가변의 계조 표현력을 가진 전계 방출 디스플레이 장치 | |
| JPH11296131A (ja) | マトリクス表示ディスプレイの階調表示方法及びこの方法を用いた表示装置 | |
| JP3454003B2 (ja) | 液晶表示装置 | |
| KR20020057801A (ko) | 반사형 액정 디스플레이용 디지털 제어 전류 적분기 | |
| JP3162040B2 (ja) | プラズマディスプレイ装置 | |
| JP3449875B2 (ja) | 波形発生回路及び平面マトリクス型表示装置 | |
| JPH09222871A (ja) | プラズマディスプレイパネルの駆動装置 | |
| JP2003241706A (ja) | 表示装置用電源回路、その制御方法および表示装置ならびに電子機器 | |
| KR100230443B1 (ko) | 플라즈마 표시소자의 구동방법 및 방전유지시간 제어회로 | |
| JP2002189443A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2004145286A (ja) | 画像表示装置及び画像表示方法、並びに画像表示プログラム | |
| CN117524165A (zh) | 一种改善液晶显示设备性能的装置和液晶显示设备的驱动方法 | |
| JP2002311916A (ja) | 駆動方法、表示回路、表示装置 | |
| JP4218616B2 (ja) | 表示装置及びその制御回路、駆動回路、駆動方法 | |
| JPH077246B2 (ja) | ２値表示パネル画像表示装置 | |
| JP2008032797A (ja) | プラズマディスプレイ装置 | |
| KR100280887B1 (ko) | 플라즈마디스플레이패널의구동장치 | |
| US20090231237A1 (en) | Method for driving plasma display panel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010206 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313131 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080223 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090223 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090223 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |