JPH01300295A - 表示制御方式 - Google Patents
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- JPH01300295A JPH01300295A JP63130923A JP13092388A JPH01300295A JP H01300295 A JPH01300295 A JP H01300295A JP 63130923 A JP63130923 A JP 63130923A JP 13092388 A JP13092388 A JP 13092388A JP H01300295 A JPH01300295 A JP H01300295A
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- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 102100040141 Aminopeptidase O Human genes 0.000 description 1
- 108050008333 Aminopeptidase O Proteins 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/66—Transforming electric information into light information
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
- G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
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- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
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- G09G2340/04—Changes in size, position or resolution of an image
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- G09G2340/0421—Horizontal resolution change
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、ＣＲＴディスプレイの表示タイミングでプラ
ズマディスプレイを表示ドライブ制御するプラズマディ
スプレイの表示制御方式に関する。
ズマディスプレイを表示ドライブ制御するプラズマディ
スプレイの表示制御方式に関する。
（従来の技術）
従来、ＣＲＴディスプレイの表示制御に於いては、垂直
同期信号とその前後のフロントポーチ及びバックポーチ
を含む垂直帰線期間が必要となり、一方、プラズマディ
スプレイの表示制御に於いては上記したような大きな垂
直帰線期間を必要としないことから、プラズマディスプ
レイとＣＲＴディスプレイとでは、表示駆動のための表
示タイミングを全く異にしていた。従って、例えばプラ
ズマディスプレイを備えたラップトツブタイプのパーソ
ナルコンピュータに於いて、ＣＲＴディスプレイを外部
表示装置として接続できる構成としたとき、プラズマデ
ィスプレイの表示ドライブに固有の表示タイミング回路
と、ＣＲＴディスプレイの表示ドライブに固有の表示タ
イミング回路とを用意する必要があり、更に上記各表示
タイミングの切替回路が必要となることから構成が繁雑
となる。
同期信号とその前後のフロントポーチ及びバックポーチ
を含む垂直帰線期間が必要となり、一方、プラズマディ
スプレイの表示制御に於いては上記したような大きな垂
直帰線期間を必要としないことから、プラズマディスプ
レイとＣＲＴディスプレイとでは、表示駆動のための表
示タイミングを全く異にしていた。従って、例えばプラ
ズマディスプレイを備えたラップトツブタイプのパーソ
ナルコンピュータに於いて、ＣＲＴディスプレイを外部
表示装置として接続できる構成としたとき、プラズマデ
ィスプレイの表示ドライブに固有の表示タイミング回路
と、ＣＲＴディスプレイの表示ドライブに固有の表示タ
イミング回路とを用意する必要があり、更に上記各表示
タイミングの切替回路が必要となることから構成が繁雑
となる。
（発明が解決しようとする課題）
上記したように、従来では表示機構としてプラズマディ
スプレイを備えたパーソナルコンピュータに於いて、外
部表示機構としてＣＲＴディスプレイを接続可能な構成
としたとき、プラズマディスプレイの表示ドライブに固
有の表示タイミング回路と、ＣＲＴディスプレイの表示
ドライブに回灯の表示タイミング回路とを用意する必要
があり、更に上記各表示タイミングの切替回路が必要と
なることから、構成が繁雑になるという問題があった。
スプレイを備えたパーソナルコンピュータに於いて、外
部表示機構としてＣＲＴディスプレイを接続可能な構成
としたとき、プラズマディスプレイの表示ドライブに固
有の表示タイミング回路と、ＣＲＴディスプレイの表示
ドライブに回灯の表示タイミング回路とを用意する必要
があり、更に上記各表示タイミングの切替回路が必要と
なることから、構成が繁雑になるという問題があった。
又、ＣＲＴディスプレイに於いてはフロントポーチとバ
ックポーチが大きく表示マーシイがあるので、画面が左
右又は上下に若干（数キャラクタ分）ずれても画面全体
を表示できるが、プラズマディスプレイの場合は表示マ
ージンがなく、従ってＣＲＴディスプレイと同様の表示
タイミングで同一画面を表示したとき、ＣＲＴディスプ
レイでは画面が欠けていなくてもプラズマディスプレイ
では画面の一部が欠は表示されないという不都合が生じ
る。
ックポーチが大きく表示マーシイがあるので、画面が左
右又は上下に若干（数キャラクタ分）ずれても画面全体
を表示できるが、プラズマディスプレイの場合は表示マ
ージンがなく、従ってＣＲＴディスプレイと同様の表示
タイミングで同一画面を表示したとき、ＣＲＴディスプ
レイでは画面が欠けていなくてもプラズマディスプレイ
では画面の一部が欠は表示されないという不都合が生じ
る。
本発明は上記実情に鑑みなされたもので、ＣＲＴディス
プレイの表示タイミングでプラズマディスプレイを表示
ドライブ制御でき、これによりプラズマディスプレイを
備えたパーソナルコンピュータに於いて、外部表示機構
としてＣＲＴディスプレイを接続可能な構成としたとき
、表示機構の構成が簡素化でき、経済的にも有利な構成
とすることのできるとともに、ＣＲＴディスプレイを対
象に作られた表示用ソフトウェア（ＢＩＯＳ及びアプリ
ケーションソフトウェア等）を何等の変更を伴わずプラ
ズマディスプレイに使用できるプラズマディスプレイの
表示制御方式を提供することを目的とする。
プレイの表示タイミングでプラズマディスプレイを表示
ドライブ制御でき、これによりプラズマディスプレイを
備えたパーソナルコンピュータに於いて、外部表示機構
としてＣＲＴディスプレイを接続可能な構成としたとき
、表示機構の構成が簡素化でき、経済的にも有利な構成
とすることのできるとともに、ＣＲＴディスプレイを対
象に作られた表示用ソフトウェア（ＢＩＯＳ及びアプリ
ケーションソフトウェア等）を何等の変更を伴わずプラ
ズマディスプレイに使用できるプラズマディスプレイの
表示制御方式を提供することを目的とする。
更に、本発明に於いては、ＣＲＴディスプレイと同様の
表示タイミングで同一画面を表示したとき、ＣＲＴディ
スプレイ上に於いて画面が左右又は上下に若干（数キャ
ラクタ分）ずれが生じてもプラズマディスプレイ上に於
いて画面全体を正確に表示できるプラズマディスプレイ
の表示制御方式を提供することを目的とする。
表示タイミングで同一画面を表示したとき、ＣＲＴディ
スプレイ上に於いて画面が左右又は上下に若干（数キャ
ラクタ分）ずれが生じてもプラズマディスプレイ上に於
いて画面全体を正確に表示できるプラズマディスプレイ
の表示制御方式を提供することを目的とする。
［発明の構成］
（課題を解決するための手段及び作用）本発明は、プラ
ズマディスプレイに、垂直同期信号に続くバックポーチ
を認識する手段と、同手段の認識期間に従い有効表示期
間を設定する手段とを有して、上記有効表示期間に従い
表示データの切出しを行なう構成としたもので、これに
よりＣＲＴディスプレイの表示タイミングでプラズマデ
ィスプレイを表示ドライブ制御でき、プラズマディスプ
レイを備えたパーソナルコンピュータに於いて、外部表
示機構としてＣＲＴディスプレイを接続可能な構成とし
たとき、表示機構の構成が簡素化できるとともに、ＣＲ
Ｔディスプレイを対象に作られた表示用ソフトウェア（
ＢＩＯＳ及びアプリケーションソフトウェア等）を何等
の変更を伴わずプラズマディスプレイに使用でき、経済
的に有利なシステムが実現できる。
ズマディスプレイに、垂直同期信号に続くバックポーチ
を認識する手段と、同手段の認識期間に従い有効表示期
間を設定する手段とを有して、上記有効表示期間に従い
表示データの切出しを行なう構成としたもので、これに
よりＣＲＴディスプレイの表示タイミングでプラズマデ
ィスプレイを表示ドライブ制御でき、プラズマディスプ
レイを備えたパーソナルコンピュータに於いて、外部表
示機構としてＣＲＴディスプレイを接続可能な構成とし
たとき、表示機構の構成が簡素化できるとともに、ＣＲ
Ｔディスプレイを対象に作られた表示用ソフトウェア（
ＢＩＯＳ及びアプリケーションソフトウェア等）を何等
の変更を伴わずプラズマディスプレイに使用でき、経済
的に有利なシステムが実現できる。
又、上記プラズマディスプレイの表示インターフェイス
に、垂直同期信号及びフロントポーチを含む垂直帰線期
間と有効表示期間とを区分する表示制御信号を有して、
同表示制御信号により表示電極を駆動する表示データの
切出しを行なう構成としたもので、これにより表示情報
を常に正しい表示位置に表示でき、ＣＲＴディスプレイ
と同様の表示タイミングで同一画面を表示したとき、Ｃ
ＲＴディスプレイ上に於いて画面が左右又は上下に若干
（数キャラクタ分）ずれが生じてもプラズマディスプレ
イ上に於いて画面全体を正確に表示できる。
に、垂直同期信号及びフロントポーチを含む垂直帰線期
間と有効表示期間とを区分する表示制御信号を有して、
同表示制御信号により表示電極を駆動する表示データの
切出しを行なう構成としたもので、これにより表示情報
を常に正しい表示位置に表示でき、ＣＲＴディスプレイ
と同様の表示タイミングで同一画面を表示したとき、Ｃ
ＲＴディスプレイ上に於いて画面が左右又は上下に若干
（数キャラクタ分）ずれが生じてもプラズマディスプレ
イ上に於いて画面全体を正確に表示できる。
（実施例）
以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例による全体の構成を示すブロ
ック図である。
ック図である。
図中、■乃至４はそれぞれプラズマディスプレイを有し
てなる装置本体内の構成要素をなすもので、ｌはＣＲＴ
コントローラ、２はクロックモジュール、３はドライバ
、４はプラズマディスプレイ（Ｆ Ｄ Ｐ）である。５
は装置本体に接続されるＣＲＴディスプレイである。
てなる装置本体内の構成要素をなすもので、ｌはＣＲＴ
コントローラ、２はクロックモジュール、３はドライバ
、４はプラズマディスプレイ（Ｆ Ｄ Ｐ）である。５
は装置本体に接続されるＣＲＴディスプレイである。
ここでは、ＣＲＴコントローラ１より、ＣＲＴディスプ
レイ５の表示タイミングで生成された、垂直同期信号（
ＶＳＹＮＣ） 、水平同期信号（ＨＳＹＮＣ） 、及び
表示データ（ＤＡＴＡ）等がドライバ３を介してプラズ
マディスプレイ４及びＣＲＴディスプレイ５に供給され
る。この際、垂直同期信号（ＶＳＹＮＣ）と水平同期信
号（ＨＳＹＮＣ）はプラズマディスプレイ４の表示解像
度（ここでは ６４０Ｘ ４８０ ドツト／ ６４０
Ｘ４００ドツト／ ８４０Ｘ３５０ ドツトの３種；
第７図参照）に応じてそれぞれ極性（正／負）が変化す
る（第６図参照）。更に、ＣＲＴコントローラ１より、
ドラ′イバ３を介してプラズマディスプレイ４に、表示
データ（ＤＡＴＡ）の有効表示期間を指定する表示期間
信号（ＥＮＡＢ）が供給され、クロックモジュール２よ
り、ドライバ３を介してプラズマディスプレイ４に、ク
ロック信号３が供給される。
レイ５の表示タイミングで生成された、垂直同期信号（
ＶＳＹＮＣ） 、水平同期信号（ＨＳＹＮＣ） 、及び
表示データ（ＤＡＴＡ）等がドライバ３を介してプラズ
マディスプレイ４及びＣＲＴディスプレイ５に供給され
る。この際、垂直同期信号（ＶＳＹＮＣ）と水平同期信
号（ＨＳＹＮＣ）はプラズマディスプレイ４の表示解像
度（ここでは ６４０Ｘ ４８０ ドツト／ ６４０
Ｘ４００ドツト／ ８４０Ｘ３５０ ドツトの３種；
第７図参照）に応じてそれぞれ極性（正／負）が変化す
る（第６図参照）。更に、ＣＲＴコントローラ１より、
ドラ′イバ３を介してプラズマディスプレイ４に、表示
データ（ＤＡＴＡ）の有効表示期間を指定する表示期間
信号（ＥＮＡＢ）が供給され、クロックモジュール２よ
り、ドライバ３を介してプラズマディスプレイ４に、ク
ロック信号３が供給される。
第２図は上記プラズマディスプレイ４の内部の構成を示
すブロック図である。
すブロック図である。
図中、１１は１画素４ビツト（１６階調）の表示データ
（ＤＡＴＡ）を連続して受け、階調データ（ＧＤ）とし
て出力するデータバッファである。１２はクロック（Ｃ
ＬＫ）と表示期間信号（ＥＮＡＢ）とモード判別／クロ
ックジェネレータ１５からのクロック（ＭＣ）とを受け
て、水平シフトクロック（ＨＳＣ）、ラッチパルス（Ｌ
Ｐ）等を出力するアノードタイミングジェネレータであ
る。Ｉ３はモード判別／クロックジェネレータ１５で生
成されたクロック（ＭＣ）をもとに変調パルス（ＭＰ）
を生成する変調パルス発生回路である。
（ＤＡＴＡ）を連続して受け、階調データ（ＧＤ）とし
て出力するデータバッファである。１２はクロック（Ｃ
ＬＫ）と表示期間信号（ＥＮＡＢ）とモード判別／クロ
ックジェネレータ１５からのクロック（ＭＣ）とを受け
て、水平シフトクロック（ＨＳＣ）、ラッチパルス（Ｌ
Ｐ）等を出力するアノードタイミングジェネレータであ
る。Ｉ３はモード判別／クロックジェネレータ１５で生
成されたクロック（ＭＣ）をもとに変調パルス（ＭＰ）
を生成する変調パルス発生回路である。
１４は変調パルス発生回路１３より生成される変調パル
ス（ＦｖＩ Ｐ ）のパルス間隔を変えて全階調−様の
輝度調整を行なう輝度調整用の可変抵抗器である。
ス（ＦｖＩ Ｐ ）のパルス間隔を変えて全階調−様の
輝度調整を行なう輝度調整用の可変抵抗器である。
Ｉ５は垂直同期信号（ＶＳＹＮＣ）と水平同期信号（Ｈ
ＳＹＮＣ）の正／負極性（第６図参照）から表示画面の
表示解像度（第７図参照）を判別し、モード切替信号（
ＭＳ）を出力するとともに、各種の内部クロック（ＭＣ
）を生成するモード判別／クロックジェネレータである
。１６は上記表示期間信号（ＥＮＡＢ）と、モード判別
／クロックジェネレータ１５から出力される垂直同期信
号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）。
ＳＹＮＣ）の正／負極性（第６図参照）から表示画面の
表示解像度（第７図参照）を判別し、モード切替信号（
ＭＳ）を出力するとともに、各種の内部クロック（ＭＣ
）を生成するモード判別／クロックジェネレータである
。１６は上記表示期間信号（ＥＮＡＢ）と、モード判別
／クロックジェネレータ１５から出力される垂直同期信
号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）。
モード切替信号（ＭＳ；２ビツト）等とを受けて、カソ
ード電極ドライブのためのスキャニングデータ（ＳＤ）
、垂直シフトクロック（ＶＳＣ）等の信号を発生するカ
ソードタイミング発生回路である。１７は上記カソード
タイミング発生回路１Ｂから発生されたスキャニングデ
ータ（ＳＤ）及び垂直シフトクロック（ＶＳＣ）を受け
て、カソード電極ドライブのためのカソードパルス（Ｃ
ＡＰ Ｏ〜ＣＡＰ４７９）を出力するカソードドライ
バである。１８は上記データバッファ１１からの階調デ
ータ（Ｇ Ｄ）と、アノードタイミングジェネレータ１
２からの水平シフトクロック（ＨＳＣ）及びラッチパル
ス（Ｌ Ｐ）と、変調パルス発生回路１３からの変調パ
ルス（ＭＰ）とを受けて、階調データ（ＣＤ）を水平シ
フトクロック（ＨＳＣ）により内部のシフトレジスタに
読込み、ラッチパルス（Ｌ Ｐ）により６４０画素のデ
ータを内部ラッチ回路ヘラッチし、変調パルス（ＭＰ）
によりパルス幅制御を行なって、画素データの階調に従
うパルス幅をもったｆノードパルス（ＡＮＰ Ｏ〜Ａ
ＮＰ６３９）を出力するアノードドライバである。
ード電極ドライブのためのスキャニングデータ（ＳＤ）
、垂直シフトクロック（ＶＳＣ）等の信号を発生するカ
ソードタイミング発生回路である。１７は上記カソード
タイミング発生回路１Ｂから発生されたスキャニングデ
ータ（ＳＤ）及び垂直シフトクロック（ＶＳＣ）を受け
て、カソード電極ドライブのためのカソードパルス（Ｃ
ＡＰ Ｏ〜ＣＡＰ４７９）を出力するカソードドライ
バである。１８は上記データバッファ１１からの階調デ
ータ（Ｇ Ｄ）と、アノードタイミングジェネレータ１
２からの水平シフトクロック（ＨＳＣ）及びラッチパル
ス（Ｌ Ｐ）と、変調パルス発生回路１３からの変調パ
ルス（ＭＰ）とを受けて、階調データ（ＣＤ）を水平シ
フトクロック（ＨＳＣ）により内部のシフトレジスタに
読込み、ラッチパルス（Ｌ Ｐ）により６４０画素のデ
ータを内部ラッチ回路ヘラッチし、変調パルス（ＭＰ）
によりパルス幅制御を行なって、画素データの階調に従
うパルス幅をもったｆノードパルス（ＡＮＰ Ｏ〜Ａ
ＮＰ６３９）を出力するアノードドライバである。
１９は上記カソードドライバ１７から出力されるカソー
ドパルス（ＣＡＰ Ｏ〜ＣＡＰ４７９）をカソード電
極に受け、アノードドライバ１８から出力されるアノー
ドパルス（ＡＮＰ Ｏ〜ＡＮＰＢ３９）をアノード電
極に受けて、ここでは最大表示解像度６４０Ｘ４８０ド
ツト・１６階調で表示データを表示出力するディスプレ
イパネルである。
ドパルス（ＣＡＰ Ｏ〜ＣＡＰ４７９）をカソード電
極に受け、アノードドライバ１８から出力されるアノー
ドパルス（ＡＮＰ Ｏ〜ＡＮＰＢ３９）をアノード電
極に受けて、ここでは最大表示解像度６４０Ｘ４８０ド
ツト・１６階調で表示データを表示出力するディスプレ
イパネルである。
第３図は上記第２図に示す内部構成のプラズマディスプ
レイ４に供給される各種信号のタイミング信号 画面周期、ｔ２は垂直同期信号（ＶＳＹＮＣ）期間、ｔ
３は垂直帰線期間に含まれる垂直バックポーチ（第１３
図ＶＢＰ参照）、ｔ４は１ライン表示明間、ｔ５は垂直
帰線期間に含まれる垂直フロントポーチ（第１３図ＶＦ
Ｐ参照）、ｔ８は水平同期信号（ＨＳ ＹＮ Ｃ）期間
、ｔ９は水平バックポーチ（第１３図ＨＢＰ参照）、ｔ
ｉＯは表示期間信号（ＥＮＡＢ）の幅に相当するａ効表
示データ幅、ｔｌｌは水平フロントポーチ（第１３図Ｈ
ＦＰ参照）である。これら谷信号の具体的な設定時間幅
は第６図に示される。
レイ４に供給される各種信号のタイミング信号 画面周期、ｔ２は垂直同期信号（ＶＳＹＮＣ）期間、ｔ
３は垂直帰線期間に含まれる垂直バックポーチ（第１３
図ＶＢＰ参照）、ｔ４は１ライン表示明間、ｔ５は垂直
帰線期間に含まれる垂直フロントポーチ（第１３図ＶＦ
Ｐ参照）、ｔ８は水平同期信号（ＨＳ ＹＮ Ｃ）期間
、ｔ９は水平バックポーチ（第１３図ＨＢＰ参照）、ｔ
ｉＯは表示期間信号（ＥＮＡＢ）の幅に相当するａ効表
示データ幅、ｔｌｌは水平フロントポーチ（第１３図Ｈ
ＦＰ参照）である。これら谷信号の具体的な設定時間幅
は第６図に示される。
第４図は表示解像度６４０Ｘ ４８０ ドツト（第７図
＜ａ＞ Ｖ照）の際のプラズマディスプレイ４内の各部
の信号状態を示すタイミングチャートである。
＜ａ＞ Ｖ照）の際のプラズマディスプレイ４内の各部
の信号状態を示すタイミングチャートである。
第５図は表示解像度６４０Ｘ ４００ ドツト（第７図
（ｂ）参照）の際（又は［１４０Ｘ ３５０ ドツト（
第７図（Ｃ）参照）の際）のプラズマディスプレイ４内
の各部の信号状態を示すタイミングチャートである。こ
こでは上下各４０ライン分の非表示領域に対して、表示
領域より間隔の短い垂直シフトクロック（Ｖ Ｓ Ｃ）
を生成している。
（ｂ）参照）の際（又は［１４０Ｘ ３５０ ドツト（
第７図（Ｃ）参照）の際）のプラズマディスプレイ４内
の各部の信号状態を示すタイミングチャートである。こ
こでは上下各４０ライン分の非表示領域に対して、表示
領域より間隔の短い垂直シフトクロック（Ｖ Ｓ Ｃ）
を生成している。
第６図は上記モード判別／クロックジェネレータ１５に
於いて、垂直同期信号（ＶＳＹＮＣ）及び水平同期信号
（ＨＳＹＮＣ）の極性と、同極性状態により判別される
表示解像度（６４０Ｘ４８０ ドラ１−／ ６４０Ｘ
４００ ドツト／ Ｇ４０Ｘ３５０ ドツト）の
関係、及び各表示解像度に於ける上記第３図に示す各部
の信号時間幅を示す図である。
於いて、垂直同期信号（ＶＳＹＮＣ）及び水平同期信号
（ＨＳＹＮＣ）の極性と、同極性状態により判別される
表示解像度（６４０Ｘ４８０ ドラ１−／ ６４０Ｘ
４００ ドツト／ Ｇ４０Ｘ３５０ ドツト）の
関係、及び各表示解像度に於ける上記第３図に示す各部
の信号時間幅を示す図である。
第７図は上記各表示解像度（Ｇ４０Ｘ ４８０ ドツト
／ ０４０ｘ ４００ ドツト／ Ｇ４０Ｘ３５０
ドツト）に於ける表示／非表示領域の関係を示したも
ので、同図（ａ）は表示解像度８４０Ｘ ４８０ ドツ
ト、同図（ｂ）は表示解像度０４０Ｘ ４００ ドツト
、表示解像度Ｇ４０Ｘ ３５０ ドツトである。ここで
はＧ４０Ｘ ４００ ドツト、 ６４０Ｘ ３５０
ドツト等、表示解像度がディスプレイパネル１９上の
物理的な最大解像度より低いとき、その表示エリアを常
に画面中央に位置させている。尚、図中の斜線部分は非
表示領域を示す。
／ ０４０ｘ ４００ ドツト／ Ｇ４０Ｘ３５０
ドツト）に於ける表示／非表示領域の関係を示したも
ので、同図（ａ）は表示解像度８４０Ｘ ４８０ ドツ
ト、同図（ｂ）は表示解像度０４０Ｘ ４００ ドツト
、表示解像度Ｇ４０Ｘ ３５０ ドツトである。ここで
はＧ４０Ｘ ４００ ドツト、 ６４０Ｘ ３５０
ドツト等、表示解像度がディスプレイパネル１９上の
物理的な最大解像度より低いとき、その表示エリアを常
に画面中央に位置させている。尚、図中の斜線部分は非
表示領域を示す。
第８図はカソードタイミング発生回路１６の内部回路構
成を示すブロック図である。
成を示すブロック図である。
図中、２Ｉは垂直同期信号（ＶＳＹＮＣ）と表示期間信
号（ＥＮＡＢ）から垂直シフトクロック（ＶＳＣ）の生
成タイミング信号２５を作るフリップフロップ（Ｆ／Ｆ
） 、２２は同フリップフロップ２１て作られた信号２
５と水平同期信号（ＨＳＹＮＣ）とから垂直シフトクロ
ック（ＶＳＣ）を作るアンドゲートである。２３は垂直
同期信号（ＶＳＹＮＣ）と表示期間信号（ＥＮＡＢ）か
らスキャニングデータ（Ｓ Ｄ）の生成タイミング信号
２６を作るフリップフロップ（Ｆ／Ｆ）、２４はフリッ
プフロップ２３で作られた信号２Ｂとアンドゲート２２
で作られた垂直シフトクロック（ＶＳＣ）とからスキャ
ニングデータ（ＳＤ）を作るフリップフロップ（Ｆ／Ｆ
）である。
号（ＥＮＡＢ）から垂直シフトクロック（ＶＳＣ）の生
成タイミング信号２５を作るフリップフロップ（Ｆ／Ｆ
） 、２２は同フリップフロップ２１て作られた信号２
５と水平同期信号（ＨＳＹＮＣ）とから垂直シフトクロ
ック（ＶＳＣ）を作るアンドゲートである。２３は垂直
同期信号（ＶＳＹＮＣ）と表示期間信号（ＥＮＡＢ）か
らスキャニングデータ（Ｓ Ｄ）の生成タイミング信号
２６を作るフリップフロップ（Ｆ／Ｆ）、２４はフリッ
プフロップ２３で作られた信号２Ｂとアンドゲート２２
で作られた垂直シフトクロック（ＶＳＣ）とからスキャ
ニングデータ（ＳＤ）を作るフリップフロップ（Ｆ／Ｆ
）である。
尚、アノードタイミングジェネレータ１２についてもそ
の内部構成は上記第８図に示す構成と略同様であり、上
記第８図に於いて、垂直同期信号（ＶＳＹＮＣ）を水平
同期信号（ＨＳＹＮＣ）に、水平同期信号（ＨＳＹＮＣ
）をクロック（ＣＬＫ）にそれぞれ置換えることにより
実現できる。
の内部構成は上記第８図に示す構成と略同様であり、上
記第８図に於いて、垂直同期信号（ＶＳＹＮＣ）を水平
同期信号（ＨＳＹＮＣ）に、水平同期信号（ＨＳＹＮＣ
）をクロック（ＣＬＫ）にそれぞれ置換えることにより
実現できる。
第９図は上記第８図に於ける各部の信号タイミングを示
すタイミングチャートである。
すタイミングチャートである。
第１０図及び第１１図はそれぞれカソードタイミング発
生回路１６の他の実施例による構成を示したもので、上
記第８図に示す構成が表示期間信号（ＥＮＡＢ）を用い
て垂直シフトクロック（Ｖ Ｓ Ｃ）及びスキャニング
データ（ＳＤ）を生成していたのに対し、ここでは、垂
直同期信号（ＶＳＹＮＣ）と水平同期信号（ＨＳＹＮＣ
）とから垂直シフトクロック（ＶＳＣ）及びスキャニン
グデータ（ＳＤ）を生成している。
生回路１６の他の実施例による構成を示したもので、上
記第８図に示す構成が表示期間信号（ＥＮＡＢ）を用い
て垂直シフトクロック（Ｖ Ｓ Ｃ）及びスキャニング
データ（ＳＤ）を生成していたのに対し、ここでは、垂
直同期信号（ＶＳＹＮＣ）と水平同期信号（ＨＳＹＮＣ
）とから垂直シフトクロック（ＶＳＣ）及びスキャニン
グデータ（ＳＤ）を生成している。
図中、３１は垂直同期信号（ＶＳＹＮＣ）と水平同期信
号（ＨＳＹＮＣ）とから表示期間のタイミング信号３５
を作るカウンタ、３２は同カウンタ３１で生成した信号
３５と垂直同期信号（ＶＳＹＮＣ）とから、垂直同期信
号（ＶＳＹＮＣ）発生後の最初の表示期間のタイミング
信号３５を抜取り、垂直シフトクロック（ＶＳＣ）及び
スキャニングデータ（ＳＤ）生成のためのタイミング信
号３６を作るフリップフロップ（Ｆ／Ｆ）である。３３
は上記フリップフロップ３２で作られた信号３６と水平
同期信号（ＨＳＹＮＣ）とから垂直シフトクロック（Ｖ
Ｓ Ｃ）を作るアンドゲートである。３４はフリップ
フロップ３２で作られた信号３６とアンドゲート３３で
作られた垂直シフトクロック（ＶＳＣ）とからスキャニ
ングデータ（Ｓ Ｄ）を作るフリップフロップ（Ｆ／Ｆ
）である。
号（ＨＳＹＮＣ）とから表示期間のタイミング信号３５
を作るカウンタ、３２は同カウンタ３１で生成した信号
３５と垂直同期信号（ＶＳＹＮＣ）とから、垂直同期信
号（ＶＳＹＮＣ）発生後の最初の表示期間のタイミング
信号３５を抜取り、垂直シフトクロック（ＶＳＣ）及び
スキャニングデータ（ＳＤ）生成のためのタイミング信
号３６を作るフリップフロップ（Ｆ／Ｆ）である。３３
は上記フリップフロップ３２で作られた信号３６と水平
同期信号（ＨＳＹＮＣ）とから垂直シフトクロック（Ｖ
Ｓ Ｃ）を作るアンドゲートである。３４はフリップ
フロップ３２で作られた信号３６とアンドゲート３３で
作られた垂直シフトクロック（ＶＳＣ）とからスキャニ
ングデータ（Ｓ Ｄ）を作るフリップフロップ（Ｆ／Ｆ
）である。
第１２図は上記表示期間信号（ＥＮＡＢ）を用゛いない
ときの表示位置のずれを説明するための図であり、同図
（ａ）は水平同期信号（ＨＳＹＮＣ）が正常な状態にあ
るとき、同図（ｂ）は水平同期信号（ＨＳＹＮＣ）がず
れたときの各状態を示している。このような水平同期信
号（ＨＳＹＮＣ）のずれにより、第１３図（ｂｌ ）
、 （ｂ２ ）に示す如く、ＣＲＴディスプレイ５の
画面上に於いては表示位置のずれが若干生じても表示デ
ータの一部が欠けることはない（ｂ２）が、プラズマデ
ィスプレイ４の画面上に於いては表示位置のずれが若干
生じても表示データの一部が欠けてしまう（ｂｌ）。こ
れに対して、上記表示期間信号（ＥＮＡＢ）を用いたと
きは、有効表示期間が指定され、有効な表示データと表
示タイミングの同期がとれるので、第１３図（ｃｌ ）
、 （ｃ２ ）に示す如く、ＣＲＴディスプレイ５
の画面上に於いては表示位置のずれが若干生じても（ｂ
２）、プラズマディスプレイ４の画面上に於いては表示
位置のずれがなく、常に正常な表示位置上でデータ表示
が可能となる。
ときの表示位置のずれを説明するための図であり、同図
（ａ）は水平同期信号（ＨＳＹＮＣ）が正常な状態にあ
るとき、同図（ｂ）は水平同期信号（ＨＳＹＮＣ）がず
れたときの各状態を示している。このような水平同期信
号（ＨＳＹＮＣ）のずれにより、第１３図（ｂｌ ）
、 （ｂ２ ）に示す如く、ＣＲＴディスプレイ５の
画面上に於いては表示位置のずれが若干生じても表示デ
ータの一部が欠けることはない（ｂ２）が、プラズマデ
ィスプレイ４の画面上に於いては表示位置のずれが若干
生じても表示データの一部が欠けてしまう（ｂｌ）。こ
れに対して、上記表示期間信号（ＥＮＡＢ）を用いたと
きは、有効表示期間が指定され、有効な表示データと表
示タイミングの同期がとれるので、第１３図（ｃｌ ）
、 （ｃ２ ）に示す如く、ＣＲＴディスプレイ５
の画面上に於いては表示位置のずれが若干生じても（ｂ
２）、プラズマディスプレイ４の画面上に於いては表示
位置のずれがなく、常に正常な表示位置上でデータ表示
が可能となる。
第１３図は上記表示期間信号（ＥＮＡＢ）を用いた構成
と同信号を用いない構成とで、その表示位置ずれ状態の
相違を対比して示したもので、同図（ａｔ ）は通常状
態でのプラズマディスプレイ４の表示例、同図（ａ２）
は同ＣＲＴディスプレイ５の表示例、同図（ｂｌ）は上
記表示期間信号（ＥＮＡＢ）を用いない構成で、水平同
期信号（ＨＳＹＮＣ）のずれに伴う表示位置のずれが生
じたときのプラズマディスプレイ４の表示例（破線部分
が表示データの欠けた部分）、同図（ｂ２）は同ＣＲＴ
ディスプレイ５の表示例、同図（ｃｌ）は上記表示期間
信号（ＥＮＡＢ）を用いた構成で、水平同期信号（ＨＳ
ＹＮＣ）のずれに伴う表示位置のずれが生じたときのプ
ラズマディスプレイ４の表示例（表示データの欠けが無
い）、同図（ｃ２）は同ＣＲＴディスプレイ５の表示例
である。
と同信号を用いない構成とで、その表示位置ずれ状態の
相違を対比して示したもので、同図（ａｔ ）は通常状
態でのプラズマディスプレイ４の表示例、同図（ａ２）
は同ＣＲＴディスプレイ５の表示例、同図（ｂｌ）は上
記表示期間信号（ＥＮＡＢ）を用いない構成で、水平同
期信号（ＨＳＹＮＣ）のずれに伴う表示位置のずれが生
じたときのプラズマディスプレイ４の表示例（破線部分
が表示データの欠けた部分）、同図（ｂ２）は同ＣＲＴ
ディスプレイ５の表示例、同図（ｃｌ）は上記表示期間
信号（ＥＮＡＢ）を用いた構成で、水平同期信号（ＨＳ
ＹＮＣ）のずれに伴う表示位置のずれが生じたときのプ
ラズマディスプレイ４の表示例（表示データの欠けが無
い）、同図（ｃ２）は同ＣＲＴディスプレイ５の表示例
である。
ここで上記各図を参照して本発明の実施例に於ける要部
の動作を説明する。
の動作を説明する。
ＣＲＴコントローラＩからは、ＣＲＴデイスプレィ５の
表示タイミングで生成された、垂直同期信号（ＶＳＹＮ
Ｃ） 、水平同期信号（ＨＳＹＮＣ） 、及び表示デー
タ（ＤＡＴＡ）等がドライバ３を介してプラズマディス
プレイ４及びＣＲＴディスプレイ５に供給される。この
際、垂直同期信号（ＶＳＹＮＣ）と水平同期信号（ＨＳ
ＹＮＣ）は第７図に示す、プラズマディスプレイ４の表
示解像度（８４０Ｘ ４８０ ドツト／６４０Ｘ ４０
０ ドツト／ ６４０ｘ ３５０ ドツト）に応
じてそれぞれ極性（正／負）が第６図に示すように変化
する。更に、ＣＲＴコントローラ１からは、ドライバ３
を介してプラズマディスプレイ４に、表示データ（ＤＡ
ＴＡ）の有効表示期間を指定する表示期間信号（ＥＮＡ
Ｂ）が供給され、クロックモジュール２より、ドライバ
３を介してプラズマディスプレイ４に、クロック信号３
が供給される。
表示タイミングで生成された、垂直同期信号（ＶＳＹＮ
Ｃ） 、水平同期信号（ＨＳＹＮＣ） 、及び表示デー
タ（ＤＡＴＡ）等がドライバ３を介してプラズマディス
プレイ４及びＣＲＴディスプレイ５に供給される。この
際、垂直同期信号（ＶＳＹＮＣ）と水平同期信号（ＨＳ
ＹＮＣ）は第７図に示す、プラズマディスプレイ４の表
示解像度（８４０Ｘ ４８０ ドツト／６４０Ｘ ４０
０ ドツト／ ６４０ｘ ３５０ ドツト）に応
じてそれぞれ極性（正／負）が第６図に示すように変化
する。更に、ＣＲＴコントローラ１からは、ドライバ３
を介してプラズマディスプレイ４に、表示データ（ＤＡ
ＴＡ）の有効表示期間を指定する表示期間信号（ＥＮＡ
Ｂ）が供給され、クロックモジュール２より、ドライバ
３を介してプラズマディスプレイ４に、クロック信号３
が供給される。
プラズマディスプレイ４は上記ＣＲＴディスプレイ５の
表示タイミングで生成された各信号を受けて、同信号に
従いディスプレイパネル１９を表示ドライブ制御する。
表示タイミングで生成された各信号を受けて、同信号に
従いディスプレイパネル１９を表示ドライブ制御する。
即ち、上記１画素４ビツト（１６階調）の表示データ（
ＤＡＴＡ）はデータバッファ１１を介し、階調データ（
ＧＤ）としてアノードドライバ１８に送出される。
ＤＡＴＡ）はデータバッファ１１を介し、階調データ（
ＧＤ）としてアノードドライバ１８に送出される。
ノードタイミングジェネレータ１２は、上記クロック（
ＣＬＫ）と表示期間信号（ＥＮＡＢ）とモード判別／ク
ロックジェネレータ１５からのクロック（ＭＣ）とを受
けて、水平シフトクロック（Ｈ８Ｃ）、ラッチパルス（
Ｌ Ｐ）等を生成し、アノードドライバ■８に出力する
。
ＣＬＫ）と表示期間信号（ＥＮＡＢ）とモード判別／ク
ロックジェネレータ１５からのクロック（ＭＣ）とを受
けて、水平シフトクロック（Ｈ８Ｃ）、ラッチパルス（
Ｌ Ｐ）等を生成し、アノードドライバ■８に出力する
。
変調パルス発生回路１３は、モード判別／クロ・ツクジ
ェネレータ１５て生成されたクロ・ツク（ＭＣ）をもと
に変調パルス（ＭＰ）を生成し、アノードドライバ１８
に出力する。この際、変調パルス発生回路１３より生成
される変調パルス（ＭＰ）のノ々ルス間隔は、輝度調整
用可変抵抗器１４により全階調−様に輝度調整を行なう
ことができる。
ェネレータ１５て生成されたクロ・ツク（ＭＣ）をもと
に変調パルス（ＭＰ）を生成し、アノードドライバ１８
に出力する。この際、変調パルス発生回路１３より生成
される変調パルス（ＭＰ）のノ々ルス間隔は、輝度調整
用可変抵抗器１４により全階調−様に輝度調整を行なう
ことができる。
モード判別／クロックジェネレータ１５は、垂直同期信
号（ＶＳＹＮＣ）と水平同期信号（Ｈ３ＹＮＣ）の正／
負極性（第６図参照）から表示画面の表示解像度（第７
図参照）を判別し、モード切替信号（ＭＳ）を出力する
とともに、各種の内部クロック（ＭＣ）を生成する。即
ち、モード判別／クロックジェネレータ１５は、垂直同
期信号（ＶＳＹＮＣ）と水平同期信号（Ｈ３ＹＮＣ）が
共に負極性のとき１、第７図（ｂ）に示す６４０Ｘ４８
０ ドツトの表示解像度であることを判断し、垂直同期
信号（ＶＳＹＮＣ）が正極性で水平同期信号（Ｈ３ＹＮ
Ｃ）が負極性のとき、第７図（ｂ）に示す６４０Ｘ ４
００ ド・ントの表示解像度であることを判断し、垂直
同期信号（ＶＳＹＮＣ）が負極性で水平同期信号（Ｈ５
ＹＮＣ）が正極性のとき、第７図（ｃ）に示す６４０Ｘ
３５０ ドツトの表示解像度であることを判断して、
その判断結果に従うモード切替信号（Ｍ Ｓ ）を垂直
同期信号（Ｖ Ｓ ＹＮ Ｃ）及び水平同期信号（Ｈ５
ＹＮＣ）とともにカソードタイミング発生回路１Ｇに送
出する。
号（ＶＳＹＮＣ）と水平同期信号（Ｈ３ＹＮＣ）の正／
負極性（第６図参照）から表示画面の表示解像度（第７
図参照）を判別し、モード切替信号（ＭＳ）を出力する
とともに、各種の内部クロック（ＭＣ）を生成する。即
ち、モード判別／クロックジェネレータ１５は、垂直同
期信号（ＶＳＹＮＣ）と水平同期信号（Ｈ３ＹＮＣ）が
共に負極性のとき１、第７図（ｂ）に示す６４０Ｘ４８
０ ドツトの表示解像度であることを判断し、垂直同期
信号（ＶＳＹＮＣ）が正極性で水平同期信号（Ｈ３ＹＮ
Ｃ）が負極性のとき、第７図（ｂ）に示す６４０Ｘ ４
００ ド・ントの表示解像度であることを判断し、垂直
同期信号（ＶＳＹＮＣ）が負極性で水平同期信号（Ｈ５
ＹＮＣ）が正極性のとき、第７図（ｃ）に示す６４０Ｘ
３５０ ドツトの表示解像度であることを判断して、
その判断結果に従うモード切替信号（Ｍ Ｓ ）を垂直
同期信号（Ｖ Ｓ ＹＮ Ｃ）及び水平同期信号（Ｈ５
ＹＮＣ）とともにカソードタイミング発生回路１Ｇに送
出する。
カソードだいみ発生回路１６は、上記表示期間信号（Ｅ
ＮＡＢ）と、モード判別／クロックジェネレータ１５か
ら出力される垂直同期１言号（ＶＳＹＮＣ）、水平同期
信号（Ｈ３ＹＮＣ）。
ＮＡＢ）と、モード判別／クロックジェネレータ１５か
ら出力される垂直同期１言号（ＶＳＹＮＣ）、水平同期
信号（Ｈ３ＹＮＣ）。
モード切替信号（ＭＳ；２ビツト）等とを受けて、ディ
スプレイパネル１９のカソード電極をドライブのための
スキャニングデータ（ＳＤ）及び垂直シフトクロック（
Ｖ Ｓ Ｃ）等の信号を生成し、カソードドライバ１７
に送出する。
スプレイパネル１９のカソード電極をドライブのための
スキャニングデータ（ＳＤ）及び垂直シフトクロック（
Ｖ Ｓ Ｃ）等の信号を生成し、カソードドライバ１７
に送出する。
カソードドライバ１７は、上記カソードタイミング発生
回路１６から発生されたスキャニングデータ（ＳＤ）及
び垂直シフトクロック（ＶＳＣ）を受けて、カソード電
極ドライブのためのカソードパルス（ＣＡＰ Ｏ〜Ｃ
ＡＰ４７９）を出力する。
回路１６から発生されたスキャニングデータ（ＳＤ）及
び垂直シフトクロック（ＶＳＣ）を受けて、カソード電
極ドライブのためのカソードパルス（ＣＡＰ Ｏ〜Ｃ
ＡＰ４７９）を出力する。
このカソードタイミング発生回路１６の信号生成処理動
作は第８図及び第９図から容易に理解できるので、ここ
ではその説明を省略する。
作は第８図及び第９図から容易に理解できるので、ここ
ではその説明を省略する。
一方、アノードドライバ１８は、上記データバッファ１
１からの階調データ（ＣＤ）と、アノードタイミングジ
ェネレータ１２からの水平シフトクロック（Ｈ３Ｃ）及
びラッチパルス（Ｌ Ｐ）と、変調パルス発生回路１３
から゛の変調パルス（ＭＰ）とを受けて、階調データ（
Ｇ Ｄ）を水平シフトクロック（Ｈ８Ｃ）により内部の
シフトレジスタに読込み、ラッチパルス（Ｌ Ｐ）によ
り６４０画素のデータを内部ラッチ回路ヘラッチし、変
調パルス（ＭＰ）によりパルス幅制御を行なって、画素
データの階調に従うパルス幅をもったアノードパルス（
ＡＮＰ Ｏ〜ＡＮＰ６３９）を出力する。
１からの階調データ（ＣＤ）と、アノードタイミングジ
ェネレータ１２からの水平シフトクロック（Ｈ３Ｃ）及
びラッチパルス（Ｌ Ｐ）と、変調パルス発生回路１３
から゛の変調パルス（ＭＰ）とを受けて、階調データ（
Ｇ Ｄ）を水平シフトクロック（Ｈ８Ｃ）により内部の
シフトレジスタに読込み、ラッチパルス（Ｌ Ｐ）によ
り６４０画素のデータを内部ラッチ回路ヘラッチし、変
調パルス（ＭＰ）によりパルス幅制御を行なって、画素
データの階調に従うパルス幅をもったアノードパルス（
ＡＮＰ Ｏ〜ＡＮＰ６３９）を出力する。
ディスプレイパネル１９は、上記カソードドライバ１７
から出力されるカソードパルス（ＣＡＰ Ｏ〜ＣＡＰ
４７９）をカソード電極に受け、アノードドライバ１８
から出力されるアノードパルス（ＡＮＰ Ｏ〜ＡＮＰ
６３９）をアノード電極に受けて、最大表示解像度６４
０Ｘ４８０ドツト・１６階調で表示データを表示出力す
る。
から出力されるカソードパルス（ＣＡＰ Ｏ〜ＣＡＰ
４７９）をカソード電極に受け、アノードドライバ１８
から出力されるアノードパルス（ＡＮＰ Ｏ〜ＡＮＰ
６３９）をアノード電極に受けて、最大表示解像度６４
０Ｘ４８０ドツト・１６階調で表示データを表示出力す
る。
第３図は上記プラズマディスプレイ４に供給される各種
信号のタイミング例を示すタイミングチャートであり、
上記各表示解像度（８４０Ｘ４８０ ドツト／ ６４
０Ｘ４００ ドツト／ ６４０Ｘ３５０ ドツト
）に応じて第６図に示す如く設定時間幅が異なる。ここ
で、ｔｌは１画面周期、ｔ２は垂直同期信号（ＶＳＹＮ
Ｃ）期間、ｔ３は垂直帰線期間に含まれる垂直バックポ
ーチ（第１３図ＶＢＰ参照）、ｔ４は１ライン表示期間
、ｔ５は垂直帰線期間に含まれる垂直フロントポーチ（
第１３図ＶＦＰ参照）、ｔ８は水平同期信号（Ｈ３ＹＮ
Ｃ）期間、ｔ９は水平バックポーチ（第１３図ＨＢＰ参
照）、ｔｌｏは表示期間信号（ＥＮＡＢ）の幅に相当す
る有効表示データ幅、ｔｌｌは水平フロントポーチ（第
１３図ＨＦＰ参照）である。
信号のタイミング例を示すタイミングチャートであり、
上記各表示解像度（８４０Ｘ４８０ ドツト／ ６４
０Ｘ４００ ドツト／ ６４０Ｘ３５０ ドツト
）に応じて第６図に示す如く設定時間幅が異なる。ここ
で、ｔｌは１画面周期、ｔ２は垂直同期信号（ＶＳＹＮ
Ｃ）期間、ｔ３は垂直帰線期間に含まれる垂直バックポ
ーチ（第１３図ＶＢＰ参照）、ｔ４は１ライン表示期間
、ｔ５は垂直帰線期間に含まれる垂直フロントポーチ（
第１３図ＶＦＰ参照）、ｔ８は水平同期信号（Ｈ３ＹＮ
Ｃ）期間、ｔ９は水平バックポーチ（第１３図ＨＢＰ参
照）、ｔｌｏは表示期間信号（ＥＮＡＢ）の幅に相当す
る有効表示データ幅、ｔｌｌは水平フロントポーチ（第
１３図ＨＦＰ参照）である。
又、表示解像度６４０Ｘ ４８０ ドツト（第７図（ａ
）参照）の際のプラズマディスプレイ４内の各部の信号
状態を第４図に示し、表示解像度６４０Ｘ ４００ ド
ツト（第７図（ｂ）参照）の際（又は８４０Ｘ ３５０
ドツト（第７図（ｃ）参照）の際）のプラズマディス
プレイ４内の各部の信号状態を第５図に示している。こ
の第５図に於いては上下各４０ライン分（又は６５ライ
ン分）の非表示領域（第７図（ｂ）、（ｃ）に示す斜線
部分）に対して、表示領域より間隔の短い垂直シフトク
ロック（ＶＳＣ）を生成し、表示領域の動作タイミング
が圧迫されないようにしている。尚、ここでは第６図か
らも分るように、表示解像度６４０Ｘ ４８０ドツト（
第７図（ａ）参照）の１画面周期ｔ１に対して表示解像
度８４０Ｘ ４００ ドツト（第７図（ｂ）フ照）及び
６４０Ｘ ３５０ ドツト（第７図（ｃ）参照）の１画
面周期ｔ１は短く、この例では、表示解像度６４０Ｘ
４８０ ドツトのとき１秒間に６０画面であるのに対し
、表示解像度６４０Ｘ ４００ ドツト及び６４０Ｘ
３５０ ドツトのとき１秒間に７０画面である。
）参照）の際のプラズマディスプレイ４内の各部の信号
状態を第４図に示し、表示解像度６４０Ｘ ４００ ド
ツト（第７図（ｂ）参照）の際（又は８４０Ｘ ３５０
ドツト（第７図（ｃ）参照）の際）のプラズマディス
プレイ４内の各部の信号状態を第５図に示している。こ
の第５図に於いては上下各４０ライン分（又は６５ライ
ン分）の非表示領域（第７図（ｂ）、（ｃ）に示す斜線
部分）に対して、表示領域より間隔の短い垂直シフトク
ロック（ＶＳＣ）を生成し、表示領域の動作タイミング
が圧迫されないようにしている。尚、ここでは第６図か
らも分るように、表示解像度６４０Ｘ ４８０ドツト（
第７図（ａ）参照）の１画面周期ｔ１に対して表示解像
度８４０Ｘ ４００ ドツト（第７図（ｂ）フ照）及び
６４０Ｘ ３５０ ドツト（第７図（ｃ）参照）の１画
面周期ｔ１は短く、この例では、表示解像度６４０Ｘ
４８０ ドツトのとき１秒間に６０画面であるのに対し
、表示解像度６４０Ｘ ４００ ドツト及び６４０Ｘ
３５０ ドツトのとき１秒間に７０画面である。
勿論これはＣＲＴディスプレイ５の表示タイミングに合
致している。
致している。
又、ここでは６４０Ｘ ４００ ドツト、 ６４０Ｘ
３５０ ドツト等、表示解像度がディスプレイパネル
１９上の物理的な最大解像度より低いとき、その表示エ
リアを常に画面中央に位置させている。
３５０ ドツト等、表示解像度がディスプレイパネル
１９上の物理的な最大解像度より低いとき、その表示エ
リアを常に画面中央に位置させている。
第１０図及び第１１図は本発明の他の実施例によるカソ
ードタイミング発生回路の構成及びタイミングチャート
を示したもので、上記一実施例によるカソードタイミン
グ発生回路ＩＧが、表示期間信号（ＥＮＡＢ）を用いて
、垂直シフトクロック（ＶＳＣ）及びスキャニングデー
タ（ＳＤ）を生成していたのに対し、ここでは、表示期
間信号（ＥＮＡＢ）を用いずに、垂直同期信号（ＶＳＹ
ＮＣ）と水平同期信号（ＨＳＹＮＣ）とから垂直シフト
クロック（ＶＳＣ）及びスキャニングデータ（ＳＤ）を
生成している。
ードタイミング発生回路の構成及びタイミングチャート
を示したもので、上記一実施例によるカソードタイミン
グ発生回路ＩＧが、表示期間信号（ＥＮＡＢ）を用いて
、垂直シフトクロック（ＶＳＣ）及びスキャニングデー
タ（ＳＤ）を生成していたのに対し、ここでは、表示期
間信号（ＥＮＡＢ）を用いずに、垂直同期信号（ＶＳＹ
ＮＣ）と水平同期信号（ＨＳＹＮＣ）とから垂直シフト
クロック（ＶＳＣ）及びスキャニングデータ（ＳＤ）を
生成している。
ここでは、カウンタ３１が垂直同期信号（ＶＳＹＮＣ）
と水平同期信号（ＨＳＹＮＣ）とから表示期間のタイミ
ング信号３５を作り、同カウンタ３１で生成した信号３
５と垂直同期信号（ＶＳＹＮＣ）とから、フリップフロ
ップ（Ｆ／Ｆ）３２が垂直同期信号（Ｖ Ｓ ＹＮ Ｃ
）発生後の最初の表示期間のタイミング信号３５を抜取
り、垂直シフトクロック（ＶＳＣ）及びスキャニングデ
ータ（ＳＤ）生成のためのタイミング信号３６を作って
いる。
と水平同期信号（ＨＳＹＮＣ）とから表示期間のタイミ
ング信号３５を作り、同カウンタ３１で生成した信号３
５と垂直同期信号（ＶＳＹＮＣ）とから、フリップフロ
ップ（Ｆ／Ｆ）３２が垂直同期信号（Ｖ Ｓ ＹＮ Ｃ
）発生後の最初の表示期間のタイミング信号３５を抜取
り、垂直シフトクロック（ＶＳＣ）及びスキャニングデ
ータ（ＳＤ）生成のためのタイミング信号３６を作って
いる。
この表示期間信号（ＥＮＡＢ）を用いないときの表示位
置のずれを第１２図及び第１３図を参照して説明すると
、水平同期信号（ＨＳＹＮＣ）が同図（ａ）に示す正常
な状態から、同図（ｂ）に示す状態にずれたとき、第１
３図（ｂｌ ） 。
置のずれを第１２図及び第１３図を参照して説明すると
、水平同期信号（ＨＳＹＮＣ）が同図（ａ）に示す正常
な状態から、同図（ｂ）に示す状態にずれたとき、第１
３図（ｂｌ ） 。
（ｂ２）に示す如く、ＣＲＴディスプレイ５の画面上に
於いては表示位置のずれが若干束じても表示データの一
部が欠けることはない（ｂ２）が、プラズマディスプレ
イ４の画面上に於いては表示位置のずれが若干束じても
表示データの一部が欠けてしまう（ｂｌ ）。これに対
して、上述した一実施例のように、表示期間信号（ＥＮ
ＡＢ）を用いたときは、有効表示期間が指定され、有効
な表示データと表示タイミングの同期がとれるので、第
１３図（ｃｌ ） 、 （ｃ２ ）に示す如く、ＣＲ
Ｔディスプレイ５の画面上に於いては表示位置のずれが
若干束じても（ｂ’２）、プラズマディスプレイ４の画
面上に於いては表示位置のずれがなく、常に正常な表示
位置上でデータ表示が可能となる。
於いては表示位置のずれが若干束じても表示データの一
部が欠けることはない（ｂ２）が、プラズマディスプレ
イ４の画面上に於いては表示位置のずれが若干束じても
表示データの一部が欠けてしまう（ｂｌ ）。これに対
して、上述した一実施例のように、表示期間信号（ＥＮ
ＡＢ）を用いたときは、有効表示期間が指定され、有効
な表示データと表示タイミングの同期がとれるので、第
１３図（ｃｌ ） 、 （ｃ２ ）に示す如く、ＣＲ
Ｔディスプレイ５の画面上に於いては表示位置のずれが
若干束じても（ｂ’２）、プラズマディスプレイ４の画
面上に於いては表示位置のずれがなく、常に正常な表示
位置上でデータ表示が可能となる。
［発明の効果］
以上詳記したように本発明によるプラズマディスプレイ
の表示制御方式によれば、プラズマディスプレイに、垂
直同期信号に続くバックポーチを認識する手段と、同手
段の認識期間に従い有効表示期間を設定する手段とを有
して、上記有効表示期間に従い表示データの切出しを行
なう構成としたことにより、ＣＲＴディスプレイの表示
タイミングでプラズマディスプレイを表示ドライブ制御
でき、プラズマディスプレイを備えたパーソナルコンピ
ュータに於いて、外部表示機構としてＣＲＴディスプレ
イを接続可能な構成としたとき、表示機構の構成が簡素
化できるとともに、ＣＲＴディスプレイを対象に作られ
た表示用ソフトウェア（Ｂ２Ｏ２及びアプリケーション
ソフトウェア等）を何等の変更を伴わずプラズマディス
プレイに使用でき、紅済的に有利なシステムが実現でき
る。
の表示制御方式によれば、プラズマディスプレイに、垂
直同期信号に続くバックポーチを認識する手段と、同手
段の認識期間に従い有効表示期間を設定する手段とを有
して、上記有効表示期間に従い表示データの切出しを行
なう構成としたことにより、ＣＲＴディスプレイの表示
タイミングでプラズマディスプレイを表示ドライブ制御
でき、プラズマディスプレイを備えたパーソナルコンピ
ュータに於いて、外部表示機構としてＣＲＴディスプレ
イを接続可能な構成としたとき、表示機構の構成が簡素
化できるとともに、ＣＲＴディスプレイを対象に作られ
た表示用ソフトウェア（Ｂ２Ｏ２及びアプリケーション
ソフトウェア等）を何等の変更を伴わずプラズマディス
プレイに使用でき、紅済的に有利なシステムが実現でき
る。
又、上記プラズマディスプレイの表示インターフェイス
に、垂直同期信号及びフロントポーチを含む垂直帰線期
間と有効表示期間とを区分する表示制御信号を釘して、
同表示制御信号により表示電極を駆動する表示データの
切出しを行なう構成としたことにより、表示情報を常に
正しい表示位置に表示でき、ＣＲＴディスプレイと同様
の表示タイミングで同一画面を表示したとき、ＣＲＴデ
ィスプレイ上に於いて画面が左右又は上下に若干（数キ
ャラクタ分）ずれが生じてもプラズマディスプレイ上に
於いて画面全体を正確に表示できる。
に、垂直同期信号及びフロントポーチを含む垂直帰線期
間と有効表示期間とを区分する表示制御信号を釘して、
同表示制御信号により表示電極を駆動する表示データの
切出しを行なう構成としたことにより、表示情報を常に
正しい表示位置に表示でき、ＣＲＴディスプレイと同様
の表示タイミングで同一画面を表示したとき、ＣＲＴデ
ィスプレイ上に於いて画面が左右又は上下に若干（数キ
ャラクタ分）ずれが生じてもプラズマディスプレイ上に
於いて画面全体を正確に表示できる。
第１図乃至第９図はそれぞれ本発明の一実施例を説明す
るためのもので、第１図は本発明の一実施例による全体
の構成を示すブロック図、第２図は上記実施例に於ける
プラズマディスプレイ４の内部の構成を示すブロック図
、第３図は上記第２図に示す内部構成のプラズマディス
プレイ４に供給される各種信号のタイミング例を示すタ
イミングチャート、第４図は上記実施例に於ける表示解
像度６４０Ｘ ４８０ ドツト（第７図（ａ）参照）の
際のプラズマディスプレイ４内の各部の信号状態を示す
タイミングチャート、第５図は上記実施例に於ける表示
解像度６４０Ｘ ４００ ドツト（第７図（ｂ）参照
）の際（又は６４０Ｘ ３５０ ドツト（第７図（ｃ）
参照）の際）のプラズマディスプレイ４内の各部の信号
状態を示すタイミングチャート、第６図は上記実施例に
於いてモード判別／クロックジェネレータ１５に供給さ
れる垂直同期信号（ＶＳＹＮＣ）及び水平同期信号（Ｈ
３ＹＮＣ）の極性と、同極性状態により判別される表示
解像度（Ｇ４０Ｘ４８０ドツト／ ６４０８４００
ドツト／ ６４０Ｘ３５０ ドツト）の関係、及
び各表示解像度に於ける上記第３図に示す各部の信号時
間幅を示す図、第７図（ａ）乃至（ｃ）はそれぞれ上記
各表示解像度に於ける表示／非表示領域の関係を示す図
、第８図は上記実施例に於けるカソードタイミング発生
回路１６の内部回路構成を示すブロック図、第９図は上
記第８図に於ける各部の信号タイミングを示すタイミン
グチャートである。第１０図は本発明の他の実施例によ
るカソードタイミング発生回路の構成を示すブロック図
、第１１図は上記第１０図に於ける各部の信号タイミン
グを示すタイミングチャート、第１２図は上記一実施例
に於ける表示期間信号（ＥＮＡＢ）を用いないときの表
示位置のずれを説明するための図、第１３図は上記一実
施例に於ける表示期間信号（ＥＮＡＢ）を用いた構成と
同信号を用いない構成とでその表示位置ずれ状態の相違
を対比して示す図である。 ４・・・プラズマディスプレイ（ＦＤＰ）、５・・・Ｃ
ＲＴディスプレイ、ｌｌ・・・データバッファ、１２・
・・アノードタイミングジェネレータ、１３・・・変調
パルス発生回路、１４・・・輝度調整用可変抵抗器、１
５・・・モード判別／クロックジェネレータ、１６・・
・カソードタイミング発生回路、１７・・・カソードド
ライバ、１８・・・アノードドライバ、１９・・・ディ
スプレイパネル、ＤＡＴＡ・・・表示データ、ＧＤ・・
・階調データ、ＣＬＫ・・・クロック、ＥＮＡＢ・・・
表示期間信号、Ｈ５Ｃ・・・水平シフトクロック、ＬＰ
・・・ラッチパルス、ＭＰ・・・変調パルス、ＶＳＹＮ
Ｃ・・・垂直同期信号、Ｈ８ＹＮＣ・・・水平同期信号
、ＭＣ・・・内部クロック、ＭＳ・・・モード切替信号
、ＳＤ・・・スキャニングデータ、ＶＳＣ・・・垂直シ
フトクロック、ＡＮＰ （ＡＮＰ Ｏ〜ＡＮＰ１３３
９）・・・アノードパルス、ＣＡＰ（ＣＡＰ Ｏ〜Ｃ
ＡＰ４７９）・・・カソードパルス。 出願人代理人 弁理士 鈴江武彦 ６４０Ｘ４００（又は６７．０×３５０）ＣＡＰ４０（
６５Ｌ−ロー−−３，−−一一−−−ｆヒ５ＹＮＣ 第５図 □ ｌｔ＋○ ２５４２２ｍ５（６如Ｄ） １２５．
４２２ｍ５（６４０Ｄ辷２５Ａ２２ ＝ｓ（６４０Ｄ）
１：第６図 第８図 第１０図 第１１図 （ａ） Ｈ５ＹＮＣ （ｂ） Ｈ５ＹＮＣ ＤＡＴＡ ｉ・Ｗ 第１２図
るためのもので、第１図は本発明の一実施例による全体
の構成を示すブロック図、第２図は上記実施例に於ける
プラズマディスプレイ４の内部の構成を示すブロック図
、第３図は上記第２図に示す内部構成のプラズマディス
プレイ４に供給される各種信号のタイミング例を示すタ
イミングチャート、第４図は上記実施例に於ける表示解
像度６４０Ｘ ４８０ ドツト（第７図（ａ）参照）の
際のプラズマディスプレイ４内の各部の信号状態を示す
タイミングチャート、第５図は上記実施例に於ける表示
解像度６４０Ｘ ４００ ドツト（第７図（ｂ）参照
）の際（又は６４０Ｘ ３５０ ドツト（第７図（ｃ）
参照）の際）のプラズマディスプレイ４内の各部の信号
状態を示すタイミングチャート、第６図は上記実施例に
於いてモード判別／クロックジェネレータ１５に供給さ
れる垂直同期信号（ＶＳＹＮＣ）及び水平同期信号（Ｈ
３ＹＮＣ）の極性と、同極性状態により判別される表示
解像度（Ｇ４０Ｘ４８０ドツト／ ６４０８４００
ドツト／ ６４０Ｘ３５０ ドツト）の関係、及
び各表示解像度に於ける上記第３図に示す各部の信号時
間幅を示す図、第７図（ａ）乃至（ｃ）はそれぞれ上記
各表示解像度に於ける表示／非表示領域の関係を示す図
、第８図は上記実施例に於けるカソードタイミング発生
回路１６の内部回路構成を示すブロック図、第９図は上
記第８図に於ける各部の信号タイミングを示すタイミン
グチャートである。第１０図は本発明の他の実施例によ
るカソードタイミング発生回路の構成を示すブロック図
、第１１図は上記第１０図に於ける各部の信号タイミン
グを示すタイミングチャート、第１２図は上記一実施例
に於ける表示期間信号（ＥＮＡＢ）を用いないときの表
示位置のずれを説明するための図、第１３図は上記一実
施例に於ける表示期間信号（ＥＮＡＢ）を用いた構成と
同信号を用いない構成とでその表示位置ずれ状態の相違
を対比して示す図である。 ４・・・プラズマディスプレイ（ＦＤＰ）、５・・・Ｃ
ＲＴディスプレイ、ｌｌ・・・データバッファ、１２・
・・アノードタイミングジェネレータ、１３・・・変調
パルス発生回路、１４・・・輝度調整用可変抵抗器、１
５・・・モード判別／クロックジェネレータ、１６・・
・カソードタイミング発生回路、１７・・・カソードド
ライバ、１８・・・アノードドライバ、１９・・・ディ
スプレイパネル、ＤＡＴＡ・・・表示データ、ＧＤ・・
・階調データ、ＣＬＫ・・・クロック、ＥＮＡＢ・・・
表示期間信号、Ｈ５Ｃ・・・水平シフトクロック、ＬＰ
・・・ラッチパルス、ＭＰ・・・変調パルス、ＶＳＹＮ
Ｃ・・・垂直同期信号、Ｈ８ＹＮＣ・・・水平同期信号
、ＭＣ・・・内部クロック、ＭＳ・・・モード切替信号
、ＳＤ・・・スキャニングデータ、ＶＳＣ・・・垂直シ
フトクロック、ＡＮＰ （ＡＮＰ Ｏ〜ＡＮＰ１３３
９）・・・アノードパルス、ＣＡＰ（ＣＡＰ Ｏ〜Ｃ
ＡＰ４７９）・・・カソードパルス。 出願人代理人 弁理士 鈴江武彦 ６４０Ｘ４００（又は６７．０×３５０）ＣＡＰ４０（
６５Ｌ−ロー−−３，−−一一−−−ｆヒ５ＹＮＣ 第５図 □ ｌｔ＋○ ２５４２２ｍ５（６如Ｄ） １２５．
４２２ｍ５（６４０Ｄ辷２５Ａ２２ ＝ｓ（６４０Ｄ）
１：第６図 第８図 第１０図 第１１図 （ａ） Ｈ５ＹＮＣ （ｂ） Ｈ５ＹＮＣ ＤＡＴＡ ｉ・Ｗ 第１２図
Claims (2)
- （１）、ＣＲＴディスプレイの表示タイミングでプラズ
マディスプレイを表示ドライブ制御するプラズマディス
プレイの表示制御方式であって、上記プラズマディスプ
レイに、垂直同期信号に続くバックポーチを認識する手
段と、同手段の認識期間に従い有効表示期間を設定する
手段とを有し、上記有効表示期間に従い表示データの切
出しを行なうことを特徴とするプラズマディスプレイの
表示制御方式。 - （２）、ＣＲＴディスプレイの表示タイミングでプラズ
マディスプレイを表示ドライブ制御するプラズマディス
プレイの表示制御方式であって、上記プラズマディスプ
レイの表示インターフェイスに、垂直同期信号及びバッ
クポーチを含む垂直帰線期間と有効表示期間とを区分す
る表示制御信号を有し、同表示制御信号により表示電極
を駆動する表示データの切出しを行なうことを特徴とす
るプラズマディスプレイの表示制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130923A JP2892009B2 (ja) | 1988-05-28 | 1988-05-28 | 表示制御方式 |
| EP19890109480 EP0344623A3 (en) | 1988-05-28 | 1989-05-26 | Plasma display control system |
| KR1019890007202A KR930000455B1 (ko) | 1988-05-28 | 1989-05-27 | 플라즈마 디스플레이 컨트롤 시스템 및 방법 |
| US07/789,537 US5396258A (en) | 1988-05-28 | 1991-11-08 | Plasma display control system |
| US08/326,808 US5592187A (en) | 1988-05-28 | 1994-10-19 | Plasma display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130923A JP2892009B2 (ja) | 1988-05-28 | 1988-05-28 | 表示制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300295A true JPH01300295A (ja) | 1989-12-04 |
| JP2892009B2 JP2892009B2 (ja) | 1999-05-17 |
Family
ID=15045895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130923A Expired - Lifetime JP2892009B2 (ja) | 1988-05-28 | 1988-05-28 | 表示制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5396258A (ja) |
| EP (1) | EP0344623A3 (ja) |
| JP (1) | JP2892009B2 (ja) |
| KR (1) | KR930000455B1 (ja) |
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-
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- 1989-05-27 KR KR1019890007202A patent/KR930000455B1/ko not_active IP Right Cessation
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- 1991-11-08 US US07/789,537 patent/US5396258A/en not_active Expired - Fee Related
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- 1994-10-19 US US08/326,808 patent/US5592187A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150388A (ja) * | 1985-12-25 | 1987-07-04 | 日本電気株式会社 | プラズマ表示装置 |
| JPS62239190A (ja) * | 1986-04-11 | 1987-10-20 | セイコーエプソン株式会社 | 表示制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2892009B2 (ja) | 1999-05-17 |
| EP0344623A3 (en) | 1991-07-24 |
| US5396258A (en) | 1995-03-07 |
| KR890017973A (ko) | 1989-12-18 |
| US5592187A (en) | 1997-01-07 |
| KR930000455B1 (ko) | 1993-01-21 |
| EP0344623A2 (en) | 1989-12-06 |
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