JPH08179721A - 表示装置 - Google Patents
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- JPH08179721A JPH08179721A JP6335894A JP33589494A JPH08179721A JP H08179721 A JPH08179721 A JP H08179721A JP 6335894 A JP6335894 A JP 6335894A JP 33589494 A JP33589494 A JP 33589494A JP H08179721 A JPH08179721 A JP H08179721A
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- timing
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Abstract
(57)【要約】
【目的】 フリーラン周波数とフリーラン移行タイミン
グを独立且つ自由に設定可能とする。 【構成】 表示装置はビデオ信号ＶＩＤＥＯを受け入れ
同期信号ＳＹＮＣを分離すると共に画像信号Ｖｓｉｇを
生成するデコーダ／ドライバ１と、ＳＹＮＣに応じて内
部基準信号ＩＮＴ−ＶＤを作成しこれに基づいてタイミ
ング信号ＶＳＴを出力するタイミングジェネレータ２
と、ディスプレイパネル３とを備えている。タイミング
ジェネレータ２は垂直同期信号Ｖ−ＳＹＮＣに応じて垂
直内部基準信号ＩＮＴ−ＶＤを生成する信号発生回路４
を備えている。又、補助カウンタ回路７を有し、Ｖ−Ｓ
ＹＮＣとは無関係に垂直補助基準信号ＡＵＸ−ＶＤを生
成する。垂直位置カウンタ１１とＪＫフリップフロップ
１２からなる検出回路は、Ｖ−ＳＹＮＣの入力が予め設
定した所望のフリーラン移行タイミングを超えて途絶え
た時又は遅延した時、ＩＮＴ−ＶＤに代えＡＵＸ−ＶＤ
を有効化する。このＡＵＸ−ＶＤのフリーラン周波数は
可変設定可能である。
グを独立且つ自由に設定可能とする。 【構成】 表示装置はビデオ信号ＶＩＤＥＯを受け入れ
同期信号ＳＹＮＣを分離すると共に画像信号Ｖｓｉｇを
生成するデコーダ／ドライバ１と、ＳＹＮＣに応じて内
部基準信号ＩＮＴ−ＶＤを作成しこれに基づいてタイミ
ング信号ＶＳＴを出力するタイミングジェネレータ２
と、ディスプレイパネル３とを備えている。タイミング
ジェネレータ２は垂直同期信号Ｖ−ＳＹＮＣに応じて垂
直内部基準信号ＩＮＴ−ＶＤを生成する信号発生回路４
を備えている。又、補助カウンタ回路７を有し、Ｖ−Ｓ
ＹＮＣとは無関係に垂直補助基準信号ＡＵＸ−ＶＤを生
成する。垂直位置カウンタ１１とＪＫフリップフロップ
１２からなる検出回路は、Ｖ−ＳＹＮＣの入力が予め設
定した所望のフリーラン移行タイミングを超えて途絶え
た時又は遅延した時、ＩＮＴ−ＶＤに代えＡＵＸ−ＶＤ
を有効化する。このＡＵＸ−ＶＤのフリーラン周波数は
可変設定可能である。
Description
【０００１】
【産業上の利用分野】本発明は画像信号を生成するデコ
ーダ／ドライバと、タイミング信号を生成するタイミン
グジェネレータと、タイミング信号に応じて画像信号を
表示する液晶パネル等のディスプレイパネルとを備えた
表示装置に関する。より詳しくは、タイミングジェネレ
ータの内部基準信号発生回路構成に関する。
ーダ／ドライバと、タイミング信号を生成するタイミン
グジェネレータと、タイミング信号に応じて画像信号を
表示する液晶パネル等のディスプレイパネルとを備えた
表示装置に関する。より詳しくは、タイミングジェネレ
ータの内部基準信号発生回路構成に関する。
【０００２】
【従来の技術】近年、液晶パネルが実用的なフラットデ
ィスプレイパネルとして盛んに開発されている。特に、
アクティブマトリクス型の液晶パネルは高精細な画像表
示が可能であり有望視されている。多結晶薄膜トランジ
スタを画素駆動用のスイッチング素子として集積形成し
た液晶パネルは、周辺回路部も内蔵可能であり、その例
を図３に示す。この液晶パネルは行状に配線した複数の
ゲートラインＸと列状に配線した複数のデータラインＹ
と両者の交差部に設けられた複数の画素ＰＸＬとを有し
ている。この画素ＰＸＬは微細な液晶セルからなり行列
状に配置して表示領域を構成する。個々の画素ＰＸＬに
対応してこれを駆動する為薄膜トランジスタＴｒが集積
形成されている。又、周辺回路部として垂直走査回路１
０１を備えており、各ゲートラインＸを順次垂直走査し
て一水平期間（１Ｈ）毎に１行分の画素ＰＸＬを選択す
る。具体的には、外部から入力される垂直スタートパル
スＶＳＴを同じく外部から入力される互いに逆相の垂直
クロック信号ＶＣＫ１，ＶＣＫ２に同期して順次転送
し、選択パルスを各ゲートラインＸに出力する。液晶パ
ネルはさらに水平走査回路１０２を内蔵しており、一水
平期間内で各データラインＹを順次走査し、画像信号Ｖ
ｓｉｇをサンプリングして、選択された１行分の画素Ｐ
ＸＬに点順次で画像信号Ｖｓｉｇを書き込む。具体的に
は、各データラインＹは水平スイッチＨＳＷを介してビ
デオライン１０３に接続されており、外部から画像信号
Ｖｓｉｇの供給を受ける。水平走査回路１０２は順次サ
ンプリングパルスφH1，φH2，φH3，…，φHNを出力し
各水平スイッチＨＳＷを順次開閉駆動して各データライ
ンＹに画像信号Ｖｓｉｇをサンプリングする。この為、
水平走査回路１０２は外部から入力された水平スタート
パルスＨＳＴを同じく外部から入力された互いに逆相の
水平クロック信号ＨＣＫ１，ＨＣＫ２に同期して順次転
送し、上述したサンプリングパルスを順次形成する。
ィスプレイパネルとして盛んに開発されている。特に、
アクティブマトリクス型の液晶パネルは高精細な画像表
示が可能であり有望視されている。多結晶薄膜トランジ
スタを画素駆動用のスイッチング素子として集積形成し
た液晶パネルは、周辺回路部も内蔵可能であり、その例
を図３に示す。この液晶パネルは行状に配線した複数の
ゲートラインＸと列状に配線した複数のデータラインＹ
と両者の交差部に設けられた複数の画素ＰＸＬとを有し
ている。この画素ＰＸＬは微細な液晶セルからなり行列
状に配置して表示領域を構成する。個々の画素ＰＸＬに
対応してこれを駆動する為薄膜トランジスタＴｒが集積
形成されている。又、周辺回路部として垂直走査回路１
０１を備えており、各ゲートラインＸを順次垂直走査し
て一水平期間（１Ｈ）毎に１行分の画素ＰＸＬを選択す
る。具体的には、外部から入力される垂直スタートパル
スＶＳＴを同じく外部から入力される互いに逆相の垂直
クロック信号ＶＣＫ１，ＶＣＫ２に同期して順次転送
し、選択パルスを各ゲートラインＸに出力する。液晶パ
ネルはさらに水平走査回路１０２を内蔵しており、一水
平期間内で各データラインＹを順次走査し、画像信号Ｖ
ｓｉｇをサンプリングして、選択された１行分の画素Ｐ
ＸＬに点順次で画像信号Ｖｓｉｇを書き込む。具体的に
は、各データラインＹは水平スイッチＨＳＷを介してビ
デオライン１０３に接続されており、外部から画像信号
Ｖｓｉｇの供給を受ける。水平走査回路１０２は順次サ
ンプリングパルスφH1，φH2，φH3，…，φHNを出力し
各水平スイッチＨＳＷを順次開閉駆動して各データライ
ンＹに画像信号Ｖｓｉｇをサンプリングする。この為、
水平走査回路１０２は外部から入力された水平スタート
パルスＨＳＴを同じく外部から入力された互いに逆相の
水平クロック信号ＨＣＫ１，ＨＣＫ２に同期して順次転
送し、上述したサンプリングパルスを順次形成する。
【０００３】図４は、図３に示した液晶パネルをディス
プレイパネルとして利用した表示装置の一例を表わして
いる。この表示装置は液晶パネル２０１とデコーダ／ド
ライバ２０２とタイミングジェネレータ２０３とから構
成されている。デコーダ／ドライバ２０２は例えばビデ
オデッキからビデオ信号ＶＩＤＥＯを受け入れ同期信号
ＳＹＮＣを分離すると共に画像信号Ｖｓｉｇを液晶パネ
ル２０１に供給する。タイミングジェネレータ２０３は
同期信号ＳＹＮＣに応じて内部基準信号を作成し、さら
にこれに基づいて前述したタイミング信号ＶＳＴ，ＶＣ
Ｋ１，ＶＣＫ２，ＨＳＴ，ＨＣＫ１，ＨＣＫ２等を液晶
パネル２０１に出力する。液晶パネル２０１は前述した
様にタイミング信号に応じて動作し画像信号Ｖｓｉｇを
順次画素に書き込んで画像を表示する。なお、通常液晶
パネルは交流反転駆動される。この為、デコーダ／ドラ
イバ２０２は例えば１Ｈ毎に極性反転する交流画像信号
Ｖｓｉｇを液晶パネル２０１に供給する。この極性反転
を制御する為、タイミングジェネレータ２０３はデコー
ダ／ドライバ２０２に対して極性反転信号ＦＲＰを供給
する。
プレイパネルとして利用した表示装置の一例を表わして
いる。この表示装置は液晶パネル２０１とデコーダ／ド
ライバ２０２とタイミングジェネレータ２０３とから構
成されている。デコーダ／ドライバ２０２は例えばビデ
オデッキからビデオ信号ＶＩＤＥＯを受け入れ同期信号
ＳＹＮＣを分離すると共に画像信号Ｖｓｉｇを液晶パネ
ル２０１に供給する。タイミングジェネレータ２０３は
同期信号ＳＹＮＣに応じて内部基準信号を作成し、さら
にこれに基づいて前述したタイミング信号ＶＳＴ，ＶＣ
Ｋ１，ＶＣＫ２，ＨＳＴ，ＨＣＫ１，ＨＣＫ２等を液晶
パネル２０１に出力する。液晶パネル２０１は前述した
様にタイミング信号に応じて動作し画像信号Ｖｓｉｇを
順次画素に書き込んで画像を表示する。なお、通常液晶
パネルは交流反転駆動される。この為、デコーダ／ドラ
イバ２０２は例えば１Ｈ毎に極性反転する交流画像信号
Ｖｓｉｇを液晶パネル２０１に供給する。この極性反転
を制御する為、タイミングジェネレータ２０３はデコー
ダ／ドライバ２０２に対して極性反転信号ＦＲＰを供給
する。
【０００４】
【発明が解決しようとする課題】前述した様に、タイミ
ングジェネレータは同期信号に応じて内部基準信号を作
成しこれに基づいてタイミング信号を出力する。しかし
ながら、同期信号の入力が途絶えた場合でも液晶パネル
を駆動させておきたい場合がある。この為、タイミング
ジェネレータは同期信号とは無関係に補助的な内部基準
信号を生成する機能を備えており、所謂フリーランが可
能である。又、外部から入力される同期信号が規格外に
なった時、これに同期する事なくタイミングジェネレー
タがフリーランして適切なタイミング信号を液晶パネル
２０１に供給できる様にしている。例えば、垂直同期信
号の周波数に関して予め設定されているマージン外の同
期信号が入力された時フリーラン状態に移行する。フリ
ーラン状態における補助内部基準信号の周波数をフリー
ラン周波数と呼ぶ。
ングジェネレータは同期信号に応じて内部基準信号を作
成しこれに基づいてタイミング信号を出力する。しかし
ながら、同期信号の入力が途絶えた場合でも液晶パネル
を駆動させておきたい場合がある。この為、タイミング
ジェネレータは同期信号とは無関係に補助的な内部基準
信号を生成する機能を備えており、所謂フリーランが可
能である。又、外部から入力される同期信号が規格外に
なった時、これに同期する事なくタイミングジェネレー
タがフリーランして適切なタイミング信号を液晶パネル
２０１に供給できる様にしている。例えば、垂直同期信
号の周波数に関して予め設定されているマージン外の同
期信号が入力された時フリーラン状態に移行する。フリ
ーラン状態における補助内部基準信号の周波数をフリー
ラン周波数と呼ぶ。
【０００５】図５は、上述したフリーランモードを有す
るタイミングジェネレータの一例を表わしている。この
タイミングジェネレータは垂直同期分離回路３０１、垂
直リセットパルス発生回路３０２、垂直内部基準信号発
生回路３０３、補助カウンタ回路３０４を備えている。
垂直同期分離回路３０１は一定以上の幅（例えば２Ｈ）
を有するＳＹＮＣが外部から入力されると、これを垂直
同期信号Ｖ−ＳＹＮＣと見做して分離出力する。垂直リ
セットパルス発生回路３０２はＶ−ＳＹＮＣに同期して
垂直リセットパルスＸＲＥＳを出力する。垂直内部基準
信号発生回路３０３はＸＲＥＳをロード値として垂直内
部基準信号ＩＮＴ−ＶＤを出力する。なお垂直内部基準
信号発生回路３０３は垂直位置カウンタ３０５を含んで
おり、ＸＲＥＳの入力後所定のタイミングでＩＮＴ−Ｖ
Ｄを出力する様にしている。以上の様に、ＩＮＴ−ＶＤ
は通常標準規格内のＳＹＮＣが入力した場合のみ出力さ
れる。これに対し、無信号時又は規格外のＳＹＮＣが入
力された時、補助カウンタ回路３０４が垂直補助基準信
号ＡＵＸ−ＶＤを出力する。この結果、ゲート３０６を
介してＩＮＴ−ＶＤとＡＵＸ−ＶＤの何れかが出力され
る事になる。この補助カウンタ回路３０４はＩＮＴ−Ｖ
Ｄでリセットされる様になっている。このＩＮＴ−ＶＤ
が入力されない場合、このタイミングでフリーランモー
ドへ移行する論理となっている。なお、ビデオテープの
伸び等によりＶ−ＳＹＮＣの周波数が低くなった時等に
規格外の垂直同期信号が入力される事になる。
るタイミングジェネレータの一例を表わしている。この
タイミングジェネレータは垂直同期分離回路３０１、垂
直リセットパルス発生回路３０２、垂直内部基準信号発
生回路３０３、補助カウンタ回路３０４を備えている。
垂直同期分離回路３０１は一定以上の幅（例えば２Ｈ）
を有するＳＹＮＣが外部から入力されると、これを垂直
同期信号Ｖ−ＳＹＮＣと見做して分離出力する。垂直リ
セットパルス発生回路３０２はＶ−ＳＹＮＣに同期して
垂直リセットパルスＸＲＥＳを出力する。垂直内部基準
信号発生回路３０３はＸＲＥＳをロード値として垂直内
部基準信号ＩＮＴ−ＶＤを出力する。なお垂直内部基準
信号発生回路３０３は垂直位置カウンタ３０５を含んで
おり、ＸＲＥＳの入力後所定のタイミングでＩＮＴ−Ｖ
Ｄを出力する様にしている。以上の様に、ＩＮＴ−ＶＤ
は通常標準規格内のＳＹＮＣが入力した場合のみ出力さ
れる。これに対し、無信号時又は規格外のＳＹＮＣが入
力された時、補助カウンタ回路３０４が垂直補助基準信
号ＡＵＸ−ＶＤを出力する。この結果、ゲート３０６を
介してＩＮＴ−ＶＤとＡＵＸ−ＶＤの何れかが出力され
る事になる。この補助カウンタ回路３０４はＩＮＴ−Ｖ
Ｄでリセットされる様になっている。このＩＮＴ−ＶＤ
が入力されない場合、このタイミングでフリーランモー
ドへ移行する論理となっている。なお、ビデオテープの
伸び等によりＶ−ＳＹＮＣの周波数が低くなった時等に
規格外の垂直同期信号が入力される事になる。
【０００６】この様に、従来のタイミングジェネレータ
ではフリーラン周波数を規定している補助カウンタ回路
３０４により、同時にフリーラン状態へ移行するタイミ
ングを検知していた。即ち、垂直補助基準信号ＡＵＸ−
ＶＤの出力タイミングがフリーラン状態移行タイミング
になる。この為、ユーザ等の要求によりフリーラン周波
数を変更したい場合、同時にフリーラン状態移行タイミ
ングも変化してしまい、自由に設定できるどころか、実
際上はフリーラン周波数及びフリーラン状態移行タイミ
ング共に固定されていた。又、垂直同期信号周波数の高
低変化に対して設定されるマージンも数％しかない為、
すぐフリーラン状態へ移行してしまい、画像が二重に映
し出されるという不具合も生じている。
ではフリーラン周波数を規定している補助カウンタ回路
３０４により、同時にフリーラン状態へ移行するタイミ
ングを検知していた。即ち、垂直補助基準信号ＡＵＸ−
ＶＤの出力タイミングがフリーラン状態移行タイミング
になる。この為、ユーザ等の要求によりフリーラン周波
数を変更したい場合、同時にフリーラン状態移行タイミ
ングも変化してしまい、自由に設定できるどころか、実
際上はフリーラン周波数及びフリーラン状態移行タイミ
ング共に固定されていた。又、垂直同期信号周波数の高
低変化に対して設定されるマージンも数％しかない為、
すぐフリーラン状態へ移行してしまい、画像が二重に映
し出されるという不具合も生じている。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる表示装置は基本的な構成としてデコーダ／ドライバ
とタイミングジェネレータとディスプレイパネルとを備
えている。デコーダ／ドライバはビデオ信号を受け入れ
同期信号を分離すると共に画像信号を生成する。タイミ
ングジェネレータは同期信号に応じて内部基準信号を生
成しこれに基づいてタイミング信号を出力する。ディス
プレイパネルは該タイミング信号に応じて動作し該画像
信号を順次画素に書き込んで画像を表示する。特徴事項
として、前記タイミングジェネレータは信号発生回路と
カウンタ回路とゲート回路と検出回路とを備えている。
該信号発生回路は垂直同期信号に応じて垂直内部基準信
号を生成する。該カウンタ回路は垂直同期信号とは無関
係に垂直補助基準信号を生成する。該ゲート回路は垂直
内部基準信号又は垂直補助基準信号を通過させる。該検
出回路は垂直同期信号の入力が予め設定した所望の限度
時間を超えて途絶えた時又は遅延した時該ゲート回路を
制御して垂直内部基準信号の代わりとなる垂直補助基準
信号を有効化する。該検出回路は該カウンタ回路から独
立して該限度時間を可変設定可能である。又、該カウン
タ回路は該垂直補助基準信号の周期を可変設定可能であ
る。
題を解決する為以下の手段を講じた。即ち、本発明にか
かる表示装置は基本的な構成としてデコーダ／ドライバ
とタイミングジェネレータとディスプレイパネルとを備
えている。デコーダ／ドライバはビデオ信号を受け入れ
同期信号を分離すると共に画像信号を生成する。タイミ
ングジェネレータは同期信号に応じて内部基準信号を生
成しこれに基づいてタイミング信号を出力する。ディス
プレイパネルは該タイミング信号に応じて動作し該画像
信号を順次画素に書き込んで画像を表示する。特徴事項
として、前記タイミングジェネレータは信号発生回路と
カウンタ回路とゲート回路と検出回路とを備えている。
該信号発生回路は垂直同期信号に応じて垂直内部基準信
号を生成する。該カウンタ回路は垂直同期信号とは無関
係に垂直補助基準信号を生成する。該ゲート回路は垂直
内部基準信号又は垂直補助基準信号を通過させる。該検
出回路は垂直同期信号の入力が予め設定した所望の限度
時間を超えて途絶えた時又は遅延した時該ゲート回路を
制御して垂直内部基準信号の代わりとなる垂直補助基準
信号を有効化する。該検出回路は該カウンタ回路から独
立して該限度時間を可変設定可能である。又、該カウン
タ回路は該垂直補助基準信号の周期を可変設定可能であ
る。
【０００８】
【作用】本発明によれば、該検出回路は該カウンタ回路
から独立して該限度時間を可変設定可能である。所望の
限度時間を超えて垂直同期信号の入力が途絶えた時又は
遅延した時、垂直内部基準信号の代わりとなる垂直補助
基準信号が選択され、フリーラン状態へ移行する。即
ち、ユーザ設定によりフリーラン状態への移行タイミン
グを自由に選択できる。但し、この検知タイミング後に
正常な垂直同期信号が再び復帰入力すると、フリーラン
状態は解除される。又、フリーラン状態移行タイミング
とは独立して、ユーザ設定によりフリーラン周波数が自
由に可変選択できる。
から独立して該限度時間を可変設定可能である。所望の
限度時間を超えて垂直同期信号の入力が途絶えた時又は
遅延した時、垂直内部基準信号の代わりとなる垂直補助
基準信号が選択され、フリーラン状態へ移行する。即
ち、ユーザ設定によりフリーラン状態への移行タイミン
グを自由に選択できる。但し、この検知タイミング後に
正常な垂直同期信号が再び復帰入力すると、フリーラン
状態は解除される。又、フリーラン状態移行タイミング
とは独立して、ユーザ設定によりフリーラン周波数が自
由に可変選択できる。
【０００９】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図示する様に、本表示装置はデコーダ
／ドライバ１とタイミングジェネレータ２とディスプレ
イパネル３とから構成されている。デコーダ／ドライバ
１はビデオ信号ＶＩＤＥＯを受け入れ同期信号ＳＹＮＣ
を分離すると共に、画像信号Ｖｓｉｇを生成する。タイ
ミングジェネレータ２は同期信号ＳＹＮＣに応じて内部
基準信号を作成しこれに基づいてタイミング信号を出力
する。なお、本例ではタイミングジェネレータ２の垂直
系のみを表わしており、水平系は図示を省略している。
タイミングジェネレータ２の垂直系は垂直スタートパル
スＶＳＴ等の垂直タイミング信号を出力する。ディスプ
レイパネル３はアクティブマトリクス型の液晶パネル等
からなり、ＶＳＴ等のタイミング信号に応じて動作し、
画像信号Ｖｓｉｇを順次画素に書き込んで画像を表示す
る。
詳細に説明する。図示する様に、本表示装置はデコーダ
／ドライバ１とタイミングジェネレータ２とディスプレ
イパネル３とから構成されている。デコーダ／ドライバ
１はビデオ信号ＶＩＤＥＯを受け入れ同期信号ＳＹＮＣ
を分離すると共に、画像信号Ｖｓｉｇを生成する。タイ
ミングジェネレータ２は同期信号ＳＹＮＣに応じて内部
基準信号を作成しこれに基づいてタイミング信号を出力
する。なお、本例ではタイミングジェネレータ２の垂直
系のみを表わしており、水平系は図示を省略している。
タイミングジェネレータ２の垂直系は垂直スタートパル
スＶＳＴ等の垂直タイミング信号を出力する。ディスプ
レイパネル３はアクティブマトリクス型の液晶パネル等
からなり、ＶＳＴ等のタイミング信号に応じて動作し、
画像信号Ｖｓｉｇを順次画素に書き込んで画像を表示す
る。
【００１０】タイミングジェネレータ２は垂直同期信号
ＳＹＮＣに応じて垂直内部基準信号ＩＮＴ−ＶＤを生成
する信号発生回路４を備えている。なお、この垂直内部
基準信号発生回路４とデコーダ／ドライバ１との間に垂
直同期分離回路５と垂直リセットパルス発生回路６が接
続されている。タイミングジェネレータ２はさらに補助
カウンタ回路７を備えており、垂直同期信号ＳＹＮＣと
は無関係に垂直補助基準信号ＡＵＸ−ＶＤを生成する。
又、ゲート回路を有しており、垂直内部基準信号ＩＮＴ
−ＶＤ又は垂直補助基準信号ＡＵＸ−ＶＤを通過させ
る。具体的には、このゲート回路はアンドゲート８、オ
アゲート９、及び複数のインバータとから構成されてい
る。なお、アンドゲート８を通過した出力ＶＤは、出力
回路１０により論理処理された後、垂直スタートパルス
ＶＳＴ等のタイミング信号としてディスプレイパネル３
に供給される。このタイミングジェネレータ２はさらに
検出回路を備えており、垂直同期信号Ｖ−ＳＹＮＣの入
力が予め設定した所望の限度時間（フリーラン移行タイ
ミング）を超えて途絶えた時又は遅延した時、ゲート回
路を制御して垂直内部基準信号ＩＮＴ−ＶＤの代わりと
なる垂直補助基準信号ＡＵＸ−ＶＤを有効化しフリーラ
ンモードに移行する。具体的には、この検出回路は垂直
内部基準信号発生回路４に内蔵された垂直位置カウンタ
１１とＪＫフリップフロップ（ＦＦ）１２とから構成さ
れている。垂直位置カウンタ１１は補助カウンタ回路７
から独立してフリーラン状態移行タイミング（限度時
間）を可変設定可能である。なお、補助カウンタ回路７
は垂直補助基準信号ＡＵＸ−ＶＤの周期（フリーラン周
期）を可変設定可能である。垂直位置カウンタ１１はＸ
ＲＥＳの入力から何Ｈ目にＩＮＴ−ＶＤを出力するか決
定するものである。この垂直位置カウンタ１１から出力
されるデコード値Ａにより、フリーラン状態へ移行する
タイミングが指定される。即ち、このデコード値Ａが有
効になると、ゲート回路（フリーラン検知ウィンドウ）
が開き、補助カウンタ回路７から出力されるＡＵＸ−Ｖ
Ｄがスルー状態になる。この間、ＩＮＴ−ＶＤに代わっ
てＡＵＸ−ＶＤが出力ＶＤとなり、垂直方向のタイミン
グ信号を生成する。
ＳＹＮＣに応じて垂直内部基準信号ＩＮＴ−ＶＤを生成
する信号発生回路４を備えている。なお、この垂直内部
基準信号発生回路４とデコーダ／ドライバ１との間に垂
直同期分離回路５と垂直リセットパルス発生回路６が接
続されている。タイミングジェネレータ２はさらに補助
カウンタ回路７を備えており、垂直同期信号ＳＹＮＣと
は無関係に垂直補助基準信号ＡＵＸ−ＶＤを生成する。
又、ゲート回路を有しており、垂直内部基準信号ＩＮＴ
−ＶＤ又は垂直補助基準信号ＡＵＸ−ＶＤを通過させ
る。具体的には、このゲート回路はアンドゲート８、オ
アゲート９、及び複数のインバータとから構成されてい
る。なお、アンドゲート８を通過した出力ＶＤは、出力
回路１０により論理処理された後、垂直スタートパルス
ＶＳＴ等のタイミング信号としてディスプレイパネル３
に供給される。このタイミングジェネレータ２はさらに
検出回路を備えており、垂直同期信号Ｖ−ＳＹＮＣの入
力が予め設定した所望の限度時間（フリーラン移行タイ
ミング）を超えて途絶えた時又は遅延した時、ゲート回
路を制御して垂直内部基準信号ＩＮＴ−ＶＤの代わりと
なる垂直補助基準信号ＡＵＸ−ＶＤを有効化しフリーラ
ンモードに移行する。具体的には、この検出回路は垂直
内部基準信号発生回路４に内蔵された垂直位置カウンタ
１１とＪＫフリップフロップ（ＦＦ）１２とから構成さ
れている。垂直位置カウンタ１１は補助カウンタ回路７
から独立してフリーラン状態移行タイミング（限度時
間）を可変設定可能である。なお、補助カウンタ回路７
は垂直補助基準信号ＡＵＸ−ＶＤの周期（フリーラン周
期）を可変設定可能である。垂直位置カウンタ１１はＸ
ＲＥＳの入力から何Ｈ目にＩＮＴ−ＶＤを出力するか決
定するものである。この垂直位置カウンタ１１から出力
されるデコード値Ａにより、フリーラン状態へ移行する
タイミングが指定される。即ち、このデコード値Ａが有
効になると、ゲート回路（フリーラン検知ウィンドウ）
が開き、補助カウンタ回路７から出力されるＡＵＸ−Ｖ
Ｄがスルー状態になる。この間、ＩＮＴ−ＶＤに代わっ
てＡＵＸ−ＶＤが出力ＶＤとなり、垂直方向のタイミン
グ信号を生成する。
【００１１】最後に、図２のタイミングチャートを参照
して、図１に示したタイミングジェネレータ２の動作を
詳細に説明する。（１）は標準規格通りのＳＹＮＣがデ
コーダ／ドライバ１から入力された場合を表わしてい
る。垂直同期分離回路５はＳＹＮＣからＶ−ＳＹＮＣを
分離出力する。垂直リセットパルス発生回路６はこのＶ
−ＳＹＮＣに応答して逐次垂直リセットパルスＸＲＥＳ
を出力する。垂直内部基準信号発生回路４はＸＲＥＳに
応じて一定時間後ＩＮＴ−ＶＤを出力する。一方、垂直
位置カウンタ１１のデコード値Ａは通常フリーラン状態
を検知する為、標準規格のＶ−ＳＹＮＣの周期よりも長
めに設定されており、ノーマリローレベルにある。従っ
て、ＪＫフリップフロップ１２の出力Ｂはノーマリハイ
のままに維持され、ゲート回路は開かない。従って、補
助カウンタ回路７から出力されるＡＵＸ−ＶＤはマスク
される形になり、ＩＮＴ−ＶＤがアンドゲート８を通っ
てそのままＶＤとして出力される。なお、実際には補助
カウンタ回路７はＩＮＴ−ＶＤで逐次リセットされる
為、ＡＵＸ−ＶＤはノーマリローレベルに保持されてい
る。従って、オアゲート９の出力Ｃはノーマリハイレベ
ルに保持されている。
して、図１に示したタイミングジェネレータ２の動作を
詳細に説明する。（１）は標準規格通りのＳＹＮＣがデ
コーダ／ドライバ１から入力された場合を表わしてい
る。垂直同期分離回路５はＳＹＮＣからＶ−ＳＹＮＣを
分離出力する。垂直リセットパルス発生回路６はこのＶ
−ＳＹＮＣに応答して逐次垂直リセットパルスＸＲＥＳ
を出力する。垂直内部基準信号発生回路４はＸＲＥＳに
応じて一定時間後ＩＮＴ−ＶＤを出力する。一方、垂直
位置カウンタ１１のデコード値Ａは通常フリーラン状態
を検知する為、標準規格のＶ−ＳＹＮＣの周期よりも長
めに設定されており、ノーマリローレベルにある。従っ
て、ＪＫフリップフロップ１２の出力Ｂはノーマリハイ
のままに維持され、ゲート回路は開かない。従って、補
助カウンタ回路７から出力されるＡＵＸ−ＶＤはマスク
される形になり、ＩＮＴ−ＶＤがアンドゲート８を通っ
てそのままＶＤとして出力される。なお、実際には補助
カウンタ回路７はＩＮＴ−ＶＤで逐次リセットされる
為、ＡＵＸ−ＶＤはノーマリローレベルに保持されてい
る。従って、オアゲート９の出力Ｃはノーマリハイレベ
ルに保持されている。
【００１２】（２）はＶ−ＳＹＮＣの入力が途絶えた無
信号時の状態を表わしている。Ｖ−ＳＹＮＣの入力が途
絶えると、点線で示す様にＸＲＥＳが出力されず従って
ＩＮＴ−ＶＤも出力されなくなる。これに対し、予め所
望の値に可変設定された限度時間（フリーラン移行タイ
ミング）が経過すると、垂直位置カウンタ１１がデコー
ド値Ａをパルス的にハイレベルとする。これに応じてＪ
Ｋフリップフロップ１２の出力Ｂがアクティブローレベ
ルに切り換わる。これによりＡＵＸ−ＶＤがゲート回路
を通過し、ＶＤとして出力される。なお、無信号時には
ＩＮＴ−ＶＤがリセットパルスとして補助カウンタ回路
７に入力されないので、上述した様にＡＵＸ−ＶＤが予
め可変設定されたフリーラン周期に従って逐次生成され
る。
信号時の状態を表わしている。Ｖ−ＳＹＮＣの入力が途
絶えると、点線で示す様にＸＲＥＳが出力されず従って
ＩＮＴ−ＶＤも出力されなくなる。これに対し、予め所
望の値に可変設定された限度時間（フリーラン移行タイ
ミング）が経過すると、垂直位置カウンタ１１がデコー
ド値Ａをパルス的にハイレベルとする。これに応じてＪ
Ｋフリップフロップ１２の出力Ｂがアクティブローレベ
ルに切り換わる。これによりＡＵＸ−ＶＤがゲート回路
を通過し、ＶＤとして出力される。なお、無信号時には
ＩＮＴ−ＶＤがリセットパルスとして補助カウンタ回路
７に入力されないので、上述した様にＡＵＸ−ＶＤが予
め可変設定されたフリーラン周期に従って逐次生成され
る。
【００１３】（３）は規格外のＶ−ＳＹＮＣが入力した
状態を表わしている。点線で示す様に、Ｖ−ＳＹＮＣが
偶発的に抜けたり或いは遅延した場合、無信号時と同様
にパルス状のデコード値Ａが出力される。従って、ＪＫ
フリップフロップ１２の出力がローレベルとなり一時的
にフリーランモードへ移行する。しかしながら、次のＶ
−ＳＹＮＣが入力した時点で（正確にはＸＲＥＳの発生
タイミングで）ＪＫフリップフロップ１２の出力Ｂがノ
ーマリハイレベルに復帰し、フリーラン状態が解除され
る。その後、通常の動作に従ってＩＮＴ−ＶＤが垂直基
準信号ＶＤとして出力される。デコード値Ａをスイッチ
等により外部設定し、フリーラン状態へ移行するタイミ
ングを自由に決める事ができる。例えば、ビデオテープ
の伸び等に対してどの位のマージンを持たせたら良いか
適当に決められる。同様に、補助カウンタ回路７のデコ
ード値も外部設定により可変でき、フリーラン周波数が
ユーザにより調整可能となる。
状態を表わしている。点線で示す様に、Ｖ−ＳＹＮＣが
偶発的に抜けたり或いは遅延した場合、無信号時と同様
にパルス状のデコード値Ａが出力される。従って、ＪＫ
フリップフロップ１２の出力がローレベルとなり一時的
にフリーランモードへ移行する。しかしながら、次のＶ
−ＳＹＮＣが入力した時点で（正確にはＸＲＥＳの発生
タイミングで）ＪＫフリップフロップ１２の出力Ｂがノ
ーマリハイレベルに復帰し、フリーラン状態が解除され
る。その後、通常の動作に従ってＩＮＴ−ＶＤが垂直基
準信号ＶＤとして出力される。デコード値Ａをスイッチ
等により外部設定し、フリーラン状態へ移行するタイミ
ングを自由に決める事ができる。例えば、ビデオテープ
の伸び等に対してどの位のマージンを持たせたら良いか
適当に決められる。同様に、補助カウンタ回路７のデコ
ード値も外部設定により可変でき、フリーラン周波数が
ユーザにより調整可能となる。
【００１４】
【発明の効果】以上説明した様に、本発明によれば、フ
リーラン状態へ移行するタイミングを、ユーザ設定によ
り自由に選択する事が可能になる。又、この検知タイミ
ング後に垂直同期信号が再び入力されると、フリーラン
状態は自動的に解除される。さらに、本発明によればユ
ーザ設定によりフリーラン周波数がフリーラン移行タイ
ミングとは独立的に自由に可変設定可能である。
リーラン状態へ移行するタイミングを、ユーザ設定によ
り自由に選択する事が可能になる。又、この検知タイミ
ング後に垂直同期信号が再び入力されると、フリーラン
状態は自動的に解除される。さらに、本発明によればユ
ーザ設定によりフリーラン周波数がフリーラン移行タイ
ミングとは独立的に自由に可変設定可能である。
【図１】本発明にかかる表示装置の基本的な構成を示す
ブロック図である。
ブロック図である。
【図２】図１に示した表示装置に組み込まれるタイミン
グジェネレータの動作説明に供するタイミングチャート
である。
グジェネレータの動作説明に供するタイミングチャート
である。
【図３】アクティブマトリクス型液晶パネルの一般的な
構成を示すブロック図である。
構成を示すブロック図である。
【図４】表示装置の一般的な構成を示すブロック図であ
る。
る。
【図５】従来のタイミングジェネレータの一例を示すブ
ロック図である。
ロック図である。
１ デコーダ／ドライバ ２ タイミングジェネレータ ３ ディスプレイパネル ４ 垂直内部基準信号発生回路 ５ 垂直同期分離回路 ６ 垂直リセットパルス発生回路 ７ 補助カウンタ回路 ８ アンドゲート ９ オアゲート １０ 出力回路 １１ 垂直位置カウンタ １２ ＪＫフリップフロップ
Claims (4)
- 【請求項１】 ビデオ信号を受け入れ同期信号を分離す
ると共に画像信号を生成するデコーダ／ドライバと、同
期信号に応じて内部基準信号を作成しこれに基づいてタ
イミング信号を出力するタイミングジェネレータと、該
タイミング信号に応じて動作し該画像信号を順次画素に
書き込んで画像を表示するディスプレイパネルとを備え
た表示装置であって、 前記タイミングジェネレータは、垂直同期信号に応じて
垂直内部基準信号を生成する信号発生回路と、垂直同期
信号とは無関係に垂直補助基準信号を生成するカウンタ
回路と、垂直内部基準信号又は垂直補助基準信号を通過
させるゲート回路と、該垂直同期信号の入力が予め設定
した所望の限度時間を超えて途絶えた時又は遅延した時
該ゲート回路を制御して垂直内部基準信号の代わりとな
る垂直補助基準信号を有効化する検出回路とを有する事
を特徴とする表示装置。 - 【請求項２】 前記検出回路は該限度時間を可変設定で
きる事を特徴とする請求項１記載の表示装置。 - 【請求項３】 前記カウンタ回路は該垂直補助基準信号
の周期を可変設定できる事を特徴とする請求項１又は２
記載の表示装置。 - 【請求項４】 外部から入力される同期信号に応じて内
部基準信号を作成しこれに基づいて所定のタイミング信
号を出力するタイミングジェネレータであって、 垂直同期信号に応じて垂直内部基準信号を生成する信号
発生回路と、垂直同期信号とは無関係に垂直補助基準信
号を生成するカウンタ回路と、垂直内部基準信号又は垂
直補助基準信号を通過させるゲート回路と、該垂直同期
信号の入力が予め設定した限度時間を超えて途絶えた時
又は遅延した時該ゲート回路を制御して垂直内部基準信
号の代わりとなる垂直補助基準信号を有効化する検出回
路とを有しており、 前記検出回路は該カウンタ回路から独立して該限度時間
を設定可能である事を特徴とするタイミングジェネレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6335894A JPH08179721A (ja) | 1994-12-22 | 1994-12-22 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6335894A JPH08179721A (ja) | 1994-12-22 | 1994-12-22 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179721A true JPH08179721A (ja) | 1996-07-12 |
Family
ID=18293567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6335894A Pending JPH08179721A (ja) | 1994-12-22 | 1994-12-22 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08179721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141796A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 同期回路 |
| US6593918B2 (en) | 1997-10-20 | 2003-07-15 | Fujitsu Limited | Matrix-type panel driving circuit and method and liquid crystal display device |
| KR100689845B1 (ko) * | 2004-10-11 | 2007-03-08 | 삼성전자주식회사 | 영상재생장치 및 그 제어방법 |
-
1994
- 1994-12-22 JP JP6335894A patent/JPH08179721A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593918B2 (en) | 1997-10-20 | 2003-07-15 | Fujitsu Limited | Matrix-type panel driving circuit and method and liquid crystal display device |
| JP2002141796A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 同期回路 |
| KR100689845B1 (ko) * | 2004-10-11 | 2007-03-08 | 삼성전자주식회사 | 영상재생장치 및 그 제어방법 |
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