JP2631221B2 - Ｃｒｔ表示制御装置 - Google Patents
Ｃｒｔ表示制御装置Info
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- JP2631221B2 JP2631221B2 JP63009541A JP954188A JP2631221B2 JP 2631221 B2 JP2631221 B2 JP 2631221B2 JP 63009541 A JP63009541 A JP 63009541A JP 954188 A JP954188 A JP 954188A JP 2631221 B2 JP2631221 B2 JP 2631221B2
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- video signal
- video
- signal
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はCRT表示装置に文字，図形および画像を表示
し、コンピュータ等とのマンマシン・インタフェースを
行うCRT表示制御装置に関するものである。
し、コンピュータ等とのマンマシン・インタフェースを
行うCRT表示制御装置に関するものである。
（従来の技術） 第３図は従来のCRT表示制御装置の構成を示してい
る。同図において、１はマイクロプロセッサであり、デ
ータの処理と制御を行う。２はデータ・アドレスおよび
制御信号のバスであり、マイクロプロセッサ１のプログ
ラムを格納するメモリ３、入力装置４、出力または通信
装置５、表示制御回路６、表示用のビットマップメモリ
７が接続されている。８は表示用のクロック発生回路で
あり、映像信号発生回路９および表示制御回路６に接続
されている。10はCRTを用いた表示装置であり、映像信
号発生回路９からの映像信号、表示制御回路６からの水
平および垂直同期信号が入力される。
る。同図において、１はマイクロプロセッサであり、デ
ータの処理と制御を行う。２はデータ・アドレスおよび
制御信号のバスであり、マイクロプロセッサ１のプログ
ラムを格納するメモリ３、入力装置４、出力または通信
装置５、表示制御回路６、表示用のビットマップメモリ
７が接続されている。８は表示用のクロック発生回路で
あり、映像信号発生回路９および表示制御回路６に接続
されている。10はCRTを用いた表示装置であり、映像信
号発生回路９からの映像信号、表示制御回路６からの水
平および垂直同期信号が入力される。
メモリ３に格納されているプログラムに基づいてマイ
クロプロセッサ１が入力装置４および通信装置５から表
示データを入力するとビットマップメモリ７のメモリ内
に格納する。表示制御回路６はビットマップメモリ７に
格納された表示データを順次読み出し、映像信号発生回
路９の回路で映像信号を生成し、表示装置10に文字や図
形を表示する。
クロプロセッサ１が入力装置４および通信装置５から表
示データを入力するとビットマップメモリ７のメモリ内
に格納する。表示制御回路６はビットマップメモリ７に
格納された表示データを順次読み出し、映像信号発生回
路９の回路で映像信号を生成し、表示装置10に文字や図
形を表示する。
このように、従来のCRT表示制御装置でも、ビットマ
ップメモリ７内のデータは表示制御回路６と映像信号発
生回路９で映像信号と同期信号を生成すれば表示するこ
とができる。
ップメモリ７内のデータは表示制御回路６と映像信号発
生回路９で映像信号と同期信号を生成すれば表示するこ
とができる。
（発明が解決しようとする問題点） しかし、上記従来のCRT表示制御装置では、映像信号
は１ドット分を表示するに必要な映像クロック信号によ
って正確な信号幅で生成されるが、表示装置の受信回路
の応答特性によって映像信号は歪を発生する。その結果
CRT上に表示される文字や図形において特に１ドット表
示箇所が正しい大きさのドット表示が失なわれ、見づら
い表示になる欠点があった。
は１ドット分を表示するに必要な映像クロック信号によ
って正確な信号幅で生成されるが、表示装置の受信回路
の応答特性によって映像信号は歪を発生する。その結果
CRT上に表示される文字や図形において特に１ドット表
示箇所が正しい大きさのドット表示が失なわれ、見づら
い表示になる欠点があった。
第４図は上記の欠点を説明する系統図であり、第５図
はそのタイミング図である。
はそのタイミング図である。
第４図において21はCRT表示制御装置側を示し、22は
映像クロック信号で動作する映像信号発生回路であり、
23は駆動回路である。24はCRTを使用した表示装置を示
し、24は受信増幅回路である、P1,P2,P3は各部の信号点
を示し、その波形を第５図に示す。映像クロック信号DC
LKで生成された映像信号P1はt1の時間幅で正しいがP2点
ではケーブルなどのインピーダンスや浮遊容量の影響で
歪が発生する。このためP3でt2分だけ波形変形が発生し
t3の映像信号になりCRT上には小さいドットで表示され
ることになる。
映像クロック信号で動作する映像信号発生回路であり、
23は駆動回路である。24はCRTを使用した表示装置を示
し、24は受信増幅回路である、P1,P2,P3は各部の信号点
を示し、その波形を第５図に示す。映像クロック信号DC
LKで生成された映像信号P1はt1の時間幅で正しいがP2点
ではケーブルなどのインピーダンスや浮遊容量の影響で
歪が発生する。このためP3でt2分だけ波形変形が発生し
t3の映像信号になりCRT上には小さいドットで表示され
ることになる。
本発明の目的は、従来の欠点を解消し、CRT画面上に
表示される文字や図面のドット表示が正確で均一になり
表示品質が向上し見易い優れたCRT表示制御装置を提供
することである。
表示される文字や図面のドット表示が正確で均一になり
表示品質が向上し見易い優れたCRT表示制御装置を提供
することである。
（問題点を解決するための手段） 本発明のCRT表示制御装置は、映像信号発生回路から
出力される映像信号を映像クロック信号に同期して１ド
ット分遅延させた遅延映像信号を出力する映像信号遅延
回路と、出力タイミングがCRT表示装置に入力する映像
信号に生じる歪時間だけ早いドット補正クロック信号を
映像クロック信号から生成した上、映像信号をドット補
正クロック信号に同期させてなる映像補正信号を出力す
るドット列認識回路と、遅延映像信号と映像補正信号と
を合成して、立上りタイミングが映像信号よりも歪時間
だけ早い映像信号をCRT表示装置に出力する映像信号補
正回路とを具備するものである。
出力される映像信号を映像クロック信号に同期して１ド
ット分遅延させた遅延映像信号を出力する映像信号遅延
回路と、出力タイミングがCRT表示装置に入力する映像
信号に生じる歪時間だけ早いドット補正クロック信号を
映像クロック信号から生成した上、映像信号をドット補
正クロック信号に同期させてなる映像補正信号を出力す
るドット列認識回路と、遅延映像信号と映像補正信号と
を合成して、立上りタイミングが映像信号よりも歪時間
だけ早い映像信号をCRT表示装置に出力する映像信号補
正回路とを具備するものである。
（作 用） 本発明によれば、映像クロック信号に同期する遅延映
像信号と映像クロック信号から生成したドット補正クロ
ック信号に同期する映像補正信号とを合成して、CRT表
示装置に入力する映像信号を映像クロック信号に同期化
させることにより、CRT表示装置に入力する映像信号の
パルス幅が外来雑音等によって変化するのを防止してい
るので、CRT画面上に表示される各ドットの大きさが一
定になって、文字，図形等の表示が明瞭になるというも
のである。
像信号と映像クロック信号から生成したドット補正クロ
ック信号に同期する映像補正信号とを合成して、CRT表
示装置に入力する映像信号を映像クロック信号に同期化
させることにより、CRT表示装置に入力する映像信号の
パルス幅が外来雑音等によって変化するのを防止してい
るので、CRT画面上に表示される各ドットの大きさが一
定になって、文字，図形等の表示が明瞭になるというも
のである。
（実施例） 本発明の一実施例を第１図および第２図に基づいて説
明する。第１図は本発明のCRT表示制御装置のブロック
図であり、第２図は同装置の映像信号の補正の様子を示
すタイミング図である。
明する。第１図は本発明のCRT表示制御装置のブロック
図であり、第２図は同装置の映像信号の補正の様子を示
すタイミング図である。
同図において、第３図ないし第５図に示した従来例と
同じ部分については同一符号を付し、その説明を省略す
る。
同じ部分については同一符号を付し、その説明を省略す
る。
第１図において、11はドット列認識回路、12は映像信
号遅延回路であり、13は映像信号補正回路である。
号遅延回路であり、13は映像信号補正回路である。
次に動作を第２図のタイミング図を使用して説明す
る。
る。
映像信号発生回路９は表示制御回路６によって順次読
み出されたビットマップメモリ７からの表示データはド
ット列認識回路11によって映像クロック信号DCLKで映像
信号D1が生成される。すると内部にDCLKからドット補正
クロック信号CCLKを作成する回路をもつドット列認識回
路11がD1信号のドット列データを検出し、CCLKによって
映像補正信号D3を生成して映像信号補正回路13へ出力す
る。一方D1信号は映像信号遅延回路12に入力され１ドッ
ト分遅延させられた信号D2が生成され、映像信号補正回
路13へ出力される。その結果映像信号補正回路13はD2,D
3信号によって補正された映像信号D4を生成しそれが表
示装置10で表示される。第２図の例ではt2の補正をした
内容を示す。
み出されたビットマップメモリ７からの表示データはド
ット列認識回路11によって映像クロック信号DCLKで映像
信号D1が生成される。すると内部にDCLKからドット補正
クロック信号CCLKを作成する回路をもつドット列認識回
路11がD1信号のドット列データを検出し、CCLKによって
映像補正信号D3を生成して映像信号補正回路13へ出力す
る。一方D1信号は映像信号遅延回路12に入力され１ドッ
ト分遅延させられた信号D2が生成され、映像信号補正回
路13へ出力される。その結果映像信号補正回路13はD2,D
3信号によって補正された映像信号D4を生成しそれが表
示装置10で表示される。第２図の例ではt2の補正をした
内容を示す。
このように、本実施例によれば、ドット列認識回路11
と映像信号１ドット遅延回路とが映像信号から映像信号
補正と１ドット遅延映像信号を生成すると、映像信号補
正回路13が合成して補正をかけた映像信号が発生でき
る。そして映像信号がドット列に対応して補正されるた
め、CRT表示装置の画面上に文字や図形などが明瞭に表
示できる。
と映像信号１ドット遅延回路とが映像信号から映像信号
補正と１ドット遅延映像信号を生成すると、映像信号補
正回路13が合成して補正をかけた映像信号が発生でき
る。そして映像信号がドット列に対応して補正されるた
め、CRT表示装置の画面上に文字や図形などが明瞭に表
示できる。
（発明の効果） 以上説明したように、本発明によれば、映像クロック
信号に同期する遅延映像信号と映像クロック信号から生
成したドット補正クロック信号に同期する映像補正信号
とを合成して、CRT表示装置に入力する映像信号を映像
クロック信号に同期化させることにより、CRT表示装置
に入力する映像信号のパルス幅が外来雑音等によって変
化するのを防止しているので、CRT画面上に表示される
各ドットの大きさが一定になって、文字，図形等の表示
が明瞭になるという効果を奏するものである。
信号に同期する遅延映像信号と映像クロック信号から生
成したドット補正クロック信号に同期する映像補正信号
とを合成して、CRT表示装置に入力する映像信号を映像
クロック信号に同期化させることにより、CRT表示装置
に入力する映像信号のパルス幅が外来雑音等によって変
化するのを防止しているので、CRT画面上に表示される
各ドットの大きさが一定になって、文字，図形等の表示
が明瞭になるという効果を奏するものである。
第１図は本発明の一実施例におけるCRT表示制御装置の
ブロック図、第２図は同装置の映像信号の補正の様子を
示すタイミング図、第３図は従来のCRT表示制御装置の
ブロック図、第４図は同装置の映像信号の伝送系統図、
第５図は同映像信号のタイミング図である。 １……マイクロプロセッサ、２……バス、３……メモ
リ、４……入力装置、５……出力または通信装置、６…
…表示制御回路、７……ビットマップメモリ、８……ク
ロック発生回路、９……映像信号発生回路、10……CRT
表示装置、11……ドット列認識回路、12……映像信号遅
延回路、13……映像信号補正回路。
ブロック図、第２図は同装置の映像信号の補正の様子を
示すタイミング図、第３図は従来のCRT表示制御装置の
ブロック図、第４図は同装置の映像信号の伝送系統図、
第５図は同映像信号のタイミング図である。 １……マイクロプロセッサ、２……バス、３……メモ
リ、４……入力装置、５……出力または通信装置、６…
…表示制御回路、７……ビットマップメモリ、８……ク
ロック発生回路、９……映像信号発生回路、10……CRT
表示装置、11……ドット列認識回路、12……映像信号遅
延回路、13……映像信号補正回路。
Claims (1)
- 【請求項１】映像信号発生回路から出力される映像信号
を映像クロック信号に同期して１ドット分遅延させた遅
延映像信号を出力する映像信号遅延回路と、 出力タイミングがCRT表示装置に入力する映像信号に生
じる歪時間だけ早いドット補正クロック信号を前記映像
クロック信号から生成した上、前記映像信号を前記ドッ
ト補正クロック信号に同期させてなる映像補正信号を出
力するドット列認識回路と、 前記遅延映像信号と前記映像補正信号とを合成して、立
上りタイミングが前記映像信号よりも前記歪時間だけ早
い映像信号をCRT表示装置に出力する映像信号補正回路
と を具備することを特徴とするCRT表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009541A JP2631221B2 (ja) | 1988-01-21 | 1988-01-21 | Ｃｒｔ表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009541A JP2631221B2 (ja) | 1988-01-21 | 1988-01-21 | Ｃｒｔ表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01186993A JPH01186993A (ja) | 1989-07-26 |
| JP2631221B2 true JP2631221B2 (ja) | 1997-07-16 |
Family
ID=11723130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009541A Expired - Fee Related JP2631221B2 (ja) | 1988-01-21 | 1988-01-21 | Ｃｒｔ表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631221B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185480A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Video signal correction circuit |
| JPS59212883A (ja) * | 1983-05-18 | 1984-12-01 | 株式会社リコー | Ｃｒｔデイスプレイ制御装置 |
| JPS6116588U (ja) * | 1984-06-30 | 1986-01-30 | 株式会社東芝 | Ｃｒｔデイスプレイのドツト補正回路 |
| JPS6192988U (ja) * | 1984-11-20 | 1986-06-16 |
-
1988
- 1988-01-21 JP JP63009541A patent/JP2631221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01186993A (ja) | 1989-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |