JPH0371714B2

JPH0371714B2 -

Info

Publication number: JPH0371714B2
Application number: JP60141633A
Authority: JP
Inventors: Hideyuki Iino
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-06-28
Filing date: 1985-06-28
Publication date: 1991-11-14
Also published as: JPS622298A

Description

【発明の詳細な説明】

〔概要〕本発明は、カソード・レイ・チユーブ（CRT）
を専用に制御するCRTコントローラ（CRTC）
を用いて、CRTのみならず液晶パネル（LCD）
をも制御できるようにしたCRTCを用いた画面２
分割表示方式に関する。ラスタスキヤン方式によるCRTデイスプレイ
装置においては、ラスタを画面の左上部から右下
部まで、一度に200ライン程度をスキヤンし、ス
キヤンされた各画面の画素位置に対応するビデオ
RAM（VRAM）のアドレスを画面１回の走査に
つき１度しかアクセスされないようになつてい
る。一方、液晶デイスプレイ（LCD）パネルに
おいては、パネルの特性上、100ライン程度に１
回はラスタスキヤンを行わないと、文字輝度が非
常に低くなるという現象がある。本発明は、CRTCによる画面１回の走査につ
き、画面上下それぞれの半領域における対応する
２画素を同時に表示するように、CRTCが出力す
るVRAMアドレスにオフセツトをかけて、他の
半領域の対応する画素の位置に対応するVRAM
アドレスを発生するようにしている。すなわち、
CRTCから出力されるVRAMメモリアドレスと、
そのアドレスにオフセツトをかけたアドレスをそ
れぞれ選択し、選択された結果のアドレスを
VRAMに与える回路手段をもち、前記VRAMの
出力データをキヤラクタ・ジエネレータに与え、
前記メモリアドレスとそのメモリアドレスにオフ
セツトがかけられたアドレスに対応する２つのキ
ヤラクタパターンデータを発生してそれぞれラツ
チし、前記CRTCから発生される水平同期信号お
よび垂直同期信号等の制御信号を用いて、画面１
走査につき画面上半分と下半分それぞれに２回ず
つ文字パターンをLCDパネル上に発生すること
を特徴とするCRTCを用いた画面２分割表示方式
を提供する。このようにCRTCを用いても、
LCDパネル上にメモリアドレスおよびそのオフ
セツトアドレスの両方のアドレスに対応するキヤ
ラクタを、１画面走査内に同時に表示するので、
文字が薄く表示されることがないという効果があ
る。〔産業上の利用分野〕パーソナルコンピユータのデイスプレイ装置と
してCRTデイスプレイが一般に使用されている
が、LCDパネルへの接続可能機能が求められて
いる。この場合、CRTコントローラによつて
LCDパネルの表示もコントロールすることが要
求される。本発明は、CRTを制御するばかりでなく、液
晶のLCDパネルをも制御できるようにCRTCが
画面の上または下半分のいずれか一方の画素に対
応するビデオRAM（VRAM）のアドレスをアク
セスするとき、上記一方の半画面に対する他の半
画面の中の同じ位置に対応する画素を同時に表示
するために、CRTCが出力するVRAMアドレス
にオフセツトをかけることによつて、CRTも
LCDも制御できるCRTCを用いた画面２分割表
示方式に関する。〔従来の技術〕ラスタスキヤン方式のCRTデイスプレイ装置
はCPUインターフエイス部およびキーボード部
からの指令を解読するとともに、受信データを
VRAMメモリ部に格納したり、前記メモリ部か
ら読み取つたデータをインターフエイスを介して
CPUに転送することができ、表示画面の編集制
御も行うことができる制御部をもつている。
VRAMメモリは１画面分の表示データを記憶し、
このメモリから表示データを順次読み出し、文字
コードから文字パターンへの変換を行い、文字を
形成するためのビデオ信号を発生している。した
がつて、表示部の偏向回路を駆動するために、同
期発生部において、水平、垂直同期信号を発生し
なければならない。そのため、CRTCには
VRAMのアドレスをランダムにアクセスできる
アドレス発生部があるとともに、前記水平および
垂直同期信号を発生する機能を持つている。ま
た、ラスタスキヤン方式においては、Ｘ軸、Ｙ軸
各１組の偏向回路を用いて、テレビと同様に高速
で水平走査を行いビデオ信号により輝度を制御し
て文字を制御しているので、前記水平走査は画面
の左上隅から右下隅まで一度に走査する機能を有
している。一方、LCD装置においては、液晶パ
ネルの特性上、表示走査は表示するべきライン数
に限界があり、CRTにおいては、200ライン程度
まで水平走査が可能となるが、LCDパネルにお
いては、100ライン程度が限界である。したがつ
て、従来、200ライン程度を一度に走査してしま
うような制御を行うCRTCを用いて、LCDパネ
ルを走査しても質の良い表示をすることができな
かつた。〔発明が解決しようとする問題点〕本発明はこのような従来の欠点を除去するため
に、CRTCが発生するメモリアドレスにオフセツ
トをかけて、画面の上半分の１点と下半分の１点
とを同時に表示することができるようにして、１
回の走査で各画素を２回表示する制御回路を
CRTCの出力部に設け、CRTCを用いてCRTお
よびLCDの両方を制御できるようにした画面２
分割表示方式を提供するものである。本発明によれば、CRTCを用いてCRTばかり
でなくLCDも制御できるので、CRTCのコスト
パフオーマンスが向上するとともに、CRTCを
LCDコントローラの代りに用いても、まつたく
同様に、100ラインの水平走査につき必ず１回は
各画素が表示されることになるので、各画素が薄
く表示されることはない。従つて、CRTとLCD
パネル両方に接続可能なパーソナルコンピユータ
等を低コストで実現できる。〔問題点を解決するための手段〕メモリアドレスを発生し、かつ水平同期信号、
垂直同期信号および表示期間指示信号等を発生す
るCRTコントローラと、前記メモリアドレスに
オフセツト値を加えるオフセツト発生手段と、前
記メモリアドレスとオフセツトアドレスを選択す
る選択手段と、前記選択手段から発生されるアド
レスを受けるVRAMと、前記VRAM出力データ
を入力するキヤラクタ発生手段と、前記水平同期
信号、垂直同期信号および表示期間指示信号等の
制御信号を入力し、前記キヤラクタ発生手段から
発生される表示データを、画面の上または下の一
方の半領域において前記メモリアドレスにしたが
つて指定される画素と同時に前記オフセツトアド
レスによつて指定される他の半領域上の画素を同
時に走査することによつて、同時に２つのキヤラ
クタを画面１走査につき同時に発生するように制
御するビデオ制御回路手段をもつている。〔作用〕本発明は、CRTCから発生されるメモリアドレ
スにオフセツトを加えることによつて、前記メモ
リアドレスから読み出されるVRAMデータと、
前記オフセツトアドレスによつて指定される
VRAMデータとをキヤラクタジエネレータにそ
れぞれ時分割的に与え、キヤラクタジエネレータ
から発生されるそれぞれのキヤラクタを、CRTC
から発生される水平同期信号および垂直同期信号
等の制御信号に基づいて、１画面走査内に前記メ
モリアドレスに対応するキヤラクタと前記オフセ
ツトアドレスに対応するキヤラクタとの両方を同
時に表示するようにしている。〔実施例〕以下、本発明の実施例を図面を参照して説明す
る。第１図は本発明のCRTCによる画面２分割表示
方式に従う回路構成図である。CRTC１はブラウ
ン管を使つた表示装置であるCRTデイスプレイ
装置を一般に制御する回路である。CRTのスポ
ツトのスキヤンニング方式は、キヤラクタデイス
プレイでは、第２図ａに示すようにテレビ放送と
同じラスタスキヤン方式が使われている。CRTC
１はこのラスタスキヤン方式に従うCRTのコン
トローラである。この場合、表示すべき文字また
は記号のコードは、キーボードあるいはインター
フエイスを介してCPUからVRAM４に書き込ま
れる。そしてCRTの水平及び垂直走査に同期し
て、前記VRAM４のアドレスをスキヤンニング
し、そのアドレスがVRAM４に与えられると、
前記VRAM４に記憶されているコード及びラス
タアドレスがキヤラクタジエネレータ５に加えら
れて文字を構成するドツトデータに換えられる。
その信号はビデオアンプで増幅され、CRTのカ
ソードかグリツドに加えられて輝度変調されて、
文字あるいは記号が表示装置に表示される。した
がつて、このようなCRTコントローラは、ビデ
オRAMすなわちVRAM４をアクセスするメモリ
アドレスMAを発生し、かつまたスポツトのスキ
ヤンに対して、水平および垂直走査の同期を取る
ために、水平同期信号（HSYNC）および垂直同
期信号（VSYNC）を出力する。この水平同期信
号は、画面を水平に一走査するたびに出力される
信号であり、垂直同期信号は１画面走査する度に
出力される信号である。また、CRTCからは、表
示期間指示信号（DISPTMG）の信号を発生す
るが、この信号は、画面を表示している期間のみ
論理１となる制御信号である。本発明は、このようなCRTのみを制御するコ
ントローラであるCRTC１を用いて、液晶パネル
すなわちLCDパネル装置をも制御できるように、
前記CRTC１の出力部に、第１図に示すような回
路を付加している。第２図ｂに示すように、画面
を２分割して上下半領域の画面上に、画面１回の
スキヤン中にキヤラクタを上下半領域内のそれぞ
れの位置に同時にキヤラクタを表示するようにし
て、CRTC１を用いてLCD装置に対しても制御
できるようにしたものである。そのために、前記
CRTC１から発生されるメモリアドレスMAを入
力し、第２図ｃ，ｄに示すように、前記MAが画
面の上または下の半領域に対応する画素をアクセ
スするアドレスである場合に、他の半領域の対応
する画素をアクセスするオフセツトアドレスを発
生するオフセツトアドレス発生回路２を設けてい
る。そして、前記メモリアドレスMAと前記オフ
セツトアドレスを入力し、かつまたインターフエ
イス（図示せず）介して、CPUから直接入力さ
れるアドレスバス３０にも接続され前記メモリア
ドレスMA１３か前記オフセツトアドレス２０か
あるいは前記CPUからのアドレス３０を選択す
る選択回路３、および前記選択回路３の出力３１
をアドレス信号として入力するVRAM４を含ん
でいる。さらに、前記VRAM４からの出力デー
タ４０は、キヤラクタジエネレータ５にアドレス
の一部として入力され、CRTC１から出力される
信号がラスタアドレス変換回路４１を介してラス
タアドレス４２として、キヤラクタジエネレータ
５に入力され、前記出力データ４０とラスタアド
レス４１とによつてアクセスされた前記キヤラク
タジエネレータ５の出力５０はビデオ制御回路６
に入力される。このビデオ制御回路６は、前記
CRTC１から出力される水平同期信号１０、垂直
同期信号１１および表示期間指示信号１２の各制
御信号を入力し、前記表示期間指示信号１２が論
理１の状態、すなわちCRTC１が１画面を、画面
の左上隅から右下隅までスポツトスキヤンを行う
ように制御している間に、前記メモリアドレス
MA１３に対応するキヤラクタと、前記オフセツ
トアドレス２０に対応するキヤラクタとの２つの
キヤラクタを、デイスプレイ装置特にLCDパネ
ル装置７に出力する。そして、CRTC１自身が
VRAM４を１バイト分アクセスする間に、強制
的にオフセツトをかけて２バイト分アクセスでき
るようにしている。タイミング発生回路８は、CRTC１に基本クロ
ツク（CRTCCLK）を与えると同時に、この
CRTCCLK信号を選択回路３にも与えている。
さらに、前記基本クロツクCRTCCLK信号の各
周期間に１回パルスとなり、前記基本クロツク
CRTCCLKよりも半周期遅れた信号CRTSIDE信
号をも前記選択回路３に与えている。これらの信
号を用いて、選択回路３はVRAM４のアドレス
として、CRTC１から発生されるメモリアドレス
MAか、前記オフセツト発生回路２を介して発生
されるオフセツトアドレス信号２０かを選択し、
前記メモリアドレス１３かオフセツトアドレス２
０を時分割的にVRAM４に与えている。VRAM
４から出力される対応するコードはそれぞれキヤ
ラクタジエネレータ５に時分割的に与えられる。
このときVRAM４は、１画面のすべての画素に
対応して、１ワードずつ存在しているので、
LCDの画面の１画面の表示キヤラクタ数と
VRAMのワード数は同じである。したがつて、
画面を上下半分ずつ領域分割した場合に対応し
て、VRAMのアドレス空間は、VRAM４に与え
られるアドレス信号３１の最上位ビツトの０また
は１の論理状態によつて、下位アドレス領域と上
位アドレス領域に２分割されることになる。従つ
て、アドレスの最上位ビツトが“０”のときには
オフセツト回路２によつて、プラスのオフセツト
をかけ、最上位ビツトが“１”のときにはマイナ
スのオフセツトをかけることになる。なお、２分
割されたアドレス領域に対応して、下位側チツプ
と上位側チツプとでVRAMを構成してもよい。
本実施例では、VRAM４のMAアドレス用と
VRAMオフセツトアドレス用のチツプセレクト
信号８０と８２の信号を選択する選択回路９を介
して、選択回路９の出力がチツプセレクト信号と
して、VRAM４にあたえている。このとき、前
記選択回路９の入力チツプセレクト信号を選択す
るための制御信号８３が前記タイミング発生回路
８から与えられている。この場合、VRAM４を
構成する２つのメモリチツプの一方をイネーブル
にしているときには他方はデイスエーブル状態で
ある。デイスエーブル状態のときにはパワーダウ
ンモードにはいるメモリチツプを使用すれば消費
電流を減少させることができる。第１図の回路構成図における各回路の動作を第
３図のタイミングチヤートにしたがつて説明す
る。第３図のタイミングチヤートにおいて、波形
Ａは、タイミング発生回路８からCRTC１および
選択回路３に与えられる基本クロツク
CRTCCLK信号である。そして、波形Ｂは、前
記波形ＡであるCRTCCLKクロツクを遅延させ
たクロツク（CRTSIDE）でありCRTCCLK信号
の連続する２つの立ち下がりの間、すなわち１周
期間内にパルスとなる矩形波である。CRTC１
は、基本クロツクCRTCCLKの各立ち下がりを
始点として、メモリアドレスを発生するので、波
形Ｃのメモリアドレス信号に示すように、
CRTCCLK信号の各周期にそれぞれMA₀，
MA₁、およびMA₂等のメモリアドレスを発生し
ている。各CRTCCLKの各周期において、
CRTC１から発生されたメモリアドレスMAは、
オフセツト発生回路２に与えられるので、波形Ｄ
に示すようなオフセツトアドレスOFFA0，
OFF1およびOFF2は、各MAアドレスよりもわ
ずかに遅れて開始するように発生されるが、同じ
CRTCCLKの周期において１つずつ発生される。
これらのアドレス信号ＣおよびＤは、それぞれ
MAアドレスおよびオフセツトアドレスとして選
択回路３に入力される。選択回路３において、波
形ＡのCRTCCLKの立ち下がりから波形Ｂの
CRTSIDE信号の立ち下がりまでの区間、すなわ
ちCRTCCLKの各周期の前半において、波形Ｃ
のメモリアドレスMAが出力線３１に出力され、
一方、波形ＢのCRTSIDE信号の立ち下がりから
次の波形ＡのCRTCCLKの立ち下がりまでの区
間、すなわち前記波形ＡのCRTCCLKの各周期
の後半において、波形Ｄのオフセツトアドレス信
号が選択回路３の出力３１に時分割的に出力され
る。したがつて、VRAM４は、これらのアドレ
ス信号、すなわちMAアドレスとオフセツトアド
レスをそれぞれCRTCCLKの各周期の前半の半
周期および後半の半周期でそれぞれ時分割的に入
力するので、それぞれMAアドレスに対応するデ
ータ、（例えば１バイトのオクタル表示で“31”）
およびオフセツトアドレスに対応するデータ（例
えば、オクタル表示で“32”）がそれぞれVRAM
４の出力４０に出力される。VRAM４がMAア
ドレスおよびオフセツトアドレスによつてそれぞ
れアクセスされる期間には、選択回路９から出力
されるチツプセレクト信号は、タイミング発生回
路８から発生されるVRAMMAアドレスチツプ
セレクト８０およびVRAMオフセツトアドレス
チツプセレクト信号８２のいずれかが与えられ、
これらはそれぞれＥまたはＦの波形に示すような
波形である。MAアドレスチツプセレクト信号Ｅ
は、波形ＢのCRTSIDE信号のパルスが出力され
るときに論理０に活性化され、VRAMオフセツ
トアドレスチツプセレクト信号Ｆは、波形Ａに示
すCRTCCLKのパルスが発生されるときに論理
０に活性化される信号である。VRAM４はMA
アドレスが発生されている場合には、基本クロツ
クCRTCCLKの前半の半周期の後半においてイ
ネーブル状態になり、一方、オフセツトアドレス
が出力されている場合にはCRTCCLKの各周期
の後半の半周期の後半においてイネーブル状態に
なる。したがつて、VRAM４からはMAアドレ
スで指定されるデータが、波形Ｇに示すようなタ
イミングで出力され、一方、オフセツトアドレス
で指定されるVRAM４の出力データ、すなわち
オフセツトアドレスデータは波形Ｈに示すような
タイミングで出力される。波形Ｇに示すようなタ
イミングにしたがつて出力されるVRAM３から
のMAデータと波形Ｈで示すオフセツトアドレス
データは、それぞれ時分割的にキヤラクタジエネ
レータ５にアドレスとして与えられ、対応するキ
ヤラクタデータ５０が出力される。このような
MAアドレスデータに対応するキヤラクタデータ
と、オフセツトアドレスデータに対応するキヤラ
クタデータは、ビデオ制御回路６の中にあるラツ
チ回路に波形Ｉに示されたUPLCKのクロツクと
波形Ｊで示すLPLCKのクロツクの立ち上がりで
それぞれラツチされる。すなわち、波形Ｉで、
MAデータをラツチし、波形Ｊでオフセツトデー
タをラツチする。それぞれのキヤラクタは、パネ
ル駆動回路を介してLCDパネルに画面の上半分
の１点と下半分の対応する１点にそれぞれ同時に
表示される。尚、１画面に表示可能な行数が偶数ならば
CRTCの出力アドレスが画面の上半分をさすの
か、下半分をさすのかを判別して、CRTCの出力
アドレスにオフセツト値を加算又は減算するのみ
で良いが、表示行数が奇数の場合には一種類のオ
フセツト値を単に加算、減算するだけでは完全な
表示ができない。この理由を以下に説明する。第４図ａの様に１キヤラクタが４ドツト×４ド
ツトのパターンで構成されているとする。また、
デイスプレイの一画面には第４図ｂの様に２文字
×７行の表示が可能であるとする。尚、第４図ｂの〜はCRTCから出力される
アドレスを示す。例えば、CRTCがアドレス１を出力し、対応す
るキヤラクタパターンの一ライン目を走査してい
るとすると、本発明によれば、下半分の画面のア
ドレス７に対応するキヤラクタパターンの３ライ
ン目を走査することになる。従つて、オフセツト
値は＋６である。一方、アドレス１に対応するキ
ヤラクタパターンの３ライン目を走査するときに
はアドレス９に対応するキヤラクタパターンの１
ライン目を走査することになる。つまりオフセツ
ト値は＋８である。従つて、第４図ｂに矢印で示
してある様に２種類のオフセツト値が必要となる
のである。第４図ｂに於けるCRTCのアドレスと
オフセツト値との関係は以下の様になる。

〔発明の効果〕

このように、本発明は、CRTCを使つてCRT
のみならず、最近実用性が高まつてきた液晶のデ
イスプレイすなわちLCDパネル表示装置をも駆
動できるようにしたもので、専用のLCDコント
ローラを必要とせず、量産されているCRTCを使
つてLCDを制御できるので、CRTCに対するコ
ストパフオーマンスが非常に向上するという効果
がある。さらに、本発明によれば、CRTCを用い
てCRTばかりでなくLCDも制御できるので、
CRTCのコストパフオーマンスが向上するととも
に、CRTCをLCDコントローラの代りに用いて
も、まつたく同様に、100ラインの水平走査につ
き必ず１回は各画素が表示されることになるの
で、各画素が薄く表示されることはない。

【図面の簡単な説明】

第１図は、本発明のCRTCによる画面２分割表
示方式に従う回路構成図、第２図ａ〜ｄは、メモ
リアクセスの概念図、第３図は第１図の各回路の
出力波形のタイミングチヤート、第４図ａは１キ
ヤラクタのドツトパターン図、同図ｂはデイスプ
レイの一画面における文字表示を示す概念図、第
５図ａは本発明のオフセツト発生回路のブロツク
図、同図ｂは前記オフセツト発生回路の詳細な回
路構成図、第６図は本発明のビデオ制御回路のブ
ロツク図である。１…CRTC、２…オフセツトアドレス発生回
路、３…選択回路、４…VRAM、５…キヤラク
タジエネレータ、６…ビデオ制御回路、７…
LCDパネル装置、８…タイミング発生回路、９
…選択回路、１０…水平同期信号、１１…垂直同
期信号、１２…表示期間指示信号、１３…メモリ
アドレス（MA）、２０…オフセツトアドレス信
号、２１，２２…アドレスコンペア回路、２３，
２４…オフセツト値発生回路、２５…オフセツト
値を加えるか引くかを決める判断回路、２６…加
減算器、Ｍ３２，Ｍ３３，Ｍ３４，Ｍ３５…比較
回路、Ｍ２７，Ｍ３６，Ｍ３７…オフセツト値発
生回路及び判断回路、Ｍ３８，Ｍ３９，Ｍ４０，
Ｍ４１，Ｍ４２，Ｍ４３…加減算器、６０，６１
…ラツチ回路、６２…選択回路。

Claims

【特許請求の範囲】１ CRTの少なくとも１画面分の表示データを
記憶する画像メモリに対してメモリアドレスを発
生するCRTコントローラと、液晶デイスプレイ
の画面を少なくとも２つに領域分割した画面上に
於いて前記メモリアドレスに対応する表示位置が
分割した領域のうちの何れの領域に対応するかを
判断する判断回路と、オフセツト値を発生するオ
フセツト値発生回路と、前記判断回路の出力に応
答して前記オフセツト値を前記メモリアドレスに
加算又は前記メモリアドレスから減算して前記メ
モリアドレスに対応する表示位置が含まれる領域
とは別の領域の表示位置に対応するようオフセツ
トされたメモリアドレスを出力する演算回路とを
設け、前記CRTコントローラが１つのメモリア
ドレスを出力する間に前記メモリアドレス及びオ
フセツトされたメモリアドレスにより画像メモリ
のデータを少なくとも２つ読出し、これら少なく
とも２つのデータに対応するそれぞれの表示を前
記液晶デイスプレイの画面に同時に行い得るよう
にしたことを特徴とするCRTコントローラによ
る液晶デイスプレイ表示制御方式。２前記液晶デイスプレイの画面を上下に２分割
し、前記判断回路はメモリアドレスに対応する表
示位置が画面の上、下どちらの領域に含まれるか
を判断し、前記演算回路は、前記表示位置が上側
の画面に含まれるときには前記メモリアドレスか
らオフセツト値を減算し、前記表示位置が下側の
画面に含まれるときには前記メモリアドレスとオ
フセツト値の加算を行い、前記CRTコントロー
ラの１メモリアドレス出力に応答して、上側と下
側の画面に同時に表示を行うことを特徴とする特
許請求の範囲第１項記載のCRTコントローラに
よる液晶デイスプレイ表示制御方式。