JPS60205591A - リニアラスタアドレス発生回路 - Google Patents
リニアラスタアドレス発生回路Info
- Publication number
- JPS60205591A JPS60205591A JP6117884A JP6117884A JPS60205591A JP S60205591 A JPS60205591 A JP S60205591A JP 6117884 A JP6117884 A JP 6117884A JP 6117884 A JP6117884 A JP 6117884A JP S60205591 A JPS60205591 A JP S60205591A
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- JP
- Japan
- Prior art keywords
- raster address
- address
- raster
- output
- generation circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ＬＣＤコントローラにおけるリニアラスタ
アドレス発生回路に関する。
アドレス発生回路に関する。
（従来技術）
ＬＣＤパネルの画素数がＣＲＴの表示分解能に近づくに
つれ、ＬＣＤディスプレイ装置のインタフェースはＣＲ
Ｔコンｉ４チブルになる傾向がある。ＬＣＤ／＃ネルが
大画面になると、走査側電極の数が増し、走査デユーテ
ィ比が下がり、コントラストが劣化し、画質が悪くなる
。これを防ぐための対策として、 ＬＣＤ／ｆネルを上
、下２分割し、走査デユーティ比を２倍にしている。一
方、ＬＣＤコントローラＩｄ、、 ＬＣＤ ／’？ネル
にデータを表示するリフレッシュメモリのアドレスを発
生しているが、従来の技術では、キャラクタモート°の
場合（キャラクタジェネレータＲＯＭに文字のパターン
データが格納されていて、文字コー）’ ｔ−ＲＯＭの
アドレス入力とする場合）、奇数行の表示をすると、丁
度、真ん中の行においては、上下の境界に文字がまたが
るため、指定できないコラムアト°レスができてしまい
、正しい文字表示をすることができなかつｙｃ。また、
ＣＲＴディスプレイ装置とＬＣＤディスプレイ装置のシ
ステムを考えると、 ＣＲＴコントローラのアグリケー
ションソフトが使えず、マタ別にソフトを組まなければ
ならない５．また、ＣＲＴコントローラがアクセスして
いるメモリを共用することができず、ＬＣＤディスプレ
イ用のメモリが別に要ることになる。
つれ、ＬＣＤディスプレイ装置のインタフェースはＣＲ
Ｔコンｉ４チブルになる傾向がある。ＬＣＤ／＃ネルが
大画面になると、走査側電極の数が増し、走査デユーテ
ィ比が下がり、コントラストが劣化し、画質が悪くなる
。これを防ぐための対策として、 ＬＣＤ／ｆネルを上
、下２分割し、走査デユーティ比を２倍にしている。一
方、ＬＣＤコントローラＩｄ、、 ＬＣＤ ／’？ネル
にデータを表示するリフレッシュメモリのアドレスを発
生しているが、従来の技術では、キャラクタモート°の
場合（キャラクタジェネレータＲＯＭに文字のパターン
データが格納されていて、文字コー）’ ｔ−ＲＯＭの
アドレス入力とする場合）、奇数行の表示をすると、丁
度、真ん中の行においては、上下の境界に文字がまたが
るため、指定できないコラムアト°レスができてしまい
、正しい文字表示をすることができなかつｙｃ。また、
ＣＲＴディスプレイ装置とＬＣＤディスプレイ装置のシ
ステムを考えると、 ＣＲＴコントローラのアグリケー
ションソフトが使えず、マタ別にソフトを組まなければ
ならない５．また、ＣＲＴコントローラがアクセスして
いるメモリを共用することができず、ＬＣＤディスプレ
イ用のメモリが別に要ることになる。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、ＬＣＤコントローラが文字表示用で奇数行を上下２分
割表示する場合でも、リフレッシュメモリに連続アドレ
スを送出できる工うにラスタアドレスカウンタ回路を構
成して上記の問題点を解決することにある、。
、ＬＣＤコントローラが文字表示用で奇数行を上下２分
割表示する場合でも、リフレッシュメモリに連続アドレ
スを送出できる工うにラスタアドレスカウンタ回路を構
成して上記の問題点を解決することにある、。
（発明の概要）
この発明の要点は、１つのラスタアドレスカウンタで、
連続した上面ラスタアドレスと下面ラスタアドレスを切
替えて送出できる工うに、ラスタアドレスカウンタの出
力に最上位ビットだけ極性反転するインバータ回路を設
けたことにある。
連続した上面ラスタアドレスと下面ラスタアドレスを切
替えて送出できる工うに、ラスタアドレスカウンタの出
力に最上位ビットだけ極性反転するインバータ回路を設
けたことにある。
（実施例）
以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例のブロック図であって、入力
端子１は１ラスタごとに発生するクロック（アドレスク
ロック）の入力端子であり、ラスタアドレスカウンタ３
のクロック入力に接続される。入力端子２は１フレーム
終了時（最終メモリアドレス発生後）に発生するリセッ
ト信号の入力端子であシ、ラスタアドレスカウンタ３の
リセット入力に接続される。出力パスライン４はラスタ
アドレスカウンタ３の出力のパスラインで１インバ一タ
回路５の入力に接続される。ま７’Ｃ％出カバスライン
４は、上面のラスタアドレスと下面のラスタアドレスを
切替える切替え回路７の一方側入力にも接続される。出
力パスライン６はインバータ回路５の出力のパスライン
で、ラスクアド □レスの切替え回路７の他方側入力に
接続される。
１図はこの発明の一実施例のブロック図であって、入力
端子１は１ラスタごとに発生するクロック（アドレスク
ロック）の入力端子であり、ラスタアドレスカウンタ３
のクロック入力に接続される。入力端子２は１フレーム
終了時（最終メモリアドレス発生後）に発生するリセッ
ト信号の入力端子であシ、ラスタアドレスカウンタ３の
リセット入力に接続される。出力パスライン４はラスタ
アドレスカウンタ３の出力のパスラインで１インバ一タ
回路５の入力に接続される。ま７’Ｃ％出カバスライン
４は、上面のラスタアドレスと下面のラスタアドレスを
切替える切替え回路７の一方側入力にも接続される。出
力パスライン６はインバータ回路５の出力のパスライン
で、ラスクアド □レスの切替え回路７の他方側入力に
接続される。
入力端子８は、上面ラスタアドレスと下面ラスタアドレ
スを切替えるための制御信号の入力端子で、切替え回路
７の制御入力に接続される。９は切替え回路７の出力で
ある。
スを切替えるための制御信号の入力端子で、切替え回路
７の制御入力に接続される。９は切替え回路７の出力で
ある。
第２図は、第１図の動作説明をするために、ＬＣＤパネ
ルＰとラスタアドレスの関係を図にしたものである。こ
の第２図を用いて、以下、第１図の動作説明をする。た
だし、説明の都合上、画面サイズは、横方向の文字数が
８０文字、行数が５行、１７オントの構成が８Ｘ８とす
る。
ルＰとラスタアドレスの関係を図にしたものである。こ
の第２図を用いて、以下、第１図の動作説明をする。た
だし、説明の都合上、画面サイズは、横方向の文字数が
８０文字、行数が５行、１７オントの構成が８Ｘ８とす
る。
ラスタアドレスカウ／り３は１フレームの終了時点に入
力端子２からのリセット信号に工って毎フレームリセッ
トされる８進のカウンタである。
力端子２からのリセット信号に工って毎フレームリセッ
トされる８進のカウンタである。
このラスタアドレスカウンタ３はｒｏｏＯＪ２１＝らス
タートシ、入力端子１よシのアドレスクロックによって
カウントアツプし、１行ごとに８進の動作ｔくり返し、
最終ラインでｒｏｌｌＪとなり、第２図の最終メモリア
ドレス出力後に入力端子またらのリセット信号にニジリ
セットされる。以後、この動作をラスタアドレスカウン
タ３はくり返し、そのカウント内容（ラスタアドレス）
を出力パスライン４に出力する。出力パスライン４に出
力されたラスタアドレスは、上面のラスタアドレスを意
−味する。
タートシ、入力端子１よシのアドレスクロックによって
カウントアツプし、１行ごとに８進の動作ｔくり返し、
最終ラインでｒｏｌｌＪとなり、第２図の最終メモリア
ドレス出力後に入力端子またらのリセット信号にニジリ
セットされる。以後、この動作をラスタアドレスカウン
タ３はくり返し、そのカウント内容（ラスタアドレス）
を出力パスライン４に出力する。出力パスライン４に出
力されたラスタアドレスは、上面のラスタアドレスを意
−味する。
出力パスライン４に出力されたラスタアドレス（ラスタ
アドレスカウンタ３のカウント内容）は切替え回路７に
供給されると同時に、インバータ回路５に供給される。
アドレスカウンタ３のカウント内容）は切替え回路７に
供給されると同時に、インバータ回路５に供給される。
そして、このインバータ回路５で最上位ビットのみ反転
されて下面のラスタアドレスとして出力パスライン６に
出力される。
されて下面のラスタアドレスとして出力パスライン６に
出力される。
ここで、下面のラスタアドレスは、ｒ、ｏｏｏＪの最上
位ビットがインバータ回路５で反転されるのでｒ １０
０ Ｊ ａ−らスタートし、第２図に示す工うな内容を
毎フレームくシ返す。すなわち、下面のラスタアドレス
は、前記上面のラスタアドレスと連続することになる。
位ビットがインバータ回路５で反転されるのでｒ １０
０ Ｊ ａ−らスタートし、第２図に示す工うな内容を
毎フレームくシ返す。すなわち、下面のラスタアドレス
は、前記上面のラスタアドレスと連続することになる。
そして、上面のデータをアドレッシングする場合には出
力パスライン４上の上面ラスタアドレスが出力９に導出
されるように、また、下面のデータをアドレッシングす
る場合には出力バスライン６上の下面ラスタアドレスが
出力９に導出されるように、入力端子８からの制御信号
に工って切替え回路７が制御される。
力パスライン４上の上面ラスタアドレスが出力９に導出
されるように、また、下面のデータをアドレッシングす
る場合には出力バスライン６上の下面ラスタアドレスが
出力９に導出されるように、入力端子８からの制御信号
に工って切替え回路７が制御される。
（発明の効果）
以上説明しｆｃように、この発明の回路では、ラスタア
ドレスカウンタの出力に最上位ビットだけ極性反転する
インバータ回路を設けて下面ラスタアドレスを生成する
ようにしたので、奇数行を上。
ドレスカウンタの出力に最上位ビットだけ極性反転する
インバータ回路を設けて下面ラスタアドレスを生成する
ようにしたので、奇数行を上。
下分割しても、ラスタアドレスは上下面で連続になる６
、このことは、奇数打金キャラクタモードで使用するこ
とができることのｔ１カに、ＣＲＴコントローラのシス
テムでＬＣＤ表面をさせる時にディスプレイＲＡＭとキ
ャラクタジェネレータＲＯＭ ’ｔ−共用することがで
きるという利点がある。、さらに、ＣＲＴコントローラ
を動作させるアプリケーションソフトをそのまま使うこ
とができる。また、この発明の回路によれば、前記イン
バータ回路を用いて下面ラスタアト°レスを生成するこ
とにニジ、連続した上面ラスタアドレスと下面ラスタア
ドレス′ｔ−１つのアドレスカウンタで切替えて出力で
きる。
、このことは、奇数打金キャラクタモードで使用するこ
とができることのｔ１カに、ＣＲＴコントローラのシス
テムでＬＣＤ表面をさせる時にディスプレイＲＡＭとキ
ャラクタジェネレータＲＯＭ ’ｔ−共用することがで
きるという利点がある。、さらに、ＣＲＴコントローラ
を動作させるアプリケーションソフトをそのまま使うこ
とができる。また、この発明の回路によれば、前記イン
バータ回路を用いて下面ラスタアト°レスを生成するこ
とにニジ、連続した上面ラスタアドレスと下面ラスタア
ドレス′ｔ−１つのアドレスカウンタで切替えて出力で
きる。
第１図はこの発明のリニアラスタアドレス発生回路の一
実施例を示すブロック図、第２図は上記−実施例の動作
を説明するためにＬＣＤ／ｆネルとラスタアト°レスの
関係を示す図である。 ３・・・ラスタアドレスカウンタ、５・・・インバータ
回路、７・・・切替え回路。
実施例を示すブロック図、第２図は上記−実施例の動作
を説明するためにＬＣＤ／ｆネルとラスタアト°レスの
関係を示す図である。 ３・・・ラスタアドレスカウンタ、５・・・インバータ
回路、７・・・切替え回路。
Claims (1)
- ＬＣＤ画面を２分割してＬＣＤ画面全スキャンするＬＣ
Ｄコントローラのラスクアドレス発生回路において、ラ
スタアト°レスカウンタの出力にインバータ回路を設け
て最上位ビットだけ極性反転してその出力を下面のラス
クアドレスとしたことｔ−特徴とするリニアラスタアド
レス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6117884A JPS60205591A (ja) | 1984-03-30 | 1984-03-30 | リニアラスタアドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6117884A JPS60205591A (ja) | 1984-03-30 | 1984-03-30 | リニアラスタアドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205591A true JPS60205591A (ja) | 1985-10-17 |
Family
ID=13163638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6117884A Pending JPS60205591A (ja) | 1984-03-30 | 1984-03-30 | リニアラスタアドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622298A (ja) * | 1985-06-28 | 1987-01-08 | 富士通株式会社 | Ｃｒｔコントロ−ラによる液晶デイスプレイの表示制御方式 |
| US6148426A (en) * | 1997-07-25 | 2000-11-14 | Samsung Electronics Co., Ltd | Apparatus and method for generating addresses in a SRAM built-in self test circuit using a single-direction counter |
-
1984
- 1984-03-30 JP JP6117884A patent/JPS60205591A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622298A (ja) * | 1985-06-28 | 1987-01-08 | 富士通株式会社 | Ｃｒｔコントロ−ラによる液晶デイスプレイの表示制御方式 |
| JPH0371714B2 (ja) * | 1985-06-28 | 1991-11-14 | Fujitsu Ltd | |
| US6148426A (en) * | 1997-07-25 | 2000-11-14 | Samsung Electronics Co., Ltd | Apparatus and method for generating addresses in a SRAM built-in self test circuit using a single-direction counter |
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