JPS61173296A - 画像表示装置 - Google Patents
画像表示装置Info
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- JPS61173296A JPS61173296A JP1403885A JP1403885A JPS61173296A JP S61173296 A JPS61173296 A JP S61173296A JP 1403885 A JP1403885 A JP 1403885A JP 1403885 A JP1403885 A JP 1403885A JP S61173296 A JPS61173296 A JP S61173296A
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- crystal display
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明は液晶テレビに好適なサイクルスチール表示方式
を原型とする画像表示装置に関する。
を原型とする画像表示装置に関する。
口）従来の技術
従来液晶表示器を上下２分割し、分割したおのおのに対
して画素情報を入力し表示するものとして特開昭５８−
８３８９２号、特開昭５８−１９３５８８号、特開昭５
９−２８１９２号等があり、いずれもテレビ画像等に利
用できるものである。これらの画像表示装置は専ら液晶
表示器の応答性に起因する駆動上の時分割の負担を軽減
するために行なわれている。ところが液晶表示器の画素
数が多くなればなる程、液晶表示器の応答性のみならず
駆動素子を含めた応答性の悪さが表面化し、例えば所定
の速度でかつシリアルデータとして送られてくるテレビ
の映像信号等であれば、これを直接駆動素子に送ると粗
くてかつ画面にゆらぎのある画像（追従不能のためのビ
ットおち発生）になりやすい。そこで画面メモリを用い
て受は取った映像信号を一時蓄え、メモリの書込速度と
読出速度を変えたり、２画面分の画面メモリを有して交
互に書込用と読出用に利用したり、規則的に映像信号を
取捨選択して駆動素子に送っていた。しかしこれらの方
法は大容量メモリを要したり画像品質（特に表示の粗さ
）を劣悪化させたりするので好ましくない。
して画素情報を入力し表示するものとして特開昭５８−
８３８９２号、特開昭５８−１９３５８８号、特開昭５
９−２８１９２号等があり、いずれもテレビ画像等に利
用できるものである。これらの画像表示装置は専ら液晶
表示器の応答性に起因する駆動上の時分割の負担を軽減
するために行なわれている。ところが液晶表示器の画素
数が多くなればなる程、液晶表示器の応答性のみならず
駆動素子を含めた応答性の悪さが表面化し、例えば所定
の速度でかつシリアルデータとして送られてくるテレビ
の映像信号等であれば、これを直接駆動素子に送ると粗
くてかつ画面にゆらぎのある画像（追従不能のためのビ
ットおち発生）になりやすい。そこで画面メモリを用い
て受は取った映像信号を一時蓄え、メモリの書込速度と
読出速度を変えたり、２画面分の画面メモリを有して交
互に書込用と読出用に利用したり、規則的に映像信号を
取捨選択して駆動素子に送っていた。しかしこれらの方
法は大容量メモリを要したり画像品質（特に表示の粗さ
）を劣悪化させたりするので好ましくない。
ハ）発明が解決しようとする問題点
本発明は上述の点を考慮してなきれたもので、１画面分
の画面メモリですむ高表示品質の画像表示装置を提供す
るものである。
の画面メモリですむ高表示品質の画像表示装置を提供す
るものである。
二〉 問題点を解決するための手段
本発明は画面メモリの書込、上側面分読出、書込、下側
面分読出を１サイクルとする利用をするために書込手段
とそれに同期した読出手段を具備したものである。
面分読出を１サイクルとする利用をするために書込手段
とそれに同期した読出手段を具備したものである。
ホ）作用
これにより画面メモリの書込速度の半分の速度で表示デ
ータを転送でき、画面メモリは１画面分の容量でよく、
１画面分の書込速度と１画面分の読出速度が同一なので
画質が良くしかも安定している。
ータを転送でき、画面メモリは１画面分の容量でよく、
１画面分の書込速度と１画面分の読出速度が同一なので
画質が良くしかも安定している。
へ）実施例
第１図は本発明実施例の画像表示装置のブロック図で第
２図はその要部のタイミングチャートであり、以下白黒
で階調表示のない画素数５１２Ｘ ２５６ドツトの表示
を行う場合を例にとって説明するが、これに限られるも
のではない。第１図において、（１）はツイストネマテ
ィック型の液晶表示器で、その電極はマトリクス配置き
れ、画面（又は電極群）は独立して駆動できる一Ｆ下に
２分割き°れており、各々２５６Ｘ ２５６ドツト（画
面全体で５１２×２５６ドツト〉の画素を有している。
２図はその要部のタイミングチャートであり、以下白黒
で階調表示のない画素数５１２Ｘ ２５６ドツトの表示
を行う場合を例にとって説明するが、これに限られるも
のではない。第１図において、（１）はツイストネマテ
ィック型の液晶表示器で、その電極はマトリクス配置き
れ、画面（又は電極群）は独立して駆動できる一Ｆ下に
２分割き°れており、各々２５６Ｘ ２５６ドツト（画
面全体で５１２×２５６ドツト〉の画素を有している。
（２）は液晶表示器（１）のドライバで、日立製作新製
ＨＤ４４１００Ｈ等からなり、シリアル転送されてくる
画信号を受けてタイミングをとり、バイアスを与え液晶
表示器を駆動する。
ＨＤ４４１００Ｈ等からなり、シリアル転送されてくる
画信号を受けてタイミングをとり、バイアスを与え液晶
表示器を駆動する。
（３）（３）は液晶表示器（１〉のドツト（画素）に対
応した画素情報を１画面分記憶できる画面メモリで、８
１９２バイト（６５５３６ビツト）スタティック駆動の
ランダムアクセスメモリ２個により構成されている。尚
１ドツトあたりのデータは１ビツト（白又は黒の情報）
として取り扱っている。（４〉は書込アドレスカウンタ
、（５ａ）（５ｂ）は読出アドレスカウンタで、セレク
タ（６ａ＞（６ｂ）を介していずれも画面メモリ（３）
（３）のアドレス指定を行うものである。（７）はアド
レスカウンタ（４）（５ａ）（５ｂ）にスタートアドレ
スの番地を入力するための３連のレジスタである。画面
メモリ（３）（３）がそれぞれＯ〇００番地〜Ｉ ＦＦ
Ｆ番地（１６進数表示、１０進数との対応は０〜９が０
〜９．１０〜１５がＡ−Ｆ）および２０００番地〜３
ＦＦＦ番地であれば、レジスタ（７）には書込アドレス
カウンタ（４）用に「００００ハ読出アドレスカウンタ
（５ａ）（５ｂ）用に「０００、 ＯＪ、’２０００Ｊ
が記憶きれている。
応した画素情報を１画面分記憶できる画面メモリで、８
１９２バイト（６５５３６ビツト）スタティック駆動の
ランダムアクセスメモリ２個により構成されている。尚
１ドツトあたりのデータは１ビツト（白又は黒の情報）
として取り扱っている。（４〉は書込アドレスカウンタ
、（５ａ）（５ｂ）は読出アドレスカウンタで、セレク
タ（６ａ＞（６ｂ）を介していずれも画面メモリ（３）
（３）のアドレス指定を行うものである。（７）はアド
レスカウンタ（４）（５ａ）（５ｂ）にスタートアドレ
スの番地を入力するための３連のレジスタである。画面
メモリ（３）（３）がそれぞれＯ〇００番地〜Ｉ ＦＦ
Ｆ番地（１６進数表示、１０進数との対応は０〜９が０
〜９．１０〜１５がＡ−Ｆ）および２０００番地〜３
ＦＦＦ番地であれば、レジスタ（７）には書込アドレス
カウンタ（４）用に「００００ハ読出アドレスカウンタ
（５ａ）（５ｂ）用に「０００、 ＯＪ、’２０００Ｊ
が記憶きれている。
（８）は画像処理回路で、チューナ、中間周波増巾等を
含み白黒の映像信号をシリアル出力するものであるが、
ビデオ等からビデオ信号を受けるバッファ等で構成して
もよい。（１１）は映像信号を８ドツト分ずつシリアル
パラレル変換するＳＰ変換器、＜１２）（１２）はパラ
レルの映像信号をシリアル変換するＰＳ変換器、（１３
）（１３）は映像信号のタイミングをとるためのラッチ
回路である。
含み白黒の映像信号をシリアル出力するものであるが、
ビデオ等からビデオ信号を受けるバッファ等で構成して
もよい。（１１）は映像信号を８ドツト分ずつシリアル
パラレル変換するＳＰ変換器、＜１２）（１２）はパラ
レルの映像信号をシリアル変換するＰＳ変換器、（１３
）（１３）は映像信号のタイミングをとるためのラッチ
回路である。
また（９）は上述した全ての回路が円滑に働くよう監視
し制御するタイミング制御回路で、特に画像処理回路（
８）からは垂直帰線信号（Ｖ）と水平帰線信号（Ｈ）を
受け、また画面メモリ（３）（３，）には読出書込タイ
ミング信号（Ｒ／Ｗ）を出力し、アドレスカウンタ（４
）（５ａ）（５ｂ）にはデータ転送線およびカウントア
ツプ信号（Ａ ＣＤｏ）（Ａ ＣＤｉ＞（Ａ ＣＤ２）
をそれぞれ出力している。尚、セレクタ（６ａ）はこの
Ｒ／Ｗ信号を受けて出力すべきアドレス信号の切換を行
い、セレクタ（６ｂ）はトグルフリップフロップ（１４
）によって得られたＲ／Ｗ信号のに周波数の信号で読出
アドレスカウンタ（５ａ）（ｓｂ）の選択切換を行う。
し制御するタイミング制御回路で、特に画像処理回路（
８）からは垂直帰線信号（Ｖ）と水平帰線信号（Ｈ）を
受け、また画面メモリ（３）（３，）には読出書込タイ
ミング信号（Ｒ／Ｗ）を出力し、アドレスカウンタ（４
）（５ａ）（５ｂ）にはデータ転送線およびカウントア
ツプ信号（Ａ ＣＤｏ）（Ａ ＣＤｉ＞（Ａ ＣＤ２）
をそれぞれ出力している。尚、セレクタ（６ａ）はこの
Ｒ／Ｗ信号を受けて出力すべきアドレス信号の切換を行
い、セレクタ（６ｂ）はトグルフリップフロップ（１４
）によって得られたＲ／Ｗ信号のに周波数の信号で読出
アドレスカウンタ（５ａ）（ｓｂ）の選択切換を行う。
上述の構成において第２図を参照しながら動作を説明す
る。まず画像処理回路（８）からは受信した電波又は送
られてきたビデオ信号から垂直帰線信号（Ｖ）と水平帰
線信号（Ｈ）を送り出し、水平帰線信号（Ｈ）を受けて
タイミング制御回路（９）から出力された表示信号（Ｄ
）のある間映像信号を出力する。この映像信号は１走査
中２５６ドツト相当の白黒の画信号であるがＳＰ変換器
（１１）で８ドツト分ずつのパラレル信号に変換されラ
ッチ回路（１３）に蓄えられＲ／Ｗ信号の書込タイミン
グに間にあうよう出力される。また垂直帰線信号（Ｖ）
に基づいてレジスタ（７）の内容はアドレスカウンタ（
４）（５ａ）（５ｂ）にそれぞれ転送される。
る。まず画像処理回路（８）からは受信した電波又は送
られてきたビデオ信号から垂直帰線信号（Ｖ）と水平帰
線信号（Ｈ）を送り出し、水平帰線信号（Ｈ）を受けて
タイミング制御回路（９）から出力された表示信号（Ｄ
）のある間映像信号を出力する。この映像信号は１走査
中２５６ドツト相当の白黒の画信号であるがＳＰ変換器
（１１）で８ドツト分ずつのパラレル信号に変換されラ
ッチ回路（１３）に蓄えられＲ／Ｗ信号の書込タイミン
グに間にあうよう出力される。また垂直帰線信号（Ｖ）
に基づいてレジスタ（７）の内容はアドレスカウンタ（
４）（５ａ）（５ｂ）にそれぞれ転送される。
さて画面メモリ（３）（３）はタイミング制御回路（９
）の内部にある２相のクロック信号〆１〆２によって制
御され、クロック信号〆ｌにより書込状態と記憶内容の
読出状態が交互に切換えられる。
）の内部にある２相のクロック信号〆１〆２によって制
御され、クロック信号〆ｌにより書込状態と記憶内容の
読出状態が交互に切換えられる。
そして書込むべき、あるいは読出すべき画面メモリ（３
）（３）の番地はアドレスカウンタ（４）（５ａ）（５
ｂ）によって選択的に与えられるが、そのアドレスカウ
ンタ（４）（５ａ）（５ｂ）はクロック信号〆２に同期
して歩道きれる。
）（３）の番地はアドレスカウンタ（４）（５ａ）（５
ｂ）によって選択的に与えられるが、そのアドレスカウ
ンタ（４）（５ａ）（５ｂ）はクロック信号〆２に同期
して歩道きれる。
第１フし−ムを例にとると、垂直帰線信号（Ｖ）によっ
て書込アドレスカウンタ（４）の内容は「００００１、
読出アドレスカウンタ（５ａ）（５ｂ）にはそれぞれ’
ｏ ｏ ｏ ｏ、、「２０００Ｊが蓄えられた時点から
スタートする。最初のタイミング（ｔｌ）においてＲ／
Ｗ信号は書込状態として「Ｌ」レベルを出力しラッチ（
１３〉から映像信号は画面メモリ（３〉（３）に送られ
るが、その時セレクタ（６ａ）を通じて書込アドレスカ
ウンタ（４〉の内容が出力されて番地指定されるから’
００００，１番地に映像信号は記憶される。次のタイミ
ング（ｔ２）においてＲ／Ｗ信号は読出状態としてｒＨ
，レベルを出力し、この時の番地は読出アドレスカウン
タ（５ａ）の内容に基つき’ｏｏｏｏ、番地の記憶内容
が読出されラッチ（１３）に蓄えられる。そしてこのタ
イミング中にＡＣＤＯの立下りにより書込アドレスカウ
ンタ（４）は１歩進して’０ＯＯＩＪとなる。きらに次
のタイミング（ｔ３）では再び書込状態となって「００
０１」番地に映像信号が記憶きれる。そしてタイミング
（ｔ４）において読出しは読出アドレスカウンタ（５ｂ
）の内容に基づいて番地指定がなされるから’２０００
．番地（第１フレームにおいて映像信号は入っていない
）の内容が出力される。そしてこの状態で画面メモリ（
３）（３）から読出きれた映像信号と、先にタイミング
（ｔ２）において読出されたラッチ回路（１３）に蓄え
られた映像信号は共にそれぞれＰＳ変換器（１２）（１
２）に送られ上置信号下画信号としてドライバ（２）に
入力きれ表示きれる。
て書込アドレスカウンタ（４）の内容は「００００１、
読出アドレスカウンタ（５ａ）（５ｂ）にはそれぞれ’
ｏ ｏ ｏ ｏ、、「２０００Ｊが蓄えられた時点から
スタートする。最初のタイミング（ｔｌ）においてＲ／
Ｗ信号は書込状態として「Ｌ」レベルを出力しラッチ（
１３〉から映像信号は画面メモリ（３〉（３）に送られ
るが、その時セレクタ（６ａ）を通じて書込アドレスカ
ウンタ（４〉の内容が出力されて番地指定されるから’
００００，１番地に映像信号は記憶される。次のタイミ
ング（ｔ２）においてＲ／Ｗ信号は読出状態としてｒＨ
，レベルを出力し、この時の番地は読出アドレスカウン
タ（５ａ）の内容に基つき’ｏｏｏｏ、番地の記憶内容
が読出されラッチ（１３）に蓄えられる。そしてこのタ
イミング中にＡＣＤＯの立下りにより書込アドレスカウ
ンタ（４）は１歩進して’０ＯＯＩＪとなる。きらに次
のタイミング（ｔ３）では再び書込状態となって「００
０１」番地に映像信号が記憶きれる。そしてタイミング
（ｔ４）において読出しは読出アドレスカウンタ（５ｂ
）の内容に基づいて番地指定がなされるから’２０００
．番地（第１フレームにおいて映像信号は入っていない
）の内容が出力される。そしてこの状態で画面メモリ（
３）（３）から読出きれた映像信号と、先にタイミング
（ｔ２）において読出されたラッチ回路（１３）に蓄え
られた映像信号は共にそれぞれＰＳ変換器（１２）（１
２）に送られ上置信号下画信号としてドライバ（２）に
入力きれ表示きれる。
以下同様にして、書込と読出が交互に行われるが、書込
はｏｏｏｏ番地をスタートして１番地ずつ歩進して行わ
れ、読出は００００番地からはじまる上画面用データと
２０００番地からはじまる子画面用データとが交互に読
出される。
はｏｏｏｏ番地をスタートして１番地ずつ歩進して行わ
れ、読出は００００番地からはじまる上画面用データと
２０００番地からはじまる子画面用データとが交互に読
出される。
従って第１画面の書込みが終了（最後の番地は３ ＦＦ
Ｆ番地）する直前のタイミングで第１画面の上側画面の
映像信号（番地はＩＦＦＦ）を読出し、直後のタイミン
グで下側画面の映像信号（番地は３ＦＦＦ＞を読出すこ
とになる。即ち１画面分の書込時間と読出時間とが等し
くなり、読出しにおいては上側面分については現在書込
中の画面の映像信号を、下側面分については１画面前の
映像信号を読出す事になる。
Ｆ番地）する直前のタイミングで第１画面の上側画面の
映像信号（番地はＩＦＦＦ）を読出し、直後のタイミン
グで下側画面の映像信号（番地は３ＦＦＦ＞を読出すこ
とになる。即ち１画面分の書込時間と読出時間とが等し
くなり、読出しにおいては上側面分については現在書込
中の画面の映像信号を、下側面分については１画面前の
映像信号を読出す事になる。
、 そしてドライバ（２）への画信号の入力は、（上述
の例では上下でタイミングをあわせたが別々のタイミン
グでもよい）画面メモリ（３）（３）へノｌｌｌ込速度
のにの速度となり、かつ上下者々の画面において映像信
号の連続性が保たれるので、画像は動画であっても安定
している。
の例では上下でタイミングをあわせたが別々のタイミン
グでもよい）画面メモリ（３）（３）へノｌｌｌ込速度
のにの速度となり、かつ上下者々の画面において映像信
号の連続性が保たれるので、画像は動画であっても安定
している。
以上の説明において画像処理回路（８）にＡＤ変換器が
含まれているならば１画素あたり２ビツト（４階調）、
４ビツト（８階調）、８ビツト（１６６階調等の映像情
報とし全く同様の手順で階調表示ができる。さらに階調
のかわりに色信号とするか、又は色信号に対応して３画
面分の画面メモリを有し各色毎に同じ手順を踏めばカラ
ー表示も行う事ができる。
含まれているならば１画素あたり２ビツト（４階調）、
４ビツト（８階調）、８ビツト（１６６階調等の映像情
報とし全く同様の手順で階調表示ができる。さらに階調
のかわりに色信号とするか、又は色信号に対応して３画
面分の画面メモリを有し各色毎に同じ手順を踏めばカラ
ー表示も行う事ができる。
ト）発明の効果
以上の如く表示信号の立場からみて上下に２分割された
ドツトマトリクス表示器を、画素数と等しい記憶容量、
即ち１画面分の画面メモリの利用タイミングとして書込
、上画面読出、書込、子画面読出を１サイクルとして繰
返し、その読出した信号で駆動するものであるから、画
面メモリの容量は比較的少なく、その書込速度の半分の
速度で表示が行えるから画像がちらつかず、さらに１画
面分の書込時間で１画面分読出すことができるから画像
に不自然さがない。
ドツトマトリクス表示器を、画素数と等しい記憶容量、
即ち１画面分の画面メモリの利用タイミングとして書込
、上画面読出、書込、子画面読出を１サイクルとして繰
返し、その読出した信号で駆動するものであるから、画
面メモリの容量は比較的少なく、その書込速度の半分の
速度で表示が行えるから画像がちらつかず、さらに１画
面分の書込時間で１画面分読出すことができるから画像
に不自然さがない。
第１図は本発明実施例の画像表示装置のブロック図で、
第２図はその要部タイミングチャートである。 ＜１〉・・・液晶表示器、（２）・・・ドライバ、（３
）（３）・・・画面メモリ、（４）・・・（書込）アド
レスカウンタ、（５ａ）（５ｂ）−・（読出）アドレス
カウンタ、（６ａ）（６ｂ）・・・セレクタ、（７）・
・・レジスタ、（８）・・・画像処理回路、（９）・・
・タイミング制御回路。
第２図はその要部タイミングチャートである。 ＜１〉・・・液晶表示器、（２）・・・ドライバ、（３
）（３）・・・画面メモリ、（４）・・・（書込）アド
レスカウンタ、（５ａ）（５ｂ）−・（読出）アドレス
カウンタ、（６ａ）（６ｂ）・・・セレクタ、（７）・
・・レジスタ、（８）・・・画像処理回路、（９）・・
・タイミング制御回路。
Claims (1)
- １）上下に２分割されたドットマトリクスからなる液晶
表示器と、液晶表示器のドットに対応した画素情報を１
画面分記憶できる画面メモリと、順次送られてくる映像
信号を画素順に画面メモリに記憶する書込手段と、書込
手段に同期して交互に働き、上側のドットマトリクスに
対応する画素情報と下側のドットマトリクスに対応する
画素情報を交互に画面メモリから読出して液晶表示器に
送る読出手段とを具備した画像表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014038A JP2622950B2 (ja) | 1985-01-28 | 1985-01-28 | 画像表示装置 |
| US06/821,160 US4745485A (en) | 1985-01-28 | 1986-01-21 | Picture display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014038A JP2622950B2 (ja) | 1985-01-28 | 1985-01-28 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173296A true JPS61173296A (ja) | 1986-08-04 |
| JP2622950B2 JP2622950B2 (ja) | 1997-06-25 |
Family
ID=11849956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60014038A Expired - Lifetime JP2622950B2 (ja) | 1985-01-28 | 1985-01-28 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622950B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622298A (ja) * | 1985-06-28 | 1987-01-08 | 富士通株式会社 | Ｃｒｔコントロ−ラによる液晶デイスプレイの表示制御方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531371A (en) * | 1978-08-29 | 1980-03-05 | Seiko Epson Corp | Liquid crystal driving circuit |
| JPS60192575U (ja) * | 1984-05-30 | 1985-12-20 | シチズン時計株式会社 | 液晶テレビ |
-
1985
- 1985-01-28 JP JP60014038A patent/JP2622950B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531371A (en) * | 1978-08-29 | 1980-03-05 | Seiko Epson Corp | Liquid crystal driving circuit |
| JPS60192575U (ja) * | 1984-05-30 | 1985-12-20 | シチズン時計株式会社 | 液晶テレビ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622298A (ja) * | 1985-06-28 | 1987-01-08 | 富士通株式会社 | Ｃｒｔコントロ−ラによる液晶デイスプレイの表示制御方式 |
| JPH0371714B2 (ja) * | 1985-06-28 | 1991-11-14 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2622950B2 (ja) | 1997-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |