JP3475381B2 - データ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データの書き込
みと読み出しが可能なデータ記憶手段を備えるデータ制
御装置に関するものである。

【０００２】

【従来の技術】従来より、画像表示技術等の分野におい
ては、ビデオ信号を構成するアナログＲＧＢ信号をＡ／
Ｄ変換し、１画面（１フレーム）分のデータを一旦デー
タ記憶手段としてのＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）に書き込んだ後、画像表示装置の特
性に適した速度でＲＡＭからデータを読み出して画像表
示装置の各画素に供給するという技術が用いられてい
る。

【０００３】

【発明が解決しようとする課題】しかし従来において
は、ＲＡＭのアドレスと画像表示装置の各画素との対応
関係を固定し、ＲＡＭの所定のアドレスから読み出され
たデータが常に決まった画素に供給されるようにしてい
るめ、ＲＡＭの一部分に不良が生じた場合、その不良ア
ドレスに対応する画素には常に不良のデータが供給され
ることになる。そのため、ＲＡＭのどこかに不良がある
と毎回同じ位置の画素が不良点灯し、不良箇所が目立つ
という問題があった。

【０００４】この発明は、上記従来技術の課題を解消す
るために創案されたものであり、その目的は、データ記
憶手段に不良箇所がある場合でも、その不良箇所から読
み出されたデータが知覚に与える影響を軽減することが
できるデータ制御装置を提供することにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、１つのデータは複数ビット
から構成され、これら一連のデータを書き込みと読み出
しが可能な複数の記憶領域からなるデータ記憶手段を備
え、前記データ記憶手段に一連のデータを書き込むデー
タ書込動作と、前記データ記憶手段から一連のデータを
読み出すデータ読出動作とを所定周期毎に行うようにし
たデータ制御装置を前提とし、前記データ書込動作毎に
前記データ記憶手段の異なる記憶領域のメモリアドレス
に一連のデータの書き込みを行うデータ書き込み手段
と、前記データ記憶手段に書き込まれた記憶領域のメモ
リアドレスから一連のデータを読み出すデータ読み出し
手段と、を備えたことを特徴としている。

【０００６】上記データ制御装置によれば、データ書込
動作毎にデータ記憶手段の異なる記憶領域のメモリアド
レスに一連のデータの書き込みが行なわれ、データ読み
出し動作毎にデータ記憶手段に書き込まれた記憶領域の
メモリアドレスから一連のデータがデータ書き込み時と
同じデータ配列で読み出される。したがって、データ記
憶手段に不良箇所がある場合でも、その不良箇所からは
読み出し動作毎にデータ配列順位の異なるデータが読み
出され、不良データの出現箇所が分散されるので、不良
データが知覚に与える影響を軽減することができる。

【０００７】請求項２記載の発明は、前記請求項１記載
のデータ制御装置において、前記データ記憶手段は、各
記憶領域に１画素分の画像データを記憶し、前記データ
書き込み手段は、前記１画素分の画像データ単位で前記
各記憶領域のアドレスを指定して書き込みを行うことを
特徴としている。

【０００８】上記データ制御装置によれば、前記書き込
み動作毎に、前記画像データ単位で記憶領域を指定して
一連の画像データの書き込みが行われるので、データ記
憶手段の各記憶領域には、毎回データ配列順位の異なる
画像データが書き込まれる。したがって、データ記憶手
段に不良箇所がある場合でも、その不良箇所からは読み
出し動作毎にデータ配列順位の異なる画像データが読み
出され、不良データの表示位置が分散されるので、不良
データの表示箇所を目立たなくすることができる。

【０００９】請求項３記載の発明は、前記請求項１記載
のデータ制御装置において、前記データ記憶手段は、各
記憶領域に１画素分の画像データを記憶し、前記データ
書き込み手段は、前記各画像データを構成するビットデ
ータの配列を変化させて書き込みを行うことを特徴とし
ている。

【００１０】上記データ制御装置によれば、前記書き込
み動作毎に、各画像データ毎にビット単位でデータ配列
を変化させて書き込みが行われるので、データ記憶装置
のいずれかの記憶領域に不良ビットがある場合でも、そ
の不良ビットからは読み出し動作毎に異なる配列順位の
ビットデータが読み出される。その結果、前記不良箇所
を含む記憶領域から読み出される画像データの値が読み
出し動作毎に変化し、時間的に平均化されることにな
る。したがって、前記不良ビットを含む記憶領域から正
しい値と極端に異なる画像データが毎回出力されるのを
防ぎ、不良データの表示箇所を目立たないようにするこ
とができる。

【００１１】

【発明の実施の形態】以下に、この発明の実施の形態に
ついて説明する。

【００１２】［第１の実施の形態］図１は、この発明の
データ制御装置を液晶表示装置（ＬＣＤ）を駆動するた
めの装置に適用した場合の実施の形態を示すブロック図
である。同図に示すデータ制御装置１は、Ａ／Ｄコンバ
ータ２と、コントローラ３と、データ記憶装置４とから
なる。Ａ／Ｄコンバータ２では、入力されたビデオ信号
Ｒ、Ｇ、Ｂがそれぞれディジタル信号に変換されコント
ローラ３に出力される。

【００１３】コントローラ３では、Ａ／Ｄコンバータ２
を介して入力されるディジタルビデオ信号Ｒ、Ｇ、Ｂが
それぞれ４ビットの階調データに変換される。コントロ
ーラ３は、図示しないクロック回路より供給される同期
信号（Ｃ―ＳＹＮＣ）に同期して、階調データ信号、ア
ドレス信号、ライトイネーブル信号、及びアウトイネー
ブル信号を所定のタイミングでデータ記憶装置４に出力
するとともに、ＬＣＤ駆動信号（Ｖ―Ｘ，Ｙ）をＬＣＤ
５に出力する。

【００１４】データ記憶装置４では、コントローラ３よ
り次々と送られてくる４ビットの階調データが、指定さ
れた書き込みアドレスに順次書き込まれると同時に、書
き込まれているデータが指定された読み出しアドレスか
ら順次読み出されて、ＬＣＤ５に送出される。この例で
は、書き込み周波数６０Ｈｚに対し、読み出し周波数は
１２０Ｈｚに設定されている。つまり、１回の書き込み
に対して２回の読み出しが行なわれる。

【００１５】ＬＣＤ５では、データ記憶装置４からの出
力データを、コントローラ３からのＬＣＤ駆動信号（Ｖ
―ＸＹ）に従って出力する。

【００１６】図２は、データ記憶装置４の回路図であ
り、一対のＲＡＭ６Ａ及び６Ｂと、それぞれに接続され
たデータ制御用バッファ７Ａ及び７Ｂとからなる回路構
成が示されている。同図において、Ａ０〜Ａ１６はアド
レス信号、Ｄ０〜Ｄ３は１画素分の階調データを構成す
る各ビットのデータ信号、ＷＥはライトイネーブル信
号、ＯＥはアウトイネーブル信号を示す。

【００１７】データ制御用バッファ７Ａ及び７Ｂは、コ
ントローラ３からのデータ信号Ｄ０〜Ｄ３を一時記憶し
所定のタイミングでそれぞれのＲＡＭ６Ａ、６Ｂに出力
するとともに、それぞれのＲＡＭ６Ａ、６Ｂから読み出
されたデータ信号Ｄ０〜Ｄ３を所定のタイミングでＬＣ
Ｄ５へ送出する。アドレス信号Ａ０〜Ａ１６は、アップ
カウンターで０〜ＦＦＦＦの範囲で増加し、データ信号
Ｄ０〜Ｄ３の入出力タイミングに合わせて変化する。そ
の結果、データ信号Ｄ０〜Ｄ３をＲＡＭ６Ａ及び６Ｂの
指定されたアドレスに書き込む動作と、それぞれのＲＡ
Ｍ６Ａ、６Ｂの指定されたアドレスからデータ信号Ｄ０
〜Ｄ３を読み出してＬＣＤ５に出力する動作とが所定の
タイミングで実行される。

【００１８】図３はＬＣＤ５の画素の配置構造を、図４
はＲＡＭ６Ａ及び６Ｂの記憶領域の配置構造を示してい
る。説明上、図３中の各画素及び図４中の各記憶領域に
は、それぞれ番号が付されている。

【００１９】コントローラ３から出力される各画素毎の
データは、Ｐ０００００の画素位置に表示されるデータ
から始まり、その次からは順にＰ００００１、Ｐ０００
０２、・・・、Ｐ１ＦＦＦＦとなる。アドレス信号が、
コントローラ３から送られてくるデータと同期する単純
なアップカウンタの場合、Ｐ０００００のデータはＡ０
００００に、Ｐ００００１のデータはＡ００００１に、
・・・、Ｐ１ＦＦＦＦのデータはＡ１ＦＦＦＦに、とい
うように常に同じアドレスに対応する。

【００２０】図５には、上記２つのＲＡＭ６Ａ、６Ｂに
与えられるライトイネーブル信号ＷＥとアウトイネーブ
ル信号ＯＥのタイムチャートが示されている。同図に示
すように、一方のＲＡＭにデータの書き込みが行われて
いるとき、もう一方のＲＡＭでは読み出しが行われてい
て、１画面分のデータ（Ｖ０、Ｖ１、・・・）毎に、そ
れぞれのＲＡＭの書き込み／読み出し動作が切り替えら
れる。各イネーブル信号ＷＥ、ＯＥは、ローアクティブ
である。

【００２１】上記タイムチャートからわかるように、Ｌ
ＣＤ５の各画素に表示されるデータは、２つのＲＡＭ６
Ａ、６Ｂから交互に読み出される。この例では、１回の
書き込みに対して２回の読み出しが行なわれるので、Ｌ
ＣＤ５に表示されるデータは、２つのＲＡＭ６Ａ、６Ｂ
から２回ずつ交互に読み出されることになる。

【００２２】図５中には、一例として、Ｐ００２０６の
画素位置に出力されるデータの読み出しタイミング（ｔ
１、ｔ２、・・・、ｔ８）が示されている。×印は第１
のＲＡＭ６Ａから読み出されたデータを、●印は第２の
ＲＡＭ６Ｂから読み出されたデータを示している。

【００２３】ここで、ＲＡＭ６Ａ、６Ｂのいずれかの記
憶領域に不良が生じて、正しいデータが得られなくなっ
た場合について考察する。

【００２４】例えば、その不良箇所のアドレスが第１の
ＲＡＭ６ＡのＡ００２０６であったとすると、従来のよ
うにＬＣＤ５の各画素のデータとＲＡＭ６Ａのアドレス
とが常に同じ組み合わせで対応するようにした場合、Ｐ
００２０６の画素には、常にＡ００２０６から読み出さ
れたデータが表示されることになる。よって、その画素
のみが常に図６に示すような不良点燈状態となる。

【００２５】これに対し、この実施の形態に示すデータ
制御装置１は、第１のＲＡＭ６Ａに対するデータ書込動
作毎に異なったデータ配列で一連の階調データの書き込
みを行うべく、コントローラ３がデータの書き込みアド
レスを制御する。具体的には、第１のＲＡＭ６Ａに対す
るデータ書込動作毎に、アドレス指定パターンを変化さ
せることで、不良アドレスに含まれているデータがＬＣ
Ｄ５の常に同じ画素に対応しないようにする。

【００２６】図７に示すタイミング図には、第１のＲＡ
Ｍ６Ａに対するデータ書込動作毎にアドレス指定パター
ンを変化させる場合のアドレス信号の一例が示されてい
る。この例では、第１のＲＡＭ６Ａに対するデータ書込
タイミング毎に、アドレスの最上位ビットを指定するア
ドレス信号Ａ１６を反転させるようにしている。図中、
Ａ期間においては従来と同じ波形のアドレス信号が生成
されている。これに対し、Ｂ期間では、Ａ期間における
波形を反転させたアドレス信号が生成されている。

【００２７】上記のようにアドレス信号の波形を周期的
に反転させた結果、Ａ期間においては、Ｐ０００００の
データはＡ０００００に、Ｐ００００１のデータはＡ０
０００１に、・・・、Ｐ１ＦＦＦＦのデータはＡ１ＦＦ
ＦＦに、というように、従来と同じアドレス指定でデー
タの書き込み及び読み出しが行われるが、Ｂ期間におい
ては、ＬＣＤ５の各画素と第１のＲＡＭ６Ａの各アドレ
スとの対応が次のように変更される。

【００２８】すなわち、Ｐ０００００のデータはＡ１０
０００に、Ｐ００００１のデータはＡ１０００１に、Ｐ
０ＦＦＦＦのデータはＡ１ＦＦＦＦに、Ｐ１００００の
データはＡ００００に、Ｐ１０００１のデータはＡ００
００１に、・・・、Ｐ１０２０６のデータはＡ００２０
６に、・・・、Ｐ１ＦＦＦＦのデータはＡ０ＦＦＦＦ
に、というように、Ａ期間におけるアドレス指定に対し
て最上位のビット値を反転（“０”を“１”に置換、
“１”を“０”に置換）させたアドレスにデータが書き
込まれる。

【００２９】また、読み出しは、Ａ１００００に書き込
まれているＰ０００００のデータから順に、Ａ１０００
１に書き込まれているＰ００００１のデータ、・・・、
Ａ００２０６に書き込まれているデータはＰ１０２０
６、・・・、Ａ１ＦＦＦＦに書き込まれているＰ０ＦＦ
ＦＦのデータ、Ａ０００００に書き込まれているＰ１０
００００のデータ、Ａ００００１に書き込まれているＰ
１０００１のデータ、・・・、Ａ０ＦＦＦＦに書き込ま
れているＰ１ＦＦＦＦのデータ、というように行われ
る。この結果、ＬＣＤ５に出力されるデータの読み出し
タイミングは同じであるが、データを読み出すアドレス
が周期的に変化することになる。

【００３０】第２のＲＡＭ６Ｂに欠陥箇所がなければ、
第２のＲＡＭ６Ｂからは正常なデータが得られるので、
図５に示すｔ１、ｔ２、ｔ５、ｔ６のデータは正常であ
る。したがって、第２のＲＡＭ６Ｂから読み出されたデ
ータが出力されている限り、図７のＡ期間においてもＢ
期間においてもＬＣＤ５に不良点燈箇所は発生せず、図
３に示す正常な表示がなされる。

【００３１】これに対し、第１のＲＡＭ６Ａに書き込ま
れているデータに関しては、ｔ３、ｔ４のデータは、図
７のＡ期間に読み出されてアドレス番号と同じ画素番号
の画素に出力されるので、ＬＣＤ５は図６に示すように
Ｐ００２０６の画素位置が不良点燈する。また、ｔ７、
ｔ８のデータは、図７のＢ期間に読み出されてアドレス
の最上位のビット値を反転させた画素番号の画素に出力
されるので、ＬＣＤ５はＰ１０２０６の画素位置が不要
点燈する。

【００３２】このように、ＬＣＤ５に送られてくる不良
データを２つの画素に分散させて周期的に交互に表示さ
せることで、不良点灯箇所を目立たなくすることができ
る。すなわち、不良データを２箇所に交互に表示させる
ことで、不良データの割り当てられた箇所では正常点灯
と不良点灯が交互になされるため、残像効果により図９
に示すように２箇所がハーフトーン表示されているよう
に見える。上記の例では、図３に示す正常な表示期間に
対して、図６及び図８に示す不良点灯箇所を含む表示期
間はそれぞれ２分の１である。したがって、常時同じ画
素が不良点灯する場合に対して、不良点灯を４分の１程
度に目立たなくすることができる。

【００３３】なお、上記の例では第１のＲＡＭ６Ａのア
ドレス指定パターンを変化させるための制御信号として
Ａ１６のみを使用しているが、その他のアドレス信号を
使用してもよく、複数のアドレス信号を使用してもよ
い。

【００３４】また、上記の例では第１のＲＡＭ６Ａのみ
アドレス指定パターンを変化させる場合について説明し
たが、第２のＲＡＭ６Ｂに対しても同様にアドレス指定
パターンを変化させることが望ましい。

【００３５】また、上記の例ではアドレス指定パターン
を交互に逆転させるようにしているが、コントローラ３
で生成される乱数などを用いてランダムにパターンを変
化させるようにしてもよい。ただし、その場合において
も、データ書き込み時のアドレス指定パターンと同じパ
ターンでデータ読み出しを行うことが必要である。

【００３６】［第２の実施の形態］次に、この発明に係
るデータ制御装置の第２の実施の形態について説明す
る。第２の実施の形態におけるデータ制御装置の全体的
構成は、図１に示した構成と同様である。ただし、第２
の実施の形態では、データ記憶装置４へのデータ書き込
みの際に各階調データを構成する４ビットのデータの上
位ビットと下位ビットの入れ替えを行い、データ書き込
みの際にビットデータの配列を元に戻すという処理を行
う。

【００３７】図１０に、第２の実施の形態におけるデー
タ記憶装置４の回路図を示す。同図に示すデータ記憶装
置４は、図２の装置構成に、入力データ用のセレクタ８
と出力データ用のセレクタ９とを付加してなる。入力デ
ータ用のセレクタ８の各入力端子ＤＩＮ０〜３には、コ
ントローラ３より送出された階調データの各ビットデー
タが入力される。出力データ用のセレクタ９の各入力端
子ＤＩＮ０〜３には、ＲＡＭ６Ａ、６Ｂから読み出され
た階調データの各ビットデータが入力される。

【００３８】図１１には、上記セレクタ８、９の回路図
が示されている。各セレクタ８、９は、第１〜第４のセ
レクタブロックＳＢ０〜ＳＢ３と、第１〜第４の入力端
子ＤＩＮ０〜ＤＩＮ３と、第１〜第４の出力端子ＤＯＵ
Ｔ０〜ＤＯＵＴ３と、セレクト信号ＳＥＬの入力端子と
を有している。

【００３９】第１の入力端子ＤＩＮ０は、第１のセレク
タブロックＳＢ０のＡゲートと第４のセレクタブロック
ＳＢ３のＢゲートとに接続されている。第２の入力端子
ＤＩＮ１は、第２のセレクタブロックＳＢ１のＡゲート
と第３のセレクタブロックＳＢ４のＢゲートとに接続さ
れている。第３の入力端子ＤＩＮ２は、第３のセレクタ
ブロックＳＢ２のＡゲートと第２のセレクタブロックＳ
Ｂ１のＢゲートとに接続されている。第４の入力端子Ｄ
ＩＮ３は、第４のセレクタブロックＳＢ３のＡゲートと
第１のセレクタブロックＳＢ０のＢゲートとに接続され
ている。

【００４０】第１〜第４の出力端子ＤＯＵＴ０〜ＤＯＵ
Ｔ３は、第１〜第４のセレクタブロックＳＢ０〜ＳＢ３
の信号出力部にそれぞれ接続されている。

【００４１】セレクト信号ＳＥＬは、コントローラ３よ
り与えられる信号であり、ＳＥＬがＬｏｗのとき各セレ
クタブロックＳＢ０〜ＳＢ３のＡゲートがオープンし、
ＳＥＬがＨｉｇｈのとき各セレクタブロックＳＢ０〜Ｓ
Ｂ３のＢゲートがオープンするようになっている。

【００４２】上記構成により、各入力端子ＤＩＮ０〜３
に入力されたビットデータは、ＳＥＬがＬｏｗのときは
同じ番号の出力端子ＤＯＵＴ０〜ＤＯＵＴ３からそれぞ
れ出力され、ＳＥＬがＨｉｇｈのときは、番号順位が逆
の出力端子ＤＯＵＴ３〜ＤＯＵＴ０からそれぞれ出力さ
れる。すなわち、ＳＥＬがＬｏｗのときは入力データと
同じビットデータ配列で出力がなされ、ＳＥＬがＨｉｇ
ｈのときは入力データの上位ビットと下位ビットを入れ
替えた状態で出力がなされる。

【００４３】ライトイネーブル信号ＷＥとアウトイネー
ブル信号ＯＥのタイムチャートは、図５と同じである。
セレクト信号ＳＥＬは、図１２に示すように変化する。
図１２中のＡ期間においては、ＳＥＬがＬｏｗであり、
データ書き込みの際にも読み出しの際にもビットデータ
の配列変換は行われない。Ｂ期間においては、ＳＥＬが
Ｈｉｇｈであり、データ書き込みの際にデータの上位ビ
ットと下位ビットの入れ替えが行なわれ、データ読み出
しの際にビットデータの配列を元に戻すようにビットの
入れ替え処理が行われる。

【００４４】上記のようにデータ配列の変換処理を周期
的に行うようにしたことにより、ＲＡＭ６Ａ、６Ｂのい
ずれかの記憶領域に不良ビットがある場合でも、その不
良ビットからは毎回配列順位の異なるビットデータが読
み出されるようになる。その結果、不良箇所を含む記憶
領域から読み出される階調データの値が時間的に平均化
され、正しい値と極端に異なる階調データが毎回出力さ
れる場合に比べて、不良点灯箇所を目立たなくすること
ができる。

【００４５】たとえば、図１３（ａ）に示すように、最
上位ビットが不良状態である記憶領域に、“１０１０”
という階調データがそのままのビットデータ配列で書き
込まれた場合、その記憶領域からは正しい値“１０１
０”と誤った値“００１０”がそれぞれ１／２の確率で
読み出される。両者の差は１０進数で“８”である。こ
れに対し、図１３（ｂ）に示すように、階調データの上
位ビットと下位ビットを入れ替えて書き込みを行った場
合、正しい値“１０１０”と誤った値“１０１１”がそ
れぞれ１／２の確率で読み出される。両者の差は１０進
数で“１”であり、どちらでも正しい値とあまり変わら
ない。

【００４６】したがって、図１３の（ａ）の処理と
（ｂ）の処理を交互に繰り返すことで、不良な記憶領域
から読み出される階調データの値を平均化し、正しい階
調と極端に異なる階調の表示がなされるのを防止し、階
調不良を軽減できる。

【００４７】なお、上記の例では、階調データの上位ビ
ットと下位ビットを単に入れ替えるようにしているが、
更にランダムにデータ配列を変換するようにしてもよ
い。ただし、その場合においても、データ書き込み時の
ビットデータ配列と同じ配列でデータ読み出しを行うこ
とが必要である。

【００４８】また、以上の実施の形態では、この発明の
データ制御装置をＬＣＤを駆動するための装置に適用し
た場合について示したが、ＣＲＴ等その他の表示装置の
駆動装置にも適用できることはいうまでもない。

【００４９】また、ＲＡＭに書き込み読み出しされるデ
ータは、画像データに限らず、楽音データであってもよ
い。したがって、この発明のデータ制御装置は、ディジ
タル楽音データを一旦ＲＡＭに書き込んだ後、ＲＡＭか
ら繰り返しデータを読み出して発音回路に供給する楽音
信号制御装置などにも有効に適用できる。

【００５０】

【発明の効果】本発明によれば以下のごとき優れた効果
を発揮することができる。請求項１記載のデータ制御装
置によれば、データ書込動作毎にデータ記憶手段の異な
る記憶領域のメモリアドレスに一連のデータの書き込み
が行なわれ、データ読み出し動作毎にデータ記憶手段に
書き込まれた記憶領域のメモリアドレスから一連のデー
タがデータ書き込み時と同じデータ配列で読み出され
る。したがって、データ記憶手段に不良箇所がある場合
でも、その不良箇所からは読み出し動作毎にデータ配列
順位の異なるデータが不良データとなって読み出され、
不良データの出現箇所が分散されるので、不良データが
知覚に与える影響を軽減することができる。

【００５１】請求項２記載のデータ制御装置によれば、
書き込み動作毎に、画像データ単位で記憶領域を指定し
て一連の画像データの書き込みが行われるので、データ
記憶手段の各記憶領域には、毎回データ配列順位の異な
る画像データが書き込まれる。したがって、データ記憶
手段に不良箇所がある場合でも、その不良箇所からは読
み出し動作毎にデータ配列順位の異なる画像データが読
み出され、不良データの表示位置が分散されるので、不
良データの表示箇所を目立たなくすることができる。

【００５２】請求項３記載のデータ制御装置によれば、
書き込み動作毎に、各画像データ毎にビット単位でデー
タ配列を変化させて書き込みが行われるので、データ記
憶装置のいずれかの記憶領域に不良ビットがある場合で
も、その不良ビットからは読み出し動作毎に配列順位の
異なるビットデータが読み出される。その結果、不良箇
所を含む記憶領域から読み出される画像データの値が、
読み出し動作毎に変化し、時間的に平均化されることに
なる。したがって、正しい値と極端に異なる画像データ
が毎回出力されるのを防ぎ、不良データの表示箇所を目
立たないようにすることができる。

【図面の簡単な説明】

【図１】この発明を液晶表示装置を駆動するためのデー
タ制御装置に適用した場合の実施の形態の一例を示すブ
ロック図である。

【図２】図１に示すデータ記憶装置の構成例を示す回路
図である。

【図３】図１に示す液晶表示装置の画素配置構造を示す
図である。

【図４】図２に示すＲＡＭの記憶領域の配置構造を示す
図である。

【図５】図２中のＲＡＭに供給されるライトイネーブル
信号とアウトイネーブルのタイミング図である。

【図６】液晶表示装置の不良点燈状態の一例を示す図で
ある。

【図７】データ書込動作毎にアドレス指定パターンを変
化させる場合のアドレス信号の一例を示すタイミング図
である。

【図８】液晶表示装置の不良点燈状態の一例を示す図で
ある。

【図９】図６の不良点燈状態と図８の不良点燈状態とを
交互に発生させることにより不良点灯箇所が分散されて
見える様子を示す図である。

【図１０】この発明の第２の実施の形態におけるデータ
記憶装置の構成例を示す回路図である。

【図１１】図１０に示すセレクタの回路図である。

【図１２】図１０中のＲＡＭに供給されるライトイネー
ブル信号と、セレクタに供給されるセレクト信号のタイ
ミング図である。

【図１３】不良ビットを含む記憶領域に対するデータの
書き込みを、ビットデータ配列を変換せずに行った場合
と、ビットデータ配列を変換して行った場合についての
説明図である。

【符号の説明】

１ データ制御装置 ２ Ａ／Ｄコンバータ ３ コントローラ ４ データ記憶装置 ５ 液晶表示装置 ６Ａ 第１のＲＡＭ ６Ｂ 第２のＲＡＭ ７Ａ データ制御用バッファ ７Ｂ データ制御用バッファ ８ 入力データ用のセレクタ ９ 出力データ用のセレクタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】１つのデータは複数ビットから構成され、
   これら一連のデータを書き込みと読み出しが可能な複数
   の記憶領域からなるデータ記憶手段を備え、 前記データ記憶手段に一連のデータを書き込むデータ書
   込動作と、前記データ記憶手段から一連のデータを読み
   出すデータ読出動作とを所定周期毎に行うようにしたデ
   ータ制御装置であって、 前記データ書込動作毎に、前記データ記憶手段の異なる
   記憶領域のメモリアドレスに一連のデータの書き込みを
   行うデータ書き込み手段と、 前記データ記憶手段に書き込まれた記憶領域のメモリア
   ドレスから一連のデータを読み出すデータ読み出し手段
   と、 を備えたことを特徴とするデータ制御装置。
2. 【請求項２】前記データ記憶手段は、各記憶領域に１画
   素分の画像データを記憶し、 前記データ書き込み手段は、前記画像データ単位で前記
   各記憶領域のアドレスを指定して書き込みを行うことを
   特徴とする請求項１記載のデータ制御装置。
3. 【請求項３】前記データ記憶手段は、各記憶領域に１画
   素分の画像データを記憶し、 前記データ書き込み手段は、前記各画像データを構成す
   るビットデータの配列を変化させて書き込みを行うこと
   を特徴とする請求項１記載のデータ制御装置。