JP2905485B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JP2905485B2 JP2905485B2 JP63144447A JP14444788A JP2905485B2 JP 2905485 B2 JP2905485 B2 JP 2905485B2 JP 63144447 A JP63144447 A JP 63144447A JP 14444788 A JP14444788 A JP 14444788A JP 2905485 B2 JP2905485 B2 JP 2905485B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はテレビゲーム装置等に用いられるラスタース
キャン方式の画像処理装置に関する。
キャン方式の画像処理装置に関する。
［従来の技術］ CRT陰極線管等を用いて所定走査線上に画像を表示さ
せるラスタスキャン方式の画像表示装置を用いてある画
像が球面上にあるように変形して表示させるには、従来
は球面上にあるかのように見えるようにした画像データ
を予め用意しておき、必要に応じて表示制御プログラム
にその画像データを組み込むか、その画像データを呼び
出すことにより、いわゆるソフト的な処理で所望の画像
表示処理をしていた。
せるラスタスキャン方式の画像表示装置を用いてある画
像が球面上にあるように変形して表示させるには、従来
は球面上にあるかのように見えるようにした画像データ
を予め用意しておき、必要に応じて表示制御プログラム
にその画像データを組み込むか、その画像データを呼び
出すことにより、いわゆるソフト的な処理で所望の画像
表示処理をしていた。
［発明が解決しようとする課題］ しかるにソフト的な画像処理は処理速度が遅く、また
上述の画像データを記憶させるための別のメモリを必要
とするという問題があった。
上述の画像データを記憶させるための別のメモリを必要
とするという問題があった。
この発明は上述の問題を解決するためになされたもの
であって、球面上にあるかのように見える画像を高速で
かつ小容量のメモリで表示できる画像処理装置を提供す
ることを目的とする。
であって、球面上にあるかのように見える画像を高速で
かつ小容量のメモリで表示できる画像処理装置を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明に係る画像処理装置は、水平方向に複数の走査
線を繰り返し走査させて画像を形成するラスタースキャ
ン方式の画像処理装置において、 表示すべき画像データを記憶するビデオメモリと、 所定の波形を示す波形データを記憶した記憶手段と、 所定の画像に対する水平カウンタ値と垂直カウンタ値
を、上記記憶手段に記憶された波形データによって変調
する変調手段とを備え、 上記変調手段によって変調された水平カウンタ値と垂
直カウンタ値とを表示アドレスとして、上記ビデオメモ
リから読み出して上記所定の画像を表示することを特徴
とする。
線を繰り返し走査させて画像を形成するラスタースキャ
ン方式の画像処理装置において、 表示すべき画像データを記憶するビデオメモリと、 所定の波形を示す波形データを記憶した記憶手段と、 所定の画像に対する水平カウンタ値と垂直カウンタ値
を、上記記憶手段に記憶された波形データによって変調
する変調手段とを備え、 上記変調手段によって変調された水平カウンタ値と垂
直カウンタ値とを表示アドレスとして、上記ビデオメモ
リから読み出して上記所定の画像を表示することを特徴
とする。
［実施例］ このテレビゲーム装置において、背景となる静止画
と、操作者及びCPU2の制御により移動する動画とが独立
して制御され、上記テレビゲーム装置が、上記静止画と
動画が合成されたビデオ信号をラスタースキャン方式の
ディスプレイ装置８に出力して表示する画像処理装置１
を備え、特に、上記画像処理装置１が、上記静止画に対
して１本又は複数本の走査線毎にウィンドウを設定し、
上記静止画を上記ウィンドウ内に表示するように拡大縮
小させる処理（以下、拡大縮小処理という。）時におけ
る上記静止画の画像データが格納されているVRAM7の格
納アドレスを出力する静止画アドレス制御回路24を備え
ている。
と、操作者及びCPU2の制御により移動する動画とが独立
して制御され、上記テレビゲーム装置が、上記静止画と
動画が合成されたビデオ信号をラスタースキャン方式の
ディスプレイ装置８に出力して表示する画像処理装置１
を備え、特に、上記画像処理装置１が、上記静止画に対
して１本又は複数本の走査線毎にウィンドウを設定し、
上記静止画を上記ウィンドウ内に表示するように拡大縮
小させる処理（以下、拡大縮小処理という。）時におけ
る上記静止画の画像データが格納されているVRAM7の格
納アドレスを出力する静止画アドレス制御回路24を備え
ている。
第１図において、テレビゲーム装置の各種制御を行う
CPU2が、アドレスバス11、データバス12及びコントロー
ルバス13を介して、テレビゲーム装置の制御のためのプ
ログラム及び該プログラムを実行するために必要なデー
タを記憶するための読み出し専用メモリ（以下、ROMと
いう。）３と、上記CPU2のワークエリアとして用いられ
るRAM4に接続される。CPU2はまたデータバス12及びコン
トロールバス13を介して、操作者が上記動画を制御する
ための情報等のテレビゲーム装置の制御のための情報を
入力するためのキーボード５に接続される。さらに、CP
U2は、アドレスバス11、データバス12及びコントロール
バス13を介して、画像処理装置１内のCPUインタフェー
ス回路21に接続される。
CPU2が、アドレスバス11、データバス12及びコントロー
ルバス13を介して、テレビゲーム装置の制御のためのプ
ログラム及び該プログラムを実行するために必要なデー
タを記憶するための読み出し専用メモリ（以下、ROMと
いう。）３と、上記CPU2のワークエリアとして用いられ
るRAM4に接続される。CPU2はまたデータバス12及びコン
トロールバス13を介して、操作者が上記動画を制御する
ための情報等のテレビゲーム装置の制御のための情報を
入力するためのキーボード５に接続される。さらに、CP
U2は、アドレスバス11、データバス12及びコントロール
バス13を介して、画像処理装置１内のCPUインタフェー
ス回路21に接続される。
画像処理装置１は、CPU2の制御に基づいて動画及び静
止画の画像データをVRAM7に出力するとともに、上記VRA
M7に格納された動画及び静止画の画像データ又は該画像
データに詳細後述する所定の処理を行った時に画像デー
タをRGB信号に変換してディスプレイ装置８に出力す
る。
止画の画像データをVRAM7に出力するとともに、上記VRA
M7に格納された動画及び静止画の画像データ又は該画像
データに詳細後述する所定の処理を行った時に画像デー
タをRGB信号に変換してディスプレイ装置８に出力す
る。
この画像処理装置１は、上記CPUインタフェース回路2
1と、それぞれ動画に関する画像処理を行う動画アドレ
ス制御回路22及び動画データ処理回路23と、それぞれ静
止画に関する画像処理を行う静止画アドレス制御回路24
及び静止画データ処理回路25と、上記動画データ処理回
路23及び静止画データ処理回路25からそれぞれ出力され
る動画の画像データと静止画の画像データのうちいずれ
か１つの画像データの色データを、該動画の画像データ
に含まれる優先度係数データに基づいて出力する優先度
制御回路26を備える。また、画像処理装置１は、CPU2か
らデータバス40を介して入力される各種データをアドレ
スバス41及びデータバス42を介してVRAM7に出力するVRA
Mインタフェース回路27と、CPU2からデータバス40を介
して入力される各種制御データをラッチして装置１内の
各回路に出力する制御レジスタ28と、CPU2からCPUイン
タフェース回路21及びデータバス40を介して予め入力さ
れて格納される色パレットテーブルに基づいて優先度制
御回路26から出力される色データをRGB信号に変換してN
TSCエンコーダ32及びディスプレイ装置８に出力する色
信号発生器29と、上記色信号発生器29から出力されるRG
B信号をNTSCカラーテレビ信号に変換して出力するNTSC
エンコーダ32とを備える。さらに画像処理装置１は、基
準信号発生器６から出力される21.477MHzのクロックと
垂直同期信号及び水平同期信号に基づいて各種タイミン
グ信号を発生するタイミング信号発生器30と、上記クロ
ック、垂直同期信号及び水平同期信号に基づいて表示画
像エリア内の水平方向及び垂直方向の表示位置をそれぞ
れ示すカウンタデータHc,Vcを計数するHVカウンタ31と
を備える。
1と、それぞれ動画に関する画像処理を行う動画アドレ
ス制御回路22及び動画データ処理回路23と、それぞれ静
止画に関する画像処理を行う静止画アドレス制御回路24
及び静止画データ処理回路25と、上記動画データ処理回
路23及び静止画データ処理回路25からそれぞれ出力され
る動画の画像データと静止画の画像データのうちいずれ
か１つの画像データの色データを、該動画の画像データ
に含まれる優先度係数データに基づいて出力する優先度
制御回路26を備える。また、画像処理装置１は、CPU2か
らデータバス40を介して入力される各種データをアドレ
スバス41及びデータバス42を介してVRAM7に出力するVRA
Mインタフェース回路27と、CPU2からデータバス40を介
して入力される各種制御データをラッチして装置１内の
各回路に出力する制御レジスタ28と、CPU2からCPUイン
タフェース回路21及びデータバス40を介して予め入力さ
れて格納される色パレットテーブルに基づいて優先度制
御回路26から出力される色データをRGB信号に変換してN
TSCエンコーダ32及びディスプレイ装置８に出力する色
信号発生器29と、上記色信号発生器29から出力されるRG
B信号をNTSCカラーテレビ信号に変換して出力するNTSC
エンコーダ32とを備える。さらに画像処理装置１は、基
準信号発生器６から出力される21.477MHzのクロックと
垂直同期信号及び水平同期信号に基づいて各種タイミン
グ信号を発生するタイミング信号発生器30と、上記クロ
ック、垂直同期信号及び水平同期信号に基づいて表示画
像エリア内の水平方向及び垂直方向の表示位置をそれぞ
れ示すカウンタデータHc,Vcを計数するHVカウンタ31と
を備える。
VRAM7は、それぞれ同一の記憶容量を有する２個のVRA
M7a及び7bにより構成され、CPU2からCPUインタフェース
21、データバス40、及びVRAMインタフェース回路27を介
して入力される静止画及び動画に関する画像データを格
納する。各VRAM7a,7bはそれぞれ、０から32kまでのアド
レスを有し、各アドレスに対して８ビットのデータを格
納する。アドレスバス41は、それぞれ16ビットのアドレ
スバスA41aとアドレスバスB41bから構成され、またデー
タバス42はそれぞれ16ビットのデータバスA42a及びデー
タバスB42bから構成される。
M7a及び7bにより構成され、CPU2からCPUインタフェース
21、データバス40、及びVRAMインタフェース回路27を介
して入力される静止画及び動画に関する画像データを格
納する。各VRAM7a,7bはそれぞれ、０から32kまでのアド
レスを有し、各アドレスに対して８ビットのデータを格
納する。アドレスバス41は、それぞれ16ビットのアドレ
スバスA41aとアドレスバスB41bから構成され、またデー
タバス42はそれぞれ16ビットのデータバスA42a及びデー
タバスB42bから構成される。
VRAM7aは、アドレスバスA41aを介して動画アドレス制
御回路22、静止画アドレス制御回路24及びVRAMインタフ
ェース回路27に接続されるとともに、データバスA42aを
介して静止画アドレス制御回路24、動画データ処理回路
23、及び静止画データ処理回路25に接続される。VRAM7b
は、アドレスバスA41bを介して動画アドレス制御回路2
2、静止画アドレス制御回路24及びVRAMインタフェース
回路27に接続されるとともに、データバス42bを介して
静止画アドレス制御回路24、動画データ処理回路23、及
び静止画データ処理回路25に接続される。
御回路22、静止画アドレス制御回路24及びVRAMインタフ
ェース回路27に接続されるとともに、データバスA42aを
介して静止画アドレス制御回路24、動画データ処理回路
23、及び静止画データ処理回路25に接続される。VRAM7b
は、アドレスバスA41bを介して動画アドレス制御回路2
2、静止画アドレス制御回路24及びVRAMインタフェース
回路27に接続されるとともに、データバス42bを介して
静止画アドレス制御回路24、動画データ処理回路23、及
び静止画データ処理回路25に接続される。
動画アドレス制御回路22は、CPU2からCPUインタフェ
ース回路21及びデータバス40を介して予め入力される12
8個の動画の属性データを格納するための動画属性メモ
リと、上記動画属性メモリからディスプレイ装置８に表
示すべき動画を１走査線毎に検索するインレンジ検索回
路を備える。
ース回路21及びデータバス40を介して予め入力される12
8個の動画の属性データを格納するための動画属性メモ
リと、上記動画属性メモリからディスプレイ装置８に表
示すべき動画を１走査線毎に検索するインレンジ検索回
路を備える。
また、動画アドレス制御回路22は動画アドレス生成回
路を備え、上記動画アドレス生成回路は、上記検索され
表示すべきと判定された動画の上記属性データのうちＶ
反転データが“H"であるとき上記検索された動画に対し
てＶ反転を行ったときの表示エリア内の位置を示すVRAM
7の格納アドレスを生成してアドレスバス41を介してVRA
M7に出力し、一方、上記Ｖ反転データが“L"であるとき
上記キャラクタデータの上記表示エリア内の位置を示す
VRAM7の格納アドレスをそのままアドレスバス41を介し
てVRAM7に出力する。これに応答してVRAM7は、上記動画
アドレス制御回路22内の動画アドレス生成回路から出力
された格納アドレスに対応する、動画キャラクタエリア
内に格納されている動画の色データ（１ドット当たり２
ビット）をデータバス42を介して動画データ処理回路23
に出力する。また動画アドレス生成回路は、上記検索さ
れ表示すべきと判定された動画の上記属性データのうち
Ｈ反転データ（１ドット）、色パレットデータ（３ビッ
ト）と優先度係数データ（２ビット）を、直接に動画デ
ータ処理回路23に出力する。
路を備え、上記動画アドレス生成回路は、上記検索され
表示すべきと判定された動画の上記属性データのうちＶ
反転データが“H"であるとき上記検索された動画に対し
てＶ反転を行ったときの表示エリア内の位置を示すVRAM
7の格納アドレスを生成してアドレスバス41を介してVRA
M7に出力し、一方、上記Ｖ反転データが“L"であるとき
上記キャラクタデータの上記表示エリア内の位置を示す
VRAM7の格納アドレスをそのままアドレスバス41を介し
てVRAM7に出力する。これに応答してVRAM7は、上記動画
アドレス制御回路22内の動画アドレス生成回路から出力
された格納アドレスに対応する、動画キャラクタエリア
内に格納されている動画の色データ（１ドット当たり２
ビット）をデータバス42を介して動画データ処理回路23
に出力する。また動画アドレス生成回路は、上記検索さ
れ表示すべきと判定された動画の上記属性データのうち
Ｈ反転データ（１ドット）、色パレットデータ（３ビッ
ト）と優先度係数データ（２ビット）を、直接に動画デ
ータ処理回路23に出力する。
従って、動画データ処理回路23には、VRAM7からデー
タバス42を介して入力される２ビットの色データと、動
画アドレス制御回路22から直接に入力される１ビットの
Ｈ反転データ、３ビットの色パレットデータ及び２ビッ
トの優先度係数データの１ドット当たり計８ビットの動
画データが、１走査線の256ドットについて順次入力さ
れる。
タバス42を介して入力される２ビットの色データと、動
画アドレス制御回路22から直接に入力される１ビットの
Ｈ反転データ、３ビットの色パレットデータ及び２ビッ
トの優先度係数データの１ドット当たり計８ビットの動
画データが、１走査線の256ドットについて順次入力さ
れる。
動画データ処理回路23は、上記入力された１走査線分
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データが“H"であるとき上記動画データ
のうちＨ反転データを除く１ドット当たり７ビットの動
画データを入力された順序とは逆の順序で、７×256ビ
ットの１走査線分の動画データを格納する該回路23内の
ラインバッファに出力してＨ反転の処理を行い、一方、
上記Ｈ反転データが“L"であるとき上記７ビットの動作
データを上記Ｈ反転の処理を行わずに入力された順序
で、上記ラインバッファに出力する。ラインバッファ
は、入力された１走査線分の動画データをラッチした
後、HVカウンタ31から出力されるHc信号に基づいて優先
度制御回路26に出力する。
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データが“H"であるとき上記動画データ
のうちＨ反転データを除く１ドット当たり７ビットの動
画データを入力された順序とは逆の順序で、７×256ビ
ットの１走査線分の動画データを格納する該回路23内の
ラインバッファに出力してＨ反転の処理を行い、一方、
上記Ｈ反転データが“L"であるとき上記７ビットの動作
データを上記Ｈ反転の処理を行わずに入力された順序
で、上記ラインバッファに出力する。ラインバッファ
は、入力された１走査線分の動画データをラッチした
後、HVカウンタ31から出力されるHc信号に基づいて優先
度制御回路26に出力する。
静止画アドレス制御回路24は、静止画の通常処理時
に、CPU2からCPUインタフェース回路21及びデータバス4
0を介して入力される画面のオフセットデータHp,Vp並び
にＨ反転データHF及びＶ反転データVFを含む制御データ
と、HVカウンタ31から入力されるカウンタデータHc及び
Vcに基づいて、静止画のドットに対応してVRAM7bの静止
画スクリーンエリア62に予め格納されているキャラクタ
ネームの格納アドレス（16ビット）を算出し、該アドレ
スをアドレスバス41bを介してVRAM7bに出力する。
に、CPU2からCPUインタフェース回路21及びデータバス4
0を介して入力される画面のオフセットデータHp,Vp並び
にＨ反転データHF及びＶ反転データVFを含む制御データ
と、HVカウンタ31から入力されるカウンタデータHc及び
Vcに基づいて、静止画のドットに対応してVRAM7bの静止
画スクリーンエリア62に予め格納されているキャラクタ
ネームの格納アドレス（16ビット）を算出し、該アドレ
スをアドレスバス41bを介してVRAM7bに出力する。
優先度制御回路26は、動画データ処理回路23から入力
される７ビットの上記動画データと静止画データ処理回
路25から入力される６ビットの上記静止画データから、
動画データ内に含まれる２ビットの優先度データに基づ
いて優先判定を行い、優先度の高い動画データ又は静止
画データを色信号発生器29に出力する。ここで、優先度
制御回路26は、入力される動画データの優先度データが
“00"であるとき８ビットの色データからなる静止画デ
ータを色信号発生器29に出力し、一方、入力される動画
データの優先度データが“01"であるとき最上位３ビッ
ト“000"と３ビットの色パレットデータと２ビットの色
データから計８ビットの動画データを色信号発生器29に
出力する。
される７ビットの上記動画データと静止画データ処理回
路25から入力される６ビットの上記静止画データから、
動画データ内に含まれる２ビットの優先度データに基づ
いて優先判定を行い、優先度の高い動画データ又は静止
画データを色信号発生器29に出力する。ここで、優先度
制御回路26は、入力される動画データの優先度データが
“00"であるとき８ビットの色データからなる静止画デ
ータを色信号発生器29に出力し、一方、入力される動画
データの優先度データが“01"であるとき最上位３ビッ
ト“000"と３ビットの色パレットデータと２ビットの色
データから計８ビットの動画データを色信号発生器29に
出力する。
色信号発生器29は、８ビットのアドレスを有するRAM
にてなる色パレットテーブルを備え、CPU2からCPUイン
タフェース回路21及びデータバス40を介して予め入力さ
れる色信号データが上記色パレットテーブルに格納され
る。色信号発生器29は、優先度制御回路26から入力され
る８ビットの動画データ又は静止画データを上記色パレ
ットテーブルのアドレスに出力して当該アドレスに格納
されている色信号データを読み出した後、読み出された
色信号データを各色５ビットのRGB分離デジタル信号に
変換して、HVカウンタ31から出力されるHc信号及びVc信
号に基づいて、ディスプレイ装置８及びNTSCエンコーダ
32に出力する。NTSCエンコーダ32は入力されたRGB信号
を、公知のNTSCカラーテレビ信号に符号化して出力端子
42に出力する。
にてなる色パレットテーブルを備え、CPU2からCPUイン
タフェース回路21及びデータバス40を介して予め入力さ
れる色信号データが上記色パレットテーブルに格納され
る。色信号発生器29は、優先度制御回路26から入力され
る８ビットの動画データ又は静止画データを上記色パレ
ットテーブルのアドレスに出力して当該アドレスに格納
されている色信号データを読み出した後、読み出された
色信号データを各色５ビットのRGB分離デジタル信号に
変換して、HVカウンタ31から出力されるHc信号及びVc信
号に基づいて、ディスプレイ装置８及びNTSCエンコーダ
32に出力する。NTSCエンコーダ32は入力されたRGB信号
を、公知のNTSCカラーテレビ信号に符号化して出力端子
42に出力する。
HVカウンタ31から出力される８ビットのカウンタデー
タHcが、加算器66に印加される。
タHcが、加算器66に印加される。
加算器66には波形メモリ67から例えば、第３図に示す
ように、正弦波形データが印加される。波形メモリ67は
データバス40から供給されるデータをラッチ69でラッチ
されたデータを基としてCPU2からの信号に基づいてアッ
プカウンタ68で加算したデータによりアドレス指定さ
れ、正弦波形を示すデータをその原点ＡからBCに沿って
出力する。この正弦波形データと、表示すべき画面のア
ドレスデータとが、第４図に示すように、加算器66で加
算される。その際、球面上にあるかのように表示すべき
画像の各画素のアドレスと上記正弦波形データとは周期
関係を有するようにする。
ように、正弦波形データが印加される。波形メモリ67は
データバス40から供給されるデータをラッチ69でラッチ
されたデータを基としてCPU2からの信号に基づいてアッ
プカウンタ68で加算したデータによりアドレス指定さ
れ、正弦波形を示すデータをその原点ＡからBCに沿って
出力する。この正弦波形データと、表示すべき画面のア
ドレスデータとが、第４図に示すように、加算器66で加
算される。その際、球面上にあるかのように表示すべき
画像の各画素のアドレスと上記正弦波形データとは周期
関係を有するようにする。
例えば、第３図のＢ点からＤ点まで等速でＨカウンタ
値を増加させと加算器66の加算結果は第５図のようにな
り、加算結果は、Ｃ点付近で増加が少ない。ここで表示
される画像は、球面の中央部付近に写る画像に似てい
る。
値を増加させと加算器66の加算結果は第５図のようにな
り、加算結果は、Ｃ点付近で増加が少ない。ここで表示
される画像は、球面の中央部付近に写る画像に似てい
る。
例えば、第６図に示す原画像Ｘの最初の画素X0のアド
レスと座標Ａにある正弦波形データとを一致させておく
と、表示される画像のアドレスは、第４図に示すよう
に、対応する第３図のAC間で膨らんだ画像となるよう
に、正弦波形により変調されて図示一点鎖線のように鼓
状になる。
レスと座標Ａにある正弦波形データとを一致させておく
と、表示される画像のアドレスは、第４図に示すよう
に、対応する第３図のAC間で膨らんだ画像となるよう
に、正弦波形により変調されて図示一点鎖線のように鼓
状になる。
垂直アドレスのカウント値Vcは加算器65に印加され
る。加算器65には上述と同様にして波形メモリ64から正
弦波形データが印加される。なお、62はラッチ、63はダ
ウンカウンタで、その作用はラッチ69、カウンタ68と同
様である。
る。加算器65には上述と同様にして波形メモリ64から正
弦波形データが印加される。なお、62はラッチ、63はダ
ウンカウンタで、その作用はラッチ69、カウンタ68と同
様である。
加算器65、66で得られた、変調されたアドレスデータ
により表示画面上のアドレスが指定される。この場合、
原画像が第６図の実線に示す矩形状であるとすると水平
方向、垂直方向ともにＡからＢに至る区間では表示アド
レスの変化が第４図のように大きく、またＣ点近傍では
原画像のアドレスに近く、結局第６図に一点さ線で示す
ような鼓状の画像、即ち球面上にあるかのように見える
画像が表示される。
により表示画面上のアドレスが指定される。この場合、
原画像が第６図の実線に示す矩形状であるとすると水平
方向、垂直方向ともにＡからＢに至る区間では表示アド
レスの変化が第４図のように大きく、またＣ点近傍では
原画像のアドレスに近く、結局第６図に一点さ線で示す
ような鼓状の画像、即ち球面上にあるかのように見える
画像が表示される。
加算器65、66の出力データにより上記のような画像を
表示させるための制御回路は公知の随意の回路を用いて
よい。
表示させるための制御回路は公知の随意の回路を用いて
よい。
以上説明したように、VRAMに格納された元の静止画の
アドレスを上記静止画アドレス制御回路24によって所定
のメモリに記憶された関数にしたがって変調し、この変
調したアドレスによって画像をディスプレイ装置８に表
示するようにしたので、CPU2は球面上にあるかのように
見せる画像の各位置を計算する必要がない。従って、従
来例に比較してCPUのスループットを向上させることが
できる。また変調アドレスは実施例では波形メモリ64、
67、加算器65、66のようにハードウェアにより得るから
高速で画像処理を行うことができるという利点がある。
アドレスを上記静止画アドレス制御回路24によって所定
のメモリに記憶された関数にしたがって変調し、この変
調したアドレスによって画像をディスプレイ装置８に表
示するようにしたので、CPU2は球面上にあるかのように
見せる画像の各位置を計算する必要がない。従って、従
来例に比較してCPUのスループットを向上させることが
できる。また変調アドレスは実施例では波形メモリ64、
67、加算器65、66のようにハードウェアにより得るから
高速で画像処理を行うことができるという利点がある。
また、画像処理装置においては、上記拡大縮小した静
止画データの格納アドレスを算出して静止画データを求
めるようにしたから、元の静止画データを保存できる。
従って、上記拡大縮小処理後に元の静止画の画像信号を
出力して表示させることができるという利点がある。
止画データの格納アドレスを算出して静止画データを求
めるようにしたから、元の静止画データを保存できる。
従って、上記拡大縮小処理後に元の静止画の画像信号を
出力して表示させることができるという利点がある。
以上の実施例において、キャラクタ方式の画像処理装
置について述べているが、これに限らず、本発明は、VR
AMエリアに対応して色データを有するVRAMを用いてドッ
ト単位でアドレス指定して色データを得るいわゆるビッ
トマップ方式の画像処置装置に適用することができる。
置について述べているが、これに限らず、本発明は、VR
AMエリアに対応して色データを有するVRAMを用いてドッ
ト単位でアドレス指定して色データを得るいわゆるビッ
トマップ方式の画像処置装置に適用することができる。
［発明の効果］ 以上詳述したように本発明によれば、水平方向に複数
の走査線を繰り返し走査させて画像を形成するラスター
スキャン方式の画像処理装置において、表示すべき画像
データを記憶するビデオメモリと、所定の波形を示す波
形データを記憶した記憶手段と、所定の画像に対する水
平カウンタ値と垂直カウンタ値を、上記記憶手段に記憶
された波形データによって変調する変調手段とを備え、
上記変調手段によって変調された水平カウンタ値と垂直
カウンタ値とを表示アドレスとして、上記ビデオメモリ
から読み出して上記所定の画像を表示する。
の走査線を繰り返し走査させて画像を形成するラスター
スキャン方式の画像処理装置において、表示すべき画像
データを記憶するビデオメモリと、所定の波形を示す波
形データを記憶した記憶手段と、所定の画像に対する水
平カウンタ値と垂直カウンタ値を、上記記憶手段に記憶
された波形データによって変調する変調手段とを備え、
上記変調手段によって変調された水平カウンタ値と垂直
カウンタ値とを表示アドレスとして、上記ビデオメモリ
から読み出して上記所定の画像を表示する。
従って、変形に表示すべき画像のアドレスをハードウ
ェアにより得るようにしたので高速で画像処理ができ、
そのハードウェアの回路を簡単に構成できる。
ェアにより得るようにしたので高速で画像処理ができ、
そのハードウェアの回路を簡単に構成できる。
また、従来技術のようにCPUが上記拡大縮小処理時の
画像の水平方向及び垂直方向の各位置を計算する必要が
ないので、他の画像の処理を行うことができ、従来例に
比較してCPUのスループットを大幅に向上させることが
できる。
画像の水平方向及び垂直方向の各位置を計算する必要が
ないので、他の画像の処理を行うことができ、従来例に
比較してCPUのスループットを大幅に向上させることが
できる。
さらに、上記画像処理装置においては、回転及び拡大
縮小した画像データの格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、上記拡大縮小処理後に元の画像のテレビ信
号を出力することができるという利点がある。
縮小した画像データの格納アドレスを算出して画像デー
タを求めるようにしたから、元の画像データを保存でき
る。従って、上記拡大縮小処理後に元の画像のテレビ信
号を出力することができるという利点がある。
第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図、 第２図は第１図の静止画アドレス制御回路のブロック
図、 第３図はメモリに記憶される関数の一例を示すグラフ、
第４図と第５図は変調アドレスの一例を示すグラフ、第
６図は表示画面の一例を示す図である。 １……画像処理装置、 ２……中央演算処置装置（CPU）、 ３……読み出し専用メモリ（ROM）、 ４……随時読み出し再書き込み可能なメモリ（RAM）、 ５……キーボード、 ６……基準信号発生器、 ７……ビデオRAM（VRAM）、 ８……ディスプレイ装置、 21……CPUインターフェース回路、 22……動画アドレス制御回路、 23……動画データ処理回路、 24……静止画アドレス制御回路、 25……静止画データ処理回路、 26……優先度制御回路、 27……VRAMインターフェース回路、 28……制御レジスタ、 29……色信号発生器、 30……タイミング信号発生器、 31……HVカウンタ、 64、67……波形メモリ 65、66……加算器
ロック図、 第２図は第１図の静止画アドレス制御回路のブロック
図、 第３図はメモリに記憶される関数の一例を示すグラフ、
第４図と第５図は変調アドレスの一例を示すグラフ、第
６図は表示画面の一例を示す図である。 １……画像処理装置、 ２……中央演算処置装置（CPU）、 ３……読み出し専用メモリ（ROM）、 ４……随時読み出し再書き込み可能なメモリ（RAM）、 ５……キーボード、 ６……基準信号発生器、 ７……ビデオRAM（VRAM）、 ８……ディスプレイ装置、 21……CPUインターフェース回路、 22……動画アドレス制御回路、 23……動画データ処理回路、 24……静止画アドレス制御回路、 25……静止画データ処理回路、 26……優先度制御回路、 27……VRAMインターフェース回路、 28……制御レジスタ、 29……色信号発生器、 30……タイミング信号発生器、 31……HVカウンタ、 64、67……波形メモリ 65、66……加算器
Claims (1)
- 【請求項１】水平方向に複数の走査線を繰り返し走査さ
せて画像を形成するラスタースキャン方式の画像処理装
置において、 表示すべき画像データを記憶するビデオメモリと、 所定の波形を示す波形データを記憶した記憶手段と、 所定の画像に対する水平カウンタ値と垂直カウンタ値
を、上記記憶手段に記憶された波形データによって変調
する変調手段とを備え、 上記変調手段によって変調された水平カウンタ値と垂直
カウンタ値とを表示アドレスとして、上記ビデオメモリ
から読み出して上記所定の画像を表示することを特徴と
する画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144447A JP2905485B2 (ja) | 1988-06-10 | 1988-06-10 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144447A JP2905485B2 (ja) | 1988-06-10 | 1988-06-10 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021898A JPH021898A (ja) | 1990-01-08 |
| JP2905485B2 true JP2905485B2 (ja) | 1999-06-14 |
Family
ID=15362444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144447A Expired - Fee Related JP2905485B2 (ja) | 1988-06-10 | 1988-06-10 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905485B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111584A (ja) * | 1986-10-29 | 1988-05-16 | Canon Inc | 画像処理装置 |
-
1988
- 1988-06-10 JP JP63144447A patent/JP2905485B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021898A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |