JPH07160250A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 より多くの期間でキャラクタ画像の設定変更
処理を実行可能とする画像処理装置を提供する 【構成】 Ｍ×Ｎ画素からなるラスタ走査方式の表示用
ＣＲＴと、ｍ×ｎ画素マトリクス（但し、ｍ，ｎは、
Ｍ，Ｎの約数である）からなるキャラクタ画像データ記
憶用メモリと、走査ビームの走査位置を検出する位置検
出手段と、走査ビームの位置に表示すべきキャラクタ画
像のネームのデータを算出するネーム発生手段と、ネー
ム発生手段により発生されたキャラクタネームに対応す
るキャラクタ画像データの内、上記位置検出手段により
検出された走査ビームの走査ラインのデータを上記メモ
リから読み出し、読み出したデータを出力するデータ出
力手段と、メモリの内容を変更するデータ変更手段と、
データ出力手段が上記メモリからデータを読み出してい
ない期間中、データ変更手段をメモリに対してアクセス
可能とする制御手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラスタ走査方式を採用
する表示用ＣＲＴに所定のキャラクタ画像を表示する画
像処理装置に関する。

【０００２】

【従来の技術】ラスタ走査方式のＣＲＴは、図１（ａ）
に示すように、走査ビームが画面の左上隅の画素を原点
として左から右へ順に走査した後、１段下のラインの各
画素を左から右へ順に走査することを繰り返す。走査ビ
ームは、ドットクロック信号１サイクル毎に１画素分移
動する。このようにして走査ビームは、最終ラインの画
素までを走査する。走査ビームは、最終ラインの最終画
素を走査した後、表示用ＣＲＴの左上隅まで帰線する。
続いて走査ビームは、次画面を表示するため左上隅から
順に走査する。ここで、図１（ｂ）に示すように、ある
ラインの最初の画素から最終の画素までのデータを出力
している期間をライン表示期間という。また、あるライ
ンの最終の画素のデータを出力した後、次のラインの最
初の画素のデータを出力するまでの期間を水平ブランク
期間という。１画面分の全てのデータを出力するために
必要な期間を表示期間という。また、１画面分のデータ
を出力した後に、次の画面の最初の画素のデータを出力
するまでの期間を垂直ブランク期間という。

【０００３】従来、画像処理装置が備えるＶＲＡＭに
は、図２に示されるように、所定の画素マトリクスから
構成されるキャラクタ画像のデータを記憶する第１メモ
リ領域と、表示用ＣＲＴの各位置において表示すべきキ
ャラクタ画像のネームを記憶する第２メモリ領域とが内
在する。画像処理装置は、画像表示装置を備える。この
画像表示装置は、上記ＶＲＡＭとアドレスバス及びデー
タバスを介して接続されている（図４参照）。図２に示
される各キャラクタ画像は、８×８画素マトリクスで構
成される。画像表示装置は、走査ビームが現在走査して
いるアドレスを調べ、当該アドレスのデータをＶＲＡＭ
アドレスバスを介してＶＲＡＭに送る。これに対して、
ＶＲＡＭは、当該アドレスにおいて表示すべきキャラク
タ画像のネームのデータを第２メモリ領域から読み出
し、ＶＲＡＭデータバスを介して画像表示装置へ送る。
画像表示装置は、送られて来たネームのデータと上記調
べた走査ビームの走査位置から、当該ネームのキャラク
タ画像のデータの内、第何ライン目のデータ（８ドット
分のデータ）を読み出すのかを指定するキャラクタアド
レスのデータを形成し、これをＶＲＡＭアドレスバスを
介してＶＲＡＭへ送る。キャラクタアドレスのデータを
受け取ったＶＲＡＭは、当該キャラクタアドレスで指定
されるネームのキャラクタ画像の所定のラインのデータ
（８ドット分のデータ）を第１メモリ領域から読み出
し、読み出したキャラクタデータをＶＲＡＭデータバス
を介して画像表示装置に送る。キャラクタデータを受け
取った画像表示装置は、このキャラクタデータをカラー
データに変換した後、表示用ＣＲＴに出力する。このよ
うにしてキャラクタ画像のデータは、表示用ＣＲＴにラ
イン毎に出力される。図２に示す例では、画像表示装置
は、表示用ＣＲＴに対して、まずネーム１のキャラクタ
画像の第１ライン目の８ドット分のデータを出力する。
次に、ネーム２のキャラクタ画像の第１ライン目の８ド
ット分のデータを出力する。以下同様にしてネーム３、
ネーム４、ネーム５、ネーム６、ネーム７…の各キャラ
クタ画像の第１ライン目の８ドット分のデータが出力さ
れる。上記全てのキャラクタ画像の第１ライン目の８ド
ット分のデータの出力が完了したならば、所定の水平ブ
ランク期間の経過の後、同じくネーム１、ネーム２、ネ
ーム３、ネーム４、…の各キャラクタ画像の第２ライン
目の８ドット分のデータを出力する。この処理を各キャ
ラクタ画像を形成する８ドットライン分実行した後、ネ
ーム３２、ネーム３３、ネーム３４、…のキャラクタ画
像の第１ラインのデータ、第２ラインのデータ、…、第
８ラインのデータを順に出力する。

【０００４】

【発明が解決しようとする課題】従来の画像処理装置が
備える画像表示装置は、図３のタイムチャートに示すよ
うに、キャラクタ画像１ライン分のデータを表示用ＣＲ
Ｔが表示する期間を単位として、前記した走査ビームの
走査位置の確認、キャラクタネームの認識、その他の処
理、キャラクタアドレスの形成、キャラクタデータの読
み込みを行う。表示用ＣＲＴに表示する画像が静止画像
（背景画像）の場合、１ラインで表示するキャラクタ画
像の数と、第１メモリから読み出すキャラクタ画像の数
は同数である。従って、ＶＲＡＭアドレスバス及びＶＲ
ＡＭデータバスは、ライン表示期間中、表示するキャラ
クタ画像のネームの第２メモリからの読み出しと、当該
ネームに対応するキャラクタ画像のデータの第１メモリ
からの読み出しに完全に占有される。このため、第１及
び第２メモリに記憶してあるキャラクタ画像のネーム及
びデータを外部ＣＰＵやＤＭＡＣ等により設定変更する
期間は、水平及び垂直ブランク期間のみとなる。しか
し、キャラクタ画像のデータ量の増加に伴い、上記水平
及び垂直ブランク期間内に全ての設定変更の処理を実行
することが困難になってきた。また、大容量のＣＤＲＯ
Ｍを利用して１秒間に十数コマの画像を表示するアニメ
ーション等のゲームにおける上記設定変更処理に使用で
きる期間の制約は、更に問題となる。

【０００５】上記画像表示装置が実行する処理のうち、
走査ビームの現走査位置のアドレスを調べ、これをＶＲ
ＡＭアドレスバスを介してＶＲＡＭへ送り、ＶＲＡＭか
ら送られてくるキャラクタ画像のネームを認識するとい
った一連の処理は、表示画面中に同一ネームのキャラク
タ画像が複数存在する場合にＶＲＡＭ内の第１メモリ領
域に記憶するデータ量を少なくすることができるといっ
た利点をもつ。しかし、表示用ＣＲＴに出力するキャラ
クタ画像のネームが全て異なる場合、上記利点は発揮さ
れず、上記の処理は、全くの無意味となる。

【０００６】本発明の目的は、表示用ＣＲＴに出力する
キャラクタ画像のネームが全て異なる場合に、上記設定
変更処理に使用できる期間をより多く持つ画像処理装置
を提供することである。

【０００７】

【課題を解決するための手段】請求項１に記載された画
像処理装置は、Ｍ×Ｎ画素からなるラスタ走査方式の表
示用ＣＲＴと、ｍ×ｎ画素マトリクス（但し、ｍ，ｎ
は、Ｍ，Ｎの約数である）からなるキャラクタ画像の画
像データを記憶するメモリと、走査ビームの走査位置を
検出する位置検出手段と、位置検出手段により検出され
る走査ビームの位置に表示すべきキャラクタ画像のキャ
ラクタネームを発生するネーム発生手段と、ネーム発生
手段により発生されたキャラクタネームに対応するキャ
ラクタ画像のデータの内、上記位置検出手段により検出
された走査ビームの走査ラインのデータを上記メモリか
ら読み出し、読み出したデータを出力するデータ出力手
段と、メモリの内容を変更するデータ変更手段と、デー
タ出力手段が上記メモリからデータを読み出していない
期間中、データ変更手段をメモリに対してアクセス可能
とする制御手段とを備える。

【０００８】請求項２に記載された画像処理装置は、請
求項１に記載された画像処理装置において、上記ネーム
発生手段は、走査ビームが水平方向にｍ画素移動する毎
に次に表示すべきキャラクタネームのデータを算出する
カウンタ回路からなることを特徴とする。

【０００９】請求項３に記載された画像処理装置は、請
求項１に記載された画像処理装置において、上記ネーム
発生手段は、表示画面中において走査ビームが最初に走
査するキャラクタ画像のキャラクタネームのデータを初
期値Ｋと設定する初期値設定手段と、初期値設定手段に
より設定された初期値Ｋに対し、走査ビームがラスタ走
査方向にｍ画素走査する毎に所定の増分値αを加算し、
加算された値を次のキャラクタ画像のネームのデータと
して出力する加算手段と、走査ビームの走査位置が垂直
方向にｎ画素移動する毎に、初期値設定手段により設定
される初期値Ｋの値を直上のラインで最後に出力したキ
ャラクタネームの値に増分値αを加算した値に更新する
変更手段とを備える。

【００１０】

【作用】請求項１に記載された画像処理装置は、ラスタ
走査方式の表示用ＣＲＴに、キャラクタ画像を表示する
際、ネーム発生手段によりキャラクタネームを発生さ
せ、発生されたキャラクタネームに対応するキャラクタ
画像のデータの内、上記位置検出手段により検出された
走査ビームの走査ラインのデータを上記メモリから読み
出し、読み出したデータをデータ出力手段により出力す
る。従来と異なりキャラクタネームのデータを算出する
ため、従来と異なりデータ出力手段がメモリをアクセス
しない期間が生じる（図３参照）、制御手段は、データ
出力手段が上記メモリからデータを読み出していない上
記期間中、データ変更手段をメモリに対してアクセス可
能とする。

【００１１】請求項２に記載された画像処理装置は、請
求項１に記載された画像処理装置において、カウンタ回
路からなるネーム発生手段は、位置検出手段による検出
値に基づき、走査ビームが水平方向にｍ画素移動する毎
に、次に表示すべきキャラクタネームのデータを算出す
る。

【００１２】請求項３に記載された画像処理装置は、請
求項１に記載された画像処理装置に備えられるネーム発
生手段において、初期値設定手段により表示画面中にお
いて走査ビームが最初に走査するキャラクタ画像のキャ
ラクタネームのデータを初期値Ｋと設定し、これを最初
のネームデータとして出力する。加算手段により、初期
値設定手段により設定された初期値Ｋに対し、走査ビー
ムがラスタ走査方向にｍ画素走査する毎に、増分値設定
手段により設定される増分値αを加算し、加算された値
を次のキャラクタ画像のネームのデータとして出力す
る。また変更手段は、位置検出手段による検出結果に基
づき、走査ビームの走査位置が垂直方向にｎ画素移動す
る毎に、初期値設定手段により設定される初期値Ｋの値
を直上のラインで最後に出力したキャラクタネームの値
に増分値αを加算した値に更新する。

【００１３】

【実施例】以下、添付の図面を用いて以下の順で本発明
の画像処理装置について説明する。 （１）画像処理装置の概略説明 （２）画像処理装置の構成の説明 <2-1>各機能ブロックの概略説明 <2-2>静止画アドレス制御回路の動作説明 （３）キャラクタ画像の表示処理

【００１４】（１）画像処理装置の概略説明 本実施例の画像処理装置が備える画像表示装置５００
（図４）は、１表示画面中に出力するキャラクタ画像の
ネームが全て異なる場合に、演算によりキャラクタネー
ムを形成する。そして、この演算により求めたネームの
データを用いて、キャラクタアドレスのデータを形成
し、所定のキャラクタ画像のライン毎のデータをＶＲＡ
Ｍ６００（図４）から読み出し、これを表示用ＣＲＴ７
００（図４）に出力する。このようにすることで、図３
に示すように、従来、走査ビームの走査位置のアドレス
のデータのＶＲＡＭ６００への出力及びキャラクタネー
ムのデータのＶＲＡＭ６００からの読み込みにＶＲＡＭ
アドレスバス及びＶＲＡＭデータバスを使用していた期
間Ａを、ＣＰＵやＤＭＡＣがＶＲＡＭへのアクセス可能
な期間として解放する。

【００１５】（２）画像処理装置の構成の説明 <2-1>各機能ブロックの概略説明 図４は、本発明の画像処理装置を構成する各機能ブロッ
クを示す。各機能ブロックには、アドレスバス、データ
バス及びコントロールバスが接続されている。ＣＰＵ３
００は、画像処理装置全体の制御処理を実行する。ＲＡ
Ｍ１００は、上記ＣＰＵ３００が実行する制御処理で使
用される書き込み可能なメモリである。ＲＯＭ２００
は、本発明の画像処理装置の動作に必要な処理プログラ
ム等が格納されている。ＤＭＡＣ４００は、ＲＡＭ１０
０及びＲＯＭ２００から画像表示装置５００へデータ転
送を制御実行させる。ＤＭＡＣ４００は、ＣＰＵ３００
の要求に対しＶＲＡＭ６００と、ＲＡＭ１００及びＲＯ
Ｍ２００とを接続し、ＶＲＡＭ６００に記憶されている
キャラクタ画像のデータの設定変更を行う。画像表示装
置５００は、本発明の画像処理装置におけるキャラクタ
画像の表示処理を実行する装置である。ＶＲＡＭ６００
は、画像表示装置５００において自動的に算出されるキ
ャラクタネームに対応するキャラクタ画像の画像データ
が格納されている。画像表示装置５００とＶＲＡＭ６０
０は、ＶＲＡＭアドレスバス及びＶＲＡＭデータバスを
介して接続されている。表示用ＣＲＴ７００は、画像表
示装置５００から出力されるキャラクタデータをラスタ
走査方式に従って順に表示する。

【００１６】図５は、上記の画像表示装置５００を構成
している各機能ブロックを示す。ＣＰＵインターフェー
ス５０１(以下、インターフェースをI/Fと表す。）は、
外部のアドレスバス、データバス及びコントロールバス
と、画像表示装置５０１内部の各回路とを接続する。上
記ＣＰＵI/F５０１は、データバス及びコントロールバ
スにより静止画アドレス制御回路５０２とＶＲＡＭI/F
５０３と色信号発生回路５０５とに接続される。静止画
アドレス制御回路５０２は、ＶＲＡＭアドレスバスを介
してＶＲＡＭ６００と接続されている。ＶＲＡＭI/F５
０３は、ＶＲＡＭアドレスバス及びＶＲＡＭデータバス
を介してＶＲＡＭ６００と接続されている。静止画デー
タ処理回路５０４は、ＶＲＡＭデータバスを介してＶＲ
ＡＭ６００と接続されている。Ｈ＆Ｖカウンタ５０７
は、走査ビームの水平方向及び垂直方向の位置を表すＨ
カウント値及びＶカウント値を出力する。タイミング発
生回路５０８は、Ｈ＆Ｖカウンタ５０７から出力される
Ｈカウント値及びＶカウント値に基づき、後に説明する
種々の信号を静止画アドレス制御回路５０２等に出力す
る。

【００１７】本実施例の画像処理装置は、表示用ＣＲＴ
７００の１画面に全て異なるネームのキャラクタ画像を
出力する。この場合、原点よりラスタ走査順にｎ番目
（但し、ｎは自然数である。）にあるキャラクタ画像の
キャラクタネームのデータは、図６に示すように、初期
値Ｋに所定の増分値αを加算したデータＫ，Ｋ＋α，Ｋ
＋２α，…，Ｋ＋(n-1)α，…，Ｋ＋８９５αで表すこ
とができる。このようにして、画像表示装置５００は、
現在走査ビームが走査している位置に表示すべきキャラ
クタ画像のネームのデータを、静止画アドレス制御回路
５０２において演算により求める。この結果、従来の画
像表示装置が実行していた処理のうち、走査ビームが現
在走査しているアドレスを調べ、当該アドレスのデータ
をＶＲＡＭアドレスバスを介してＶＲＡＭに送る処理
と、ＶＲＡＭデータバスを介してＶＲＡＭから送られて
くるネームのデータを認識する処理とが削除される（図
３に示す、期間Ａ）。そこで、上記処理の削除により画
像表示装置５００がＶＲＡＭアドレスバス及びＶＲＡＭ
データバスを使用しなくなる期間、ＣＰＵ３００やＤＭ
ＡＣ４００に対してＶＲＡＭアドレスバス及びＶＲＡＭ
データバスを解放し、ＶＲＡＭ６００をアクセス可能な
状態にする。

【００１８】静止画アドレス制御回路５０２は、演算に
より求めたネームのデータに、当該ネームのキャラクタ
画像のデータの内、第何ライン目のデータ（８ドット分
のデータ）を読み出すのかを指定するデータを付加して
キャラクタアドレスのデータを形成し、これをＶＲＡＭ
アドレスバスを介してＶＲＡＭ６００へ送る。キャラク
タアドレスを受け取ったＶＲＡＭ６００は、当該キャラ
クタアドレスで指定されるネームのキャラクタ画像の所
定のラインのデータ（８ドット分のデータ）を読み出
し、読み出したキャラクタデータをＶＲＡＭデータバス
を介して静止画データ処理回路５０４に送る。静止画デ
ータ処理回路５０４では、入力された８ドット分のキャ
ラクタデータをパラレル／シリアル変換して次の色信号
発生回路５０５へ出力する。色信号発生回路５０５は、
例えば、ＲＧＢからなるカラーデータを格納するカラー
ルックアップテーブルを含み、静止画データ処理回路５
０５から送られてくるドット単位のデータに、例えば色
の付加情報としてカラーパレットデータを付加し、前記
カラールックアップテーブルのアドレスとして対応する
アドレスに格納されているカラーデータをドットクロッ
ク信号に同期して引き出す。更に、ＮＴＳＣエンコーダ
５０６は、Ｈ＆Ｖカウンタ５０７により与えられる走査
ビームの水平及び垂直位置、及び色信号発生回路５０５
から与えられるドット単位のカラーデータよりＮＴＳＣ
カラーテレビ信号を合成し、表示用ＣＲＴ７００に出力
する。

【００１９】<2-2>静止画アドレス制御回路の動作説
明。 図７は、上記静止画アドレス制御回路５０２、Ｈ＆Ｖカ
ウンタ５０７、の詳細な回路構成を示す。Ｈ＆Ｖカウン
タ５０７を構成するＨカウンタ１３は、ライン表示期間
中、ドットクロック信号（以下ＤＣＫ信号とする。）１
サイクル毎にカウントアップし、走査ビームの水平位置
に対応するＨカウント値を出力する。また、Ｖカウンタ
１４は、走査線毎にカウントアップし、走査ビームの垂
直位置に対応するＶカウント値を出力する。タイミング
発生回路５０８は、Ｈカウント値、Ｖカウント値、ＤＣ
Ｋ信号を入力として、以下の信号を出力する。

【００２０】ラインスタート信号（以下、ＳＴ信号とい
う。）は、ライン表示期間の開始時にＤＣＫ信号１サイ
クル分の期間ハイレベルとなる信号である。このＳＴ信
号の立ち下がりタイミングに同期してライン表示期間が
開始する。ラインエンド信号（以下、ＥＤ信号とい
う。）は、ライン表示期間の終了時（水平ブランク期間
の開始時）にＤＣＫ信号１サイクル分の期間だけハイレ
ベルとなる信号である。ネームレジスタクロック信号
（以下、ＣＫ信号という。）は、キャラクタネームを更
新するＤＣＫ信号８サイクルを１周期とし、デューティ
比１２．５％の信号である。周期毎にハイレベルになる
信号である。キャラクタアドレス・イネーブル信号（以
下、ｉＣＥＮ信号という。）は、ＤＣＫ信号８サイクル
を１周期とするデューティ比５０％の信号であり、図３
に示すタイムチャートにおいて、静止画アドレス制御回
路５０２が、キャラクタアドレスのデータをＶＲＡＭア
ドレスバスに出力する期間Ｃ１及びＣ２にハイレベルか
らローレベルに切り替わる信号である。ここで、ＣＥＮ
の前に記されるｉは、本信号がインバース信号であるこ
とを意味する。キャラクタアドレスのデータは、キャラ
クタアドレスレジスタ２７から出力される信号であり、
ネームのデータ及び当該ネームのキャラクタ画像の第何
ライン目のデータを出力するかについてのデータとから
構成される。アクセス不可信号（以下、ＮＡ信号とい
う。）は、ＤＣＫ信号８サイクルを１周期とするデュー
ティ比２５％の信号であり、図３に示すタイムチャート
において、従来、走査ビームの走査位置から画面に表示
するキャラクタ画像のネームを読み出すのに用いられて
いた期間Ａにおいてハイレベルとなる信号である。初期
値セレクト信号（以下、ＳＥＬ信号という。）は、セレ
クタ２４の出力を切り換える信号である。Ｖカウンタ１
４のカウンタ値が、最終Ｖカウント値から”６”以下の
場合には、ローレベルであり、”７”以上の場合には”
ハイレベルとなる。静止画アドレス・イネーブル信号
（以下、ｉＳＥＮ信号という。）は、水平ブランク期間
中にハイレベルとなる信号である。ここで、ＳＥＮの前
に記されるｉは、本信号がインバース信号であることを
意味する。なお、各信号のタイミングについては、後に
図８に示すタイムチャートを用いて説明する。

【００２１】静止画アドレス制御回路５０２が備える初
期値レジスタ１８は、キャラクタネームの初期値Ｋを保
持する。また、増分値レジスタ２９は、増分値αを保持
する。初期値レジスタ１８及び増分値レジスタ２９に保
持される初期値Ｋ及び増分値αの値は、外部の中央演算
処理装置により書き換え可能となっている。３ビットカ
ウンタ２０は、入力されるＳＴ信号がハイレベルになる
毎にカウントアップを行う。３ビットカウンタのカウン
ト値は、Ｖカウンタ１４のカウント値を８で割った場合
の余りに等しい。走査ビームが第２０ライン目を走査し
ている場合は、Ｖカウンタ１４のカウント値は”１９”
であり、３ビットカウンタのカウント値は“３”であ
る。３ビットカウンタ２０は、あるキャラクタ画像の第
８ライン目を走査する際、カウント値が”７”となり、
ハイレベルのキャリー信号を出力する。３ビットカウン
タ２０から出力されるハイレベルのキャリー信号は、Ａ
ＮＤゲート２３の一方の入力端子に入力される。ＡＮＤ
ゲート２３のもう一方の入力端子にはＥＤ信号が入力さ
れる。即ち，ＡＮＤゲート２３に３ビットカウンタ２０
からハイレベルのキャリー信号とハイレベルのＥＤ信号
とが入力された場合、ＡＮＤゲート２３はハイレベルの
Ｌ信号（ラッチ信号）を出力する。

【００２２】表示用ＣＲＴ７００の第１ライン目の各キ
ャラクタデータを読み出す際、図６に表される各キャラ
クタネームのデータＫ、Ｋ＋α、…、Ｋ＋３１α、及び
キャラクタアドレスのデータは、以下の手順で形成され
る。表示処理開始時、Ｖカウンタ１４の値は、”０”で
あり、セレクタ２４には、ローレベルのＳＥＬ信号が入
力される。セレクタ２４は、初期値レジスタ１８から出
力される初期値Ｋを走査線初期値レジスタ２６に出力す
る。走査線初期値レジスタ２６は、セレクタ２４から出
力された初期値Ｋを保持し、これをセレクタ１７に出力
する。セレクタ１７は、ハイレベルのＳＴ信号の入力に
より走査線初期値レジスタ２６から出力される初期値Ｋ
をネームレジスタ１６に出力する。ネームレジスタ１６
は、初期値Ｋをネームのデータとし、ハイレベルのＣＫ
信号の入力に同期して初期値Ｋをキャラクタアドレスレ
ジスタ２７に出力すると共に、加算器１９に出力する。
キャラクタアドレスレジスタ２７には、キャラクタネー
ムのデータの外にＨ＆Ｖカウンタ５０７からＶカウンタ
１４のカウント値”０”が、入力される。キャラクタア
ドレスレジスタ２７は、（キャラクタネームのデータ）
＋（Ｖカウンタのカウント値）からなるキャラクタアド
レスのデータをＶＲＡＭアドレスバスに出力する。

【００２３】加算器１９は、入力された初期値Ｋに増分
値αを加算したＫ＋αのデータをセレクタ１７及びセレ
クタ２４に出力する。ＳＴ信号は、第１ラインのデータ
の出力が終了し、所定の水平ブランク期間が経過するま
での間、ローレベルを保持する。このため、セレクタ１
７は、加算器１９から入力されたＫ＋αのデータをネー
ムレジスタ１６に出力する。ネームレジスタ１６は、Ｋ
＋αのデータをキャラクタネームのデータとし、ハイレ
ベルのＣＫ信号の入力に同期してＫ＋αのデータをキャ
ラクタアドレスレジスタ２７に出力すると共に、加算器
１９に出力する。キャラクタアドレスレジスタ２７で
は、（キャラクタネームのデータ）＋（Ｖカウンタのカ
ウント値）からなるキャラクタアドレスのデータを形成
し、これをＶＲＡＭアドレスバスに出力する。加算器１
９は、入力されたＫ＋αのデータに増分値αを加算し、
Ｋ＋２αのデータをセレクタ１７及びセレクタ２４に出
力する。以上の処理を繰り返し実行することで、第１ラ
イン目の各キャラクタネームＫ〜Ｋ＋３１αのデータを
演算により求め、これとＶカウンタ１４のカウント値か
らキャラクタアドレスのデータを形成することができ
る。所定の水平ブランク期間の開始時ハイレベルのＥＤ
信号がＡＮＤゲート２３に入力されるが、３ビットカウ
ンタ２０からはハイレベルのキャリー信号が出力されて
いないため、ＡＮＤゲート２３からはハイレベルのＬ信
号は出力されない。このため、走査線初期値レジスタ２
６が保持する値は更新されず、引き続き初期値Ｋの値が
保持される。所定の水平ブランク期間の経過後、次の第
２ライン目の各キャラクタデータの読み出し開始時にセ
レクタ１７に入力されるＳＴ信号がハイレベルになる。
これに対しセレクタ１７は、加算器１９から入力される
初期値Ｋ＋３１αの代わりに走査線初期値レジスタ２６
に保持されているデータ、初期値Ｋをネームレジスタ１
６に出力する。これにより、第２ライン目についてキャ
ラクタネームＫ、Ｋ＋α、Ｋ＋２α、…、Ｋ＋３１αの
データが形成される。

【００２４】図８は、走査ビームが第７ライン目〜第９
ライン目を走査する際の各信号のタイムチャートであ
る。先に説明したように、走査ビームが第１〜第７ライ
ン目を走査している期間中、走査線初期値レジスタ２６
には、初期値レジスタ１８の初期値Ｋが保持される。第
７ライン目の表示器間が終了し、所定の水平ブランク期
間が経過すると、Ｖカウンタ１４はカウントアップを行
いカウンタ値”７”を出力する。先に説明したように、
Ｖカウンタ１４のカウント値が”７”以上となると、Ｓ
Ｌ信号はハイレベルの信号となる。これにより、セレク
タ２４は、加算器１９の出力を走査線初期値レジスタ２
６に出力する。また、第８ライン表示期間の開始時にＳ
Ｔ信号がハイレベルとなり、３ビットカウンタ２０のカ
ウントアップを行いカウント値を”７”とする。これに
伴い、３ビットカウンタ２０は、ハイレベルのキャリー
信号をＡＮＤゲート２３に出力する。また、ＳＴ信号の
入力されるセレクタ１７では、ＳＴ信号がハイレベルに
なるのに伴い、走査線初期値レジスタ２６に保持されて
いる初期値Ｋのデータをネームレジスタ１６に出力す
る。これにより、第１ライン〜第７ライン表示期間と同
様に、Ｋ、Ｋ＋α、Ｋ＋２α、…、Ｋ＋３１αのキャラ
クタネームのデータが形成される。第８ライン表示期間
が終了時、ＥＤ信号がハイレベルとなるのに伴い、ＡＮ
Ｄゲート２３からはハイレベルのＬ信号が走査線初期値
レジスタ２６に入力される。走査線初期値レジスタ２６
は、ハイレベルのＬ信号の入力時に加算器１９から出力
される初期値Ｋ＋３２αを、これまで保持していた初期
値Ｋの代わりに保持する。所定の水平ブランク期間の経
過後、第９ライン表示期間の開始時にＶカウンタ１４が
カウントアップし、カウント値が”８”となると共に、
ＳＴ信号がハイレベルとなる。これに伴い、セレクタ１
７は走査線初期値レジスタ２６が保持している初期値Ｋ
＋３２αのデータをネームレジスタ１６に出力する。ハ
イレベルのＣＫ信号でネームレジスタ１６は、入力され
た初期値Ｋ＋３２αのデータをネームのデータとして、
キャラクタアドレスレジスタ２７に出力すると共に、加
算器１９に出力する。キャラクタアドレスレジスタ２７
には、キャラクタネームのデータの外にＨ＆Ｖカウンタ
５０７からＶカウンタ１４のカウント値の下位ビット”
０”が、入力される。キャラクタアドレスレジスタ２７
は、（キャラクタネームのデータ）＋（Ｖカウンタのカ
ウント値）からなるキャラクタアドレスのデータをＶＲ
ＡＭアドレスバスに出力する。また、ＳＴ信号の入力さ
れる３ビットカウンタ２０では、ハイレベルのＳＴ信号
の入力に対応してカウントアップを行う。これにより３
ビットカウンタ２０のカウント値は、桁あふれを起こ
し”７”から”０”となると共に、キャリー信号はロー
レベルに切り換えられる。

【００２５】キャラクタアドレスレジスタ２７は、各ラ
インの表示期間中、ハイレベルのＣＫ信号の入力に同期
してネームレジスタ１６から出力されるキャラクタネー
ムのデータに、Ｖカウンタ１４のカウント値のデータを
付加してなるキャラクタアドレスのデータを形成し、こ
れをＶＲＡＭアドレスバスに出力する。このキャラクタ
アドレスレジスタ２７と、ＶＲＡＭアドレスバストの間
には、３ステートバッファ２１及び２２が介在する。こ
の３ステートバッファ２１及び２２は、イネーブル端子
を備える。このイネーブル端子に入力される信号がロー
レベルの場合には、入力されるデータをそのまま出力す
る。一方、イネーブル端子に入力される信号がハイレベ
ルの場合には、その出力をハイ・インピーダンス状態に
する。３ステートバッファ２１のイネーブル端子には、
ｉＣＥＮ信号と、ｉＳＥＮ信号との論理積が入力され
る。図８のタイムチャートに示すように、３ステートバ
ッファ２１には、ＤＣＫ信号８サイクルを１周期とする
デューティ比５０％の信号であって、期間Ｃ１及びＣ２
にローレベルとなる信号が入力される。従って、キャラ
クタアドレスレジスタ２７から出力されるキャラクタア
ドレスのデータは、期間Ｃ１及びＣ２に、３ステートバ
ッファ２２に入力される。３ステートバッファ２２のイ
ネーブル端子には、ＮＡ信号とｉＳＥＮ信号との論理積
が入力される。図８のタイムチャートに示すように、３
ステートバッファ２２には、ＤＣＫ信号８サイクルを1
周期とするデューティ比７５％の信号であって、期間Ｂ
と期間Ｃ１及びＣ２にローレベルとなる信号が入力され
る、従って、３ステートバッファ２２は、期間Ｂと期間
Ｃ１及びＣ２に入力されたデータをそのままＶＲＡＭア
ドレスバスに出力する。換言すれば、期間Ａ即ち、従来
走査ビームの走査位置のデータをＶＲＡＭアドレスバス
を介してＶＲＡＭ６００に送っていた期間は、全くＶＲ
ＡＭアドレスバスを使用しない。図５に示したＶＲＡＭ
I/F５０３は、この期間Ａ中、ＣＰＵ３００あるいはＤ
ＭＡＣI/F４００に対し、ＶＲＡＭアドレスバス及びＶ
ＲＡＭデータバスを解放し、ＶＲＡＭ６００に対してア
クセス可能とする。図９は、従来及び本発明の画像処理
装置とにおいて、ＣＰＵ３００やＤＭＡＣ４００がＶＲ
ＡＭ６００をアクセスできるタイミングを表す。図示さ
れるように、本発明の画像処理装置においては、従来、
全くアクセス不可能であったライン表示期間中に合計で
ドットクロック信号６４サイクル分の期間、ＣＰＵ３０
０及びＤＭＡＣ４００に体してＶＲＡＭ６００をアクセ
ス可能とする。

【００２６】本発明の静止画アドレス制御回路５０２の
構成は、図７に示す構成のみに限定されず、例えば、増
分値レジスタ２５を省略し、加算器１９をカウンタで構
成するようにしてもよい。本発明の画像処理装置は、走
査ビームの走査位置に基づいて所定のメモリからキャラ
クタネームを読み出すのでなく、演算により算出するこ
とを特徴とするからである。

【００２７】

【発明の効果】本発明の画像処理装置は、走査ビームの
走査位置に基づいて所定のメモリからキャラクタネーム
を読み出すのでなく、演算により算出する。このため、
従来のように、キャラクタネームを記憶するメモリを備
え、走査ビームの走査位置を確認し、この位置において
表示すべきキャラクタネームをメモリから読み出す処理
を不要にする。これにより、従来キャラクタネームの読
み出し期間中、当該読み出し処理に占有されていたＶＲ
ＡＭデータバス及びＶＲＡＭアドレスバスを、データ変
更手段に解放することが可能となる。また、さらに、Ｖ
ＲＡＭ内のキャラクタネーム用のメモリ領域を解放し、
より多くのキャラクタ画像データを記憶させることがで
きる。

【図面の簡単な説明】

【図１】 （ａ）は、ラスタ走査方式における走査ビー
ムの走査順路を示し、（ｂ）は、１画面の表示に現れる
各期間のタイミングを示す図である。

【図２】 従来の画像処理装置において、表示用ＣＲＴ
に表示される各キャラクタ画像のネームと、ＶＲＡＭ内
に内在する第１メモリと第２メモリとの関係を示す図で
ある。

【図３】 従来及び本発明の画像処理装置がＶＲＡＭア
ドレスバス及びＶＲＡＭデータバスに出力するデータを
示すタイミングチャートである。

【図４】 本実施例の画像処理装置を構成する各機能ブ
ロックを示す図である。

【図５】 画像表示装置５００を構成する各機能ブロッ
クを示す図である。

【図６】 表示用ＣＲＴ７００に出力される全て異なる
キャラクタ画像のネームを示す図である。

【図７】 静止画アドレス制御回路５０２及びＨ＆Ｖカ
ウンタ５０７、タイミング発生回路５０８の交差否回路
構成を示す図である。

【図８】 第７ライン目〜第９ライン目のキャラクタネ
ームを演算により求める場合、タイミング発生回路５０
８から出力される各信号タイム・チャートを示す図であ
る。

【図９】 ＣＰＵ及びＤＭＡＣが、ＶＲＡＭアドレスバ
ス及びＶＲＡＭデータバスを介してＶＲＡＭ６００をア
クセスできるタイミングを示す図である。

【符号の説明】

３００…ＣＰＵ ４００…ＤＭＡＣ ５００…画像表示装置 ５０２…静止画アドレス制御回路 ５０３…ＶＲＡＭI/F ５０７…Ｈ＆Ｖカウンタ ６００…ＶＲＡＭ ７００…表示用ＣＲＴ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 Ｍ×Ｎ画素からなるラスタ走査方式の表
   示用ＣＲＴと、 ｍ×ｎ画素マトリクス（但し、ｍ，ｎは、Ｍ，Ｎの約数
   である）からなるキャラクタ画像の画像データを記憶す
   るメモリと、 走査ビームの走査位置を検出する位置検出手段と、 位置検出手段により検出される走査ビームの位置に表示
   すべきキャラクタ画像のキャラクタネームのデータを算
   出するネーム発生手段と、 ネーム発生手段により発生されたキャラクタネームに対
   応するキャラクタ画像のデータの内、上記位置検出手段
   により検出された走査ビームの走査ラインのデータを上
   記メモリから読み出し、読み出したデータを出力するデ
   ータ出力手段と、 メモリの内容を変更するデータ変更手段と、 データ出力手段が上記メモリからデータを読み出してい
   ない期間中、データ変更手段をメモリに対してアクセス
   可能とする制御手段とを備えることを特徴とする画像処
   理装置。
2. 【請求項２】 請求項１に記載された画像処理装置にお
   いて、上記ネーム発生手段は、走査ビームが水平方向に
   ｍ画素移動する毎に次に表示すべきキャラクタネームの
   データを算出するカウンタ回路からなることを特徴とす
   る画像処理装置。
3. 【請求項３】 請求項１に記載された画像処理装置にお
   いて、上記ネーム発生手段は、 表示画面中において走査ビームが最初に走査するキャラ
   クタ画像のキャラクタネームのデータを初期値Ｋと設定
   する初期値設定手段と、 増分値αを設定する増分値設定手段と、 初期値設定手段により設定された初期値Ｋに対し、走査
   ビームがラスタ走査方向にｍ画素走査する毎に所定の増
   分値αを加算し、加算された値を次のキャラクタ画像の
   ネームのデータとして出力する加算手段と、 走査ビームの走査位置が垂直方向にｎ画素移動する毎
   に、初期値設定手段により設定される初期値Ｋの値を直
   上のラインで最後に出力したキャラクタネームの値に増
   分値αを加算した値に更新する変更手段とを備えること
   を特徴とする画像処理装置。