JPH11110280A - 半導体メモリシステム - Google Patents

半導体メモリシステム

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JPH11110280A
JPH11110280A JP9269779A JP26977997A JPH11110280A JP H11110280 A JPH11110280 A JP H11110280A JP 9269779 A JP9269779 A JP 9269779A JP 26977997 A JP26977997 A JP 26977997A JP H11110280 A JPH11110280 A JP H11110280A
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Abstract

(57)【要約】 【課題】データフェッチのためのストローブ信号のタイ
ミングの決定を容易に行うことができ、どのようなフラ
イトタイムにも対応できるシステムを構成することがで
きることを特徴とする。 【解決手段】最大フライトタイム測定回路３３は、シス
テムクロックＣＫを遅延し、その遅延時間がＤＩＭＭか
らのリターンクロックで制御される遅延部３４と、この
遅延部３４における遅延状態を記憶する遅延レジスタ部
３５とから構成される。別の遅延部３６が設けられ、こ
の遅延部３６には遅延レジスタ部３５の内容が入力さ
れ、先の遅延部３４と同等の遅延が生じるように制御さ
れる。この遅延部３６の出力は、ＤＩＭＭからの読み出
しデータＤＱを受けるコントロールバッファ３８にデー
タフェッチ信号として与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＳＤＲＡＭ（シン
クロナスＤＲＡＭ）とそのコントローラが実装されたボ
ード上でデータ転送を行う半導体メモリシステムに係
り、特に高速な信頼性のある同期型データ転送を実現す
る半導体メモリシステムに関する。
【０００２】
【従来の技術】半導体メモリはパソコン等に実装される
際にＤＩＭＭ（Dual Inline Memory Module ）として使
用されるのが一般的である。すなわち、ＤＩＭＭでは、
図１６の平面図に示すようにメモリチップ８１が８個と
か１６個実装され、ＤＩＭＭ基板両面にプリントされた
コネクタピン８２を通してデータや信号の入出力が行わ
れる。また、パソコン等におけるメモリボードでは、一
般に４個のＤＩＭＭが実装可能なように、４個のソケッ
トと、ＤＩＭＭを制御するコントローラとを備えてい
る。図１７は、コントローラ８３とＤＩＭＭとが搭載さ
れたメモリボードの概念図を示している。コントローラ
８３からはＤＩＭＭ（ＤＩＭＭ１〜ＤＩＭＭ４）上のメ
モリチップを同期して制御するための共通のクロックＣ
ＬＫが各ＤＩＭＭに送られる。また、各ＤＩＭＭからは
共通のデータバスを介して６４ビットのデータがコント
ローラ８３へ同時転送される。
【０００３】
【発明が解決しようとする課題】このようなコントロー
ラとＤＩＭＭとを備えた半導体メモリシステムにおいて
問題となるのが、コントローラがどのようなタイミング
でＤＩＭＭからのデータをフェッチするかということで
ある。コントローラと各ＤＩＭＭとの間の距離はそれぞ
れ異なるので、クロックＣＬＫ及びデータのフライトタ
イムが異なり、コントローラがどのＤＩＭＭにアクセス
したかでデータのフェッチタイミングが異なってくる。
【０００４】図１８のタイミングチャートを用いてこの
事情を説明する。図１８では図１７中のＤＩＭＭ１とＤ
ＩＭＭ４のアクセス状況を示している。この場合、各Ｄ
ＩＭＭは、データを１０１０１０…というように異なる
データを交互に出力する。
【０００５】コントローラについては、データが出力さ
れることを期待するクロックＣＬＫを先頭にしてＣＬＫ
を示しており、図中の矢印はその先頭クロックからのフ
ライトタイムを示している。コントローラがＤＩＭＭ１
からデータを受け取る場合と、ＤＩＭＭ４から受け取る
場合とで、共通のデータフェッチタイミングを作るに
は、図中、斜線を施した期間（データウィンドウ）内に
ストローブ信号を立てることが必要である。しかし、こ
のデータウィンドウはボードの状態やＤＩＭＭの実装状
態によって変化し、場合によってはＤＩＭＭ間で共通の
データウィンドウをとることが不可能な場合も生じてし
まう。このようなデータフェッチのためのストローブ信
号のタイミングの決定方式と、どのようなフライトタイ
ムにも対応できるシステムをどう作るかが高速なメモリ
ボードのシステムを実現上で問題点となる。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、データフェッチのため
のストローブ信号のタイミングの決定を容易に行うこと
ができると共に、どのようなフライトタイムにも対応で
きるシステムを構成することができ、もって高速なメモ
リボードのシステムが実現できる半導体メモリシステム
を提供することである。
【０００７】
【課題を解決するための手段】この発明の半導体メモリ
システムは、メモリ及びこのメモリを制御するコントロ
ーラとを有し、上記コントローラはシステムクロックに
同期して上記メモリにアクセスし、あるアドレスからデ
ータを読み出してコントローラに取り込み、あるアドレ
スへのデータのアクセスにおいてデータ出力開始のクロ
ックからそのアドレスのデータが取り込み可能になるま
での時間であるフライトタイムがアドレスによって異な
る半導体メモリシステムにおいて、上記コントローラ
は、上記メモリに保持されたデータの一連のアクセスを
始める前に、一連のアクセスのフライトタイムの異なる
アドレスのフライトタイムの最大値を測定し、レジスタ
の状態として保持する最大値測定手段と、一連のデータ
アクセスの際に、上記最大値測定手段で測定され、保持
されたレジスタの状態に基づいて、データ出力開始のク
ロックを上記フライトタイムの最大値に相当する時間だ
け遅延して、データ取り込みを行うタイミング信号を発
生するタイミング信号発生手段とを備えていることを特
徴とする。
【０００８】この発明の半導体メモリシステムは、メモ
リ及びこのメモリを制御するコントローラとを有し、上
記コントローラはシステムクロックに同期して上記メモ
リにアクセスし、あるアドレスからデータを読み出して
コントローラに取り込み、あるアドレスへのデータのア
クセスにおいてデータ出力開始のクロックからそのアド
レスのデータが取り込み可能になるまでの時間であるフ
ライトタイムがアドレスのグループによって異なる半導
体メモリシステムにおいて、上記コントローラは、上記
メモリに保持されたデータの一連のアクセスを始める前
に、一連のアクセスの各グループ毎のフライトタイムの
異なるアドレスのフライトタイムそれぞれの最大値を測
定し、レジスタの状態として保持する複数の最大値測定
手段と、一連のデータアクセスの際に、アクセスするグ
ループに応じて対応する上記複数の最大値測定手段で測
定され、保持されたレジスタの状態に基づいて、データ
出力開始のクロックを上記フライトタイムの最大値に相
当する時間だけ遅延して、データ取り込みを行うタイミ
ング信号を発生する複数のタイミング信号発生手段を備
えていることを特徴とする。
【０００９】この発明の半導体メモリシステムは、メモ
リと、上記メモリに保持されたデータの一連のアクセス
を始める前に、第１のクロックを上記メモリに出力する
クロック出力手段と、上記第１のクロックを遅延し、上
記第１のクロックを受けた上記メモリからのデータ読み
出しに同期して上記メモリから出力される第２のクロッ
クを受けた後にリセットされる第１の遅延手段と、上記
第１の遅延手段のリセット直前の遅延状態を記憶する記
憶手段と、上記第１のクロックが供給され、遅延時間が
上記記憶手段の記憶内容に応じて設定される第２の遅延
線とを具備したことを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。まず、この発明の半導体
メモリシステムで使用されるＤＩＭＭの構成例につい
て、図１を用いて説明する。なお、図１ではＤＩＭＭ上
のＳＤＲＡＭチップは省略してある。この発明の半導体
メモリシステムでは、ＳＤＲＡＭはデータ出力と同時に
リターンクロックとしてのＤＱＳを出力する。例えば、
６４ビットのデータ幅のＤＩＭＭに搭載された各ＳＤＲ
ＡＭはＤＱＳ出力を持つが、ＤＩＭＭ全体としては４つ
のＤＱＳピンを持つことになる。また、各ＳＤＲＡＭか
らデータを読み出す際に入力するクロックＣＬＫも４つ
のピンを持つ。従って、１つのクロックＣＬＫとリター
ンクロックＤＱＳが受け持つデータビット長数は１６と
なる。
【００１１】図２ないし図５は、ＳＤＲＡＭの様々な構
成と、その構成のチップを用いて構成した様々なＤＩＭ
Ｍの例を示す平面図である。なお、図２ないし図５にお
いて一点鎖線を施した領域は図１のＤＩＭＭの半分の部
分に相当している。
【００１２】図２に示した×１６のＳＤＲＡＭは、ＤＩ
ＭＭ上に４個のバンク（４Ｂａｎｋｓ）を有し、１６個
のＳＤＲＡＭチップが搭載されている。図はＤＩＭＭの
半分について示している。secondary side（裏面）はＤ
ＩＭＭの基板を透かしてみたイメージであり、primary
side（表面）と基板を挟んで表裏両面にＳＤＲＡＭチッ
プが実装されている。この例では、×１６のＳＤＲＡＭ
チップが全部で１６個搭載されているので、ＤＩＭＭの
データ幅６４ビットでは同時に４チップとのみデータの
授受を行えば良く、全体で４バンク構成となる。各バン
クに割り当てられたチップをＢ０、Ｂ１、Ｂ２、Ｂ３と
して示すが、それぞれ１つのＣＬＫピン、ＤＱＳピンは
各バンクを構成する４チップに図示のように共通に接続
されることになる。
【００１３】図３に示した×８のＳＤＲＡＭは、ＤＩＭ
Ｍ上に２個のバンクを有し、１６個のＳＤＲＡＭチップ
が搭載されている。図はＤＩＭＭの半分について示して
いる。secondary sideはＤＩＭＭの基板を透かしてみた
イメージであり、primary sideと基板を挟んで表裏両面
にＳＤＲＡＭチップが実装されている。この例では、×
８のＳＤＲＡＭチップが全部で１６個搭載されているの
で、ＤＩＭＭのデータ幅６４ビットでは同時に８チップ
とのみデータの授受を行えば良く、全体で２バンク構成
となる。各バンクに割り当てられたチップをＢ０、Ｂ１
として示すが、１つのＣＬＫピンは４チップまとめて、
ＤＱＳピンは２チップまとめて図示のように接続される
ことになる。
【００１４】図４に示した×１６のＳＤＲＡＭは、ＤＩ
ＭＭ上に２個のバンクを有し、ＤＩＭＭの片面について
のみ示している。primary sideのみに８個のチップが実
装される。この例では、×１６個のＳＤＲＡＭチップが
全部で８個搭載されているので、ＤＩＭＭのデータ幅６
４ビットでは同時に４チップとのデータの授受を行えば
よく、全体で２バンク構成となる。各バンクに割り当て
られたチップをＢ０、Ｂ１として示すが、１つのＣＬＫ
ピン及びＤＱＳピンは各２バンクを構成する２チップに
図示のように共通に接続されることになる。
【００１５】図５に示した×８のＳＤＲＡＭはＤＩＭＭ
上に１個のバンクを有し、primarysideのみに８個のＳ
ＤＲＡＭチップが搭載されている。この例では、×８の
ＳＤＲＡＭチップが全部で８個搭載されているので、Ｄ
ＩＭＭのデータ幅６４ビットでは同時に全てのチップと
データの授受を行い、全体で１バンク構成となる。１つ
のＣＬＫピンは４チップに共通に接続され、ＤＩＭＭ全
体ではＣＬＫピンは２ピンのみが使用され、残りの２ピ
ンはチップには接続されない場合が示してある。１つの
ＤＱＳピンは１チップのみに図示のように接続されるこ
とになる。
【００１６】以上、どのＤＩＭＭでも、ＤＩＭＭからの
１６ビットのデータ幅に対して１つのＤＱＳがＤＩＭＭ
からデータに同期して戻ってくることになる。本発明で
は、データと共にＤＱＳが各ＤＩＭＭからコントローラ
に戻ってくるようなシステムで、このＤＱＳをコントロ
ーラがデータをフェッチするタイミングを作るための信
号として利用する。
【００１７】図６はこの発明に係る半導体メモリシステ
ムの第１の実施の形態による全体のブロック構成を示し
ている。この半導体メモリシステムは、図示のようにコ
ントローラ１０といくつかのＤＩＭＭ（本例ではＤＩＭ
Ｍ１〜ＤＩＭＭ４の４個）とから構成されている。コン
トローラ１０は、アクセスに際し各ＤＩＭＭに対してク
ロックＣＬＫを出力する。各ＤＩＭＭはそれぞれこのク
ロックＣＬＫに同期してデータの読み出し動作を行う。
そして、各ＤＩＭＭからはデータＤＱとリターンクロッ
クＤＱＳがコントローラ１０に戻ってくる。
【００１８】図７は、図６に示した半導体メモリシステ
ムにおけるデータ読み出し時のタイミングチャートであ
る。なお、図では、説明の都合上、２個のＤＩＭＭ１、
ＤＩＭＭ４のタイミング関係についてのみ示している。
ＤＩＭＭ１はクロックＣＬＫ（ＤＩＭＭ１）を受け、こ
のクロックＣＬＫに同期してデータＤＱを出力すると同
時にリターンクロックＤＱＳを出力する。ＤＩＭＭ４は
これより遅れて、ＣＬＫ（ＤＩＭＭ４）を受けてデータ
ＤＱを出力すると同時にリターンクロックＤＱＳを出力
する。
【００１９】コントローラ１０が受けるデータＤＱとリ
ターンクロックＤＱＳとは図７中の下側に示されている
ようになる。リターンクロックＤＱＳはデータＤＱと同
期しているから、コントローラ１０のアクセス要求のク
ロックＣＬＫからリターンクロックＤＱＳまでの遅れ時
間を測定すれば、データフェッチのためのストローブ信
号を立てるタイミングを設定することができる。ただ
し、コントローラ１０が受けるリターンクロックＤＱＳ
は、ＤＩＭＭ相互間のフライトタイムによるスキューが
あるため、図中の時間ｆs で示された後にストローブ信
号を立てなければならない。すなわち、最も遅く戻って
くるリターンクロックＤＱＳの直後にデータをフェッチ
すれば、どのＤＩＭＭへのアクセスでも確実にそのデー
タをフェッチできる。すなわち、図中、破線を施した部
分のタイミングでストローブを立てれば良い。しかし、
この部分は非常に狭い時間の範囲で正確にストローブ信
号を立てる必要があり、データと共に戻ってくるリター
ンクロックＤＱＳをリアルタイムで使用してフェッチタ
イミングを発生することは難しい。そこで、リターンク
ロックＤＱＳをフライトタイムを測定する信号として利
用して、コントローラ内部でタイミングを正確に発生さ
せることが必要になる。このような制御を行う制御回路
の構成を図８に示す。この制御回路は、前記図６中のコ
ントローラ１０内に設けられている。
【００２０】メモリを搭載したシステムでは、電源を立
ち上げてシステムを実際に動作させる前にメモリテスト
などの動作（パワーオンテスト）を行うのが普通であ
る。このメモリテストの期間に各ＤＩＭＭにコントロー
ラからアクセスを行い、リターンクロックＤＱＳのフラ
イトタイムを測定し、最大のフライトタイムを検出する
のが、この制御回路である。
【００２１】図８において、ＣＫはシステム動作の基本
となるシステムクロックである。このクロックＣＫは、
バッファ２１でバッファされ、ＤＩＭＭアクセスのため
のクロックＣＬＫとして前記各ＤＩＭＭに出力される。
２２はアクセスコントロール部であり、このアクセスコ
ントロール部２２でコマンドＣＯＭＭとアクセスの先頭
となるクロックＣＬＫの指定がなされる。コマンドＣＯ
ＭＭは、バッファ２３でバッファされ、前記各ＤＩＭＭ
に出力される。また、アクセスコントロール部２２から
の信号でメモリをアドレス指定するためのアドレスＡｄ
ｄが作られるが、パワーオンテスト時には異なるＤＩＭ
Ｍのアドレスが全て発生されるようなアドレス発生回路
（ＤＩＭＭ Ａｄｄ Ｇｅｎ）２４からアドレス信号が
出力される。通常動作時には、アクセスコントロール部
２２からの信号でメモリをアドレス指定するためのアド
レスＡｄｄがアドレス発生回路（Ａｄｄ Ｇｅｎ）２５
から出力される。上記両アドレス発生回路２４、２５の
出力は、スイッチ回路２６により、パワーオンテスト時
と通常動作時とで選択され、さらにバッファ２７でバッ
ファされて、前記各ＤＩＭＭにアドレスとして出力され
る。
【００２２】また、上記アクセスコントロール部２２か
らの出力はバースト長計数回路２８に入力される。この
バースト長計数回路２８はフライトイタイムを計測する
タイミングを設定するもので、例えばメモリアクセスの
先頭クロックの次のサイクルから最大データのバースト
長−１サイクルの間の時間に相当する時間を計数する。
このようにバースト長計数回路２８で、先頭クロックの
サイクルから計数を開始しない理由は、リターンクロッ
クＤＱＳがきちんと０１０１…の矩形状波形となってか
ら計測を開始するためである。このバースト長計数回路
２８によりフライトイタイム計測の時間が計数される。
そして、このバースト長計数回路２８からの出力で２個
のコントロールバッファ２９、３０の動作が制御され
る。
【００２３】上記両コントロールバッファ２９、３０
は、上記バースト長計数回路２８で上記時間の計数が行
われている期間に動作可能状態とされ、動作状態のとき
に一方のバッファ２９は上記システムクロックＣＫをバ
ッファし、また、他方のバッファ３０はメモリから出力
されるリターンクロックＤＱＳをバッファする。上記両
バッファ２９、３０の出力は、等価な遅延時間Ｄを持つ
波形整形回路３１、３２を介して、最大フライトタイム
測定回路３３に入力される。
【００２４】上記最大フライトタイム測定回路３３は、
上記バッファ２９及び波形整形回路３１を介して入力さ
れるシステムクロックＣＫを遅延し、上記バッファ３０
及び波形整形回路３２を介してリターンクロックＤＱＳ
が入力した時点でリセットされる遅延部３４と、上記遅
延部３４の遅延状態が入力され、上記遅延部３４のリセ
ット直前の遅延状態を記憶する遅延レジスタ部（delayl
ine registor) ３５とから構成されている。
【００２５】３６は上記遅延部３４と同様の構成を持つ
遅延部であり、この遅延部３６は、上記遅延レジスタ部
３５の内容が入力されることにより、上記遅延部３４と
同等の遅延が生じるように制御される。そして、この遅
延部３６には上記システムクロックＣＫが入力され、先
の遅延部３４で生じた遅延時間と同等の遅延時間を持つ
遅延を上記システムクロックＣＫに与える。上記遅延部
３６の出力はバッファ３７でバッファされ、コントロー
ルバッファ３８にデータフェッチ信号として与えられ
る。このコントロールバッファ３８はデータフェッチ信
号が与えられたときに、前記ＤＩＭＭからの読み出しデ
ータＤＱをフェッチし、読み込みデータとして取り込ま
れる。なお、図８中のバッファ３９は、前記ＤＩＭＭに
対してデータの書き込みを行う際に書き込みデータをバ
ッファし、ＤＱとして出力するバッファである。
【００２６】このような構成のコントローラにおいて、
最大フライトタイム測定回路３３では、注目アクセスの
クロックＣＫが遅延部３４上を伝播する。一方、この注
目クロックのリターンクロックであるＤＱＳを受けて、
遅延部３４がリセットされると同時に遅延部３４の状態
が遅延レジスタ部３５にセットされる。この遅延レジス
タ部３５のセットは各ＤＩＭＭについて行われ、遅延部
３４上を最も遠くまで信号が伝播した状態が遅延レジス
タ部３５にオーバーライトされることになる。そして、
遅延レジスタ部３５にセットされた状態は、最もフライ
トタイムがかかった場合のフライトタイムに相当する遅
延状態となる。コントローラからＤＩＭＭへの通常のデ
ータアクセスにおいては、この状態が利用されることに
なる。
【００２７】すなわち、システムクロックＣＫはバッフ
ァ２１を経由してクロックＣＬＫとしてＤＩＭＭに入力
されると共に遅延部３６にも入力されているので、この
遅延部３６における最大のフライトタイムの遅延後に、
遅延部３６から出力されて、データフェッチ信号とな
る。このタイミングでは、前記図７に示したようにデー
タを確実にフェッチすることができる。
【００２８】なお、遅延レジスタ部３５のセット動作は
通常のアクセス時も続けて行われるようにしても構わな
い。これは遅延レジスタ部３５は常に最大の遅延状態を
保持するようになっているからで、通常アクセス時でも
システムの状態によるフライトタイムの最大値をセット
して確実なデータフェッチができるようになる。
【００２９】図８に示したコントローラでは回路規模を
比較的が小さくすることができる。しかし、図７から分
かるように、各ＤＩＭＭのフライトタイムのばらつきが
大きく、図中のスキューがクロックのサイクルタイムを
越すと、図中、斜線で示した時間帯を設定することがで
きなくなってしまい、データフェッチができなくなる場
合がある。
【００３０】次にこの発明の他の実施の形態について説
明する。この実施の形態では先の実施の形態による不都
合を取り除くようにしたものである。前記図６に示した
ように、データバスであるＤＱ及びＤＱＳのバスは全て
のＤＩＭＭに共通であるので、アクセス時間をＤＩＭＭ
相互間で切り替えるときには、バスでのデータ等の衝突
を避けるために何サイクルかバスにデータを出力しない
期間を設けてデータの衝突を避けるようにする。コント
ローラ側から見ると、この期間はデータ転送にギャップ
ができるために、データ転送の効率を下げる時間とな
る。そこで、この期間をできるだけ短くして、しかもデ
ータの衝突を避けながら、確実にデータをフェッチでき
るシステムが必要になる。また、このＤＩＭＭ相互間を
アクセスが移る際のデータギャップサイクルがあるため
に、フライトタイムをＤＩＭＭ毎に考慮してデータをフ
ェッチすることが可能となる。
【００３１】図９に、ＤＩＭＭの１サイクルのアクセス
の後、続けてＤＩＭＭをアクセスする場合のタイミング
チャートを示した。図中で太い線で示したクロックサイ
クルは、バスにデータを出力しないサイクルである。リ
ターンクロックＤＱＳもデータＤＱ出力と同時に有効で
ないときには高インピーダンス状態に設定している。こ
のために、データアクセスの先頭サイクルではリターン
クロックＤＱＳは中間状態から１への変化となり、フラ
イトタイムを測定する信号としてはこの先頭サイクルは
使用できない。しかし、このようにリターンクロックＤ
ＱＳを変化させることにより、ＤＩＭＭ切り替え時のギ
ャップサイクルを最小にすることができる。先頭サイク
ルから０、１変化のリターンクロックＤＱＳを作るに
は、先頭サイクルの１つ前のサイクルでリターンクロッ
クＤＱＳは０の低インピーダンス状態となっていなけれ
ばならず、このサイクル分のバス衝突を避けるためにギ
ャップサイクルが増えることになるからである。
【００３２】図９のタイミングチャートにおける上の部
分は図７に対応するものであり、バスにデータを出力し
ないサイクルが各ＤＩＭＭにどう伝わりコントローラへ
のデータに反映してくるかを見るものである。従って、
図７と同様に全てのＤＩＭＭ（図ではＤＩＭＭ１とＤＩ
ＭＭ４のみ示している）が同時にデータを出力している
ように示している。また、図７と同様に全てのＤＩＭＭ
のフライトタイムを満足するデータフェッチのウィンド
ウに斜線を施している。
【００３３】また、図９のタイミングチャートにおける
下の部分は、コントローラが見た状態であり、図中の太
い線で示した部分がバスでの衝突が起こらないようにコ
ントロールされたサイクルであり、データＤＱ及びリタ
ーンクロックＤＱＳの高インピーダンス状態に対応して
いる。２つのＤＩＭＭからのバス状態が低インピーダン
ス状態で重なっていてはいけない。フライトタイムのス
キューによって、この太い線の部分のサイクルを何サイ
クルとればよいかが決まるが、図９はフライトタイムの
スキューは１サイクル以下の場合であるので、高インピ
ーダンス状態に設定する太い線の部分は１サイクルで十
分となっている。
【００３４】このように制御されていると、ＤＩＭＭ毎
にフライトタイムを考慮してデータのフェッチタイミン
グを設定することができ、図９中の下半分に斜線を施し
たようなデータフェッチのウィンドウが得られる。フラ
イトタイムのスキューが無視できて、クロックＣＬＫと
リターンクロックＤＱＳ、リターンクロックＤＱＳとデ
ータＤＱ等の間のタイミングのスキューを無視すれば、
サイクルタイムをほぼデータフェッチウィンドウとして
利用できることになる。
【００３５】なお、フライトタイムのスキューをδと
し、クロックのサイクルタイムをＴとすれば、異なるフ
ライトタイム間でデータＤＱやリターンクロックＤＱＳ
が低インピーダンスで衝突しないようにするために高イ
ンピーダンス状態として指定するサイクル数（全てのＤ
ＩＭＭでデータを出力しないクロックサイクルの数）は
（δ／Ｔを越えない最大の整数）＋１サイクルとなる。
【００３６】図１０は上記のような制御を行う制御回路
の構成を示す。この制御回路は、前記図６中のコントロ
ーラ１０内に設けられている。すなわち、この図１０に
示したコントローラ１０は、ＤＩＭＭ毎または信号のフ
ライトタイムが大きく異なるアクセスブロック毎にフラ
イトタイムを測定して、データのフェッチタイミングを
形成する例である。このコントローラ１０には、基本的
には図８に示した回路内で、フライトタイムを測定し、
この測定結果に基づいてシステムクロックＣＫを遅延す
る回路部分が、ＤＩＭＭ毎に設けられている。すなわ
ち、各ＤＩＭＭ、またはフライトタイムが大きく異なる
アクセスブロック毎に、フライトタイムの測定回路を設
けて、これらフライトタイムの測定回路を切り替えよう
にしている。なお、パワーオンテスト時にはまず全ての
ＤＩＭＭがアクセスされるようにアドレスを発生するの
は図８の場合と同じである。従って、図８に対応した回
路部分には同じ符号を付してその説明は省略し、図８の
ものとは異なる箇所のみを説明する。
【００３７】この実施の形態のコントローラでは、新た
に、ＤＩＭＭのアドレス毎に最大フライトタイム測定回
路３３を切り替えるための切り替え信号Ｂ０、Ｂ１、Ｂ
２、…をバースト長計数回路２８で発生させている。ま
た、ＤＩＭＭへのアドレスＡｄｄとコマンドＣＯＭＭと
に基づいて、どのＤＩＭＭに対してアクセスか行うのか
を検出するアドレスデコーダ（ＤＩＭＭ Ａｄｄ Ｄｅ
ｃ）４０をＤＩＭＭのアドレス毎に設けている。さら
に、上記各アドレスデコーダ４０の出力に基づいて前記
システムクロックＣＫを前記遅延部３６に出力制御する
コントロールバッファ４１をＤＩＭＭのアドレス毎に設
けている。そして、各遅延部３６の出力Ｆ０、Ｆ１、…
はＯＲ回路４２を介して前記コントロールバッファ３８
に入力されている。
【００３８】このような構成によれば、コントロールバ
ッファ３８の制御信号であるデータＤＱをフェッチする
ためのデータフェッチ信号は、ＤＩＭＭ毎または信号の
フライトタイムが大きく異なるアクセスブロック毎に測
定されたフライトタイムのうち最大のフライトタイムに
基づいて発生される。
【００３９】次に上記図８、図１０中で用いられる回路
の具体的な構成例について説明する。図１１は前記最大
フライトタイム測定回路３３及び遅延部３６の両方を含
む回路の具体的な構成を示しており、図中、破線で囲ま
れた部分がこの両方の回路に該当している。すなわち、
この回路では複数個の遅延ユニット５１が多段縦続接続
されている。
【００４０】また、信号ＤＱＳ′、信号ＣＫ′及びＣ
Ｋ″は、前記リターンクロックＤＱＳ及びシステムクロ
ックＣＫから、アドレス情報に基づいてスイッチされ、
入力される信号を示している。信号ＤＱＳ′は前記波形
整形回路３０を通過することによって信号ｄｑｓとな
り、さらにこの信号ｄｑｓがインバータ５２で反転され
ることにより、信号／ｄｑｓとなる。そして、この信号
／ｄｑｓが上記各段の遅延ユニット５１にそれぞれ入力
される。
【００４１】また、信号ＣＫ′は前記波形整形回路２９
を通過することによって信号ＣＬとなる。この信号ＣＬ
は、多段縦続接続された複数個の遅延ユニット５１の初
段に入力される。
【００４２】また、各段の遅延ユニット５１には信号
Ｐ、／Ｐがそれぞれ入力される。この信号Ｐ、／Ｐは、
信号ｄｑｓが立ち上がった時点で幅ｄを持つパルス信号
を発生して、前記遅延部３４に相当する回路をリセット
するための信号であり、図１２に示されるように、信号
ｄｑｓを遅延する遅延時間ｄの遅延回路５３と、この遅
延回路５３の出力と上記信号／ｄｑｓが入力されるＮＯ
Ｒ回路５４と、このＮＯＲ回路５４の出力を反転するイ
ンバータ５５とから構成されている。
【００４３】図１１中の各遅延ユニット５１の具体的な
回路を図１３に示す。この遅延ユニット５１には、前記
一方の遅延部３４を構成する２個のクロックドインバー
タ５６、５７と１個のインバータ５８とからなる回路が
設けられている。上記一方のクロックドインバータ５６
は、入力端子が接地電位に接続されて、常時、０が入力
され、上記信号Ｐが１のとき（信号／Ｐが０のとき）に
動作して入力信号を反転し、出力する。上記他方のクロ
ックドインバータ５７は、入力端子に上記信号ＣＬが入
力され、上記信号／Ｐが１のとき（信号Ｐが０のとき）
に動作して信号ＣＬを反転し、出力する。上記両クロッ
クドインバータ５６、５７の出力端子はインバータ５８
の入力端子に共通に接続され、このインバータ５８の出
力信号ｄＣＬが次段の遅延ユニット５１に入力される。
【００４４】また、遅延ユニット５１には、前記遅延レ
ジスタ部３５を構成するＮＡＮＤ回路５９、状態保持部
６０及びインバータ６１からなる回路が設けられてい
る。上記ＮＡＮＤ回路５９には上記信号／ｄｑａとＣＬ
とが入力され、上記インバータ６１にはパワーオン信号
ＰｏｗｅｒＯＮが入力される。上記状態保持部６０はセ
ット端子、リセット端子及びＱ、／Ｑの相補出力端子を
有し、セット端子及びリセット端子には上記ＮＡＮＤ回
路５９及びインバータ６１の出力信号がセット信号／Ｓ
及びリセット信号／Ｒとして入力される。
【００４５】さらに、遅延ユニット５１には、前記遅延
レジスタ部３６を構成する２個のクロックドインバータ
６２、６３と１個のインバータ６４とからなる回路が設
けられている。上記一方のクロックドインバータ６２
は、後段の遅延ユニット５１から出力される信号ｄｄＣ
Ｋが入力され、対応する遅延ユニット５１内の状態保持
部６０の出力信号Ｑが１のとき（信号／Ｑが０のとき）
に動作して入力信号を反転し、出力する。上記他方のク
ロックドインバータ６３は、前記信号ＣＫ″が入力さ
れ、対応する遅延ユニット５１内の状態保持部６０の出
力信号／Ｑが１のとき（信号Ｑが０のとき）に動作して
入力信号を反転し、出力する。上記両クロックドインバ
ータ６２、６３の出力端子はインバータ６４の入力端子
に共通に接続され、このインバータ６４の出力信号ｄＣ
Ｋが前段の遅延ユニット５１に入力される。
【００４６】遅延レジスタ部３５では、信号／Ｐが１の
ときにクロックドインバータ５７が動作し、クロックド
インバータ５７とインバータ５８を信号ＣＬが通過する
ことによって、遅延された信号ｄＣＬが得られる。信号
Ｐが１のときは、クロックドインバータ５７が非動作状
態となり、代わりにクロックドインバータ５６が動作状
態となる。このとき、このクロックドインバータ５６に
は入力信号として０が入力されており、このクロックド
インバータ５６の出力信号が１になるので、信号ｄＣＬ
は０となり、リセットされる。
【００４７】遅延レジスタ部３５では、信号／ｄｑｓが
１（信号ｄｑｓが０）で信号ＣＬが１とのとき、ＮＡＮ
Ｄ回路５９の出力信号であるセット信号／Ｓが０とな
り、状態保持部６０がセットされる。この後、信号ｄｑ
ｓが１に立ち上がったとしても、ＮＡＮＤ回路５９は再
びセット信号／Ｓを出力しない。
【００４８】一方、パワーオン信号ＰｏｗｅｒＯＮが入
力されると、インバータ６１の出力信号であるリセット
信号／Ｒが０となり、状態保持部６０がリセットされ
る。遅延レジスタ部３６では、状態保持部６０の出力信
号Ｑが１のときは先の遅延レジスタ部３３と同様に、ク
ロックドインバータ６２とインバータ６４を信号ｄｄＣ
Ｋが通過することによって、遅延された信号ｄＣＫが得
られるが、状態保持部６０の出力信号／Ｑが１のとき
は、その遅延ユニット５１に入力されている信号ＣＫ″
を前段の遅延ユニット５１に伝える。
【００４９】図１４は、図１３中の状態保持部６０の内
部回路構成を示している。この回路は、電源電圧の供給
ノードと接地電圧のノードとの間にソース、ドレイン間
が直列に挿入されたｐチャネルＭＯＳトランジスタ７
１、ｎチャネルＭＯＳトランジスタ７２、７３と、同じ
く電源電圧の供給ノードと接地電圧のノードとの間にソ
ース、ドレイン間が直列に挿入されたｐチャネルＭＯＳ
トランジスタ７４、ｎチャネルＭＯＳトランジスタ７
５、７６とから構成されている。そして、上記トランジ
スタ７１、７３の両ゲートには前記セット信号／Ｓが、
上記トランジスタ７４、７６の両ゲートには前記リセッ
ト信号／Ｒがそれぞれ入力され、上記トランジスタ７
１、７２の直列接続ノードの信号は前記出力信号Ｑとし
て出力されるとと共に上記トランジスタ７５のゲートに
入力され、上記トランジスタ７４、７５の直列接続ノー
ドの信号は前記出力信号／Ｑとして出力されるとと共に
上記トランジスタ７２のゲートに入力される。
【００５０】このような構成の状態保持部６０は、基本
的にはフリップフロップ回路であり、セット信号／Ｓが
０になると、トランジスタ７１がオンして、出力信号Ｑ
が１となる。このとき、リセット信号／Ｒは１であり、
トランジスタ７６はオンしている。そして、出力信号Ｑ
が１になると、トランジスタ７５がオンし、出力信号／
Ｑは０となる。セット信号／Ｓが１の状態で、リセット
信号／Ｒが０になると、上記の場合とは反対に、出力信
号Ｑが０になり、／Ｑが１になる。
【００５１】図１５は、上記図１１ないし図１４に示さ
れた回路で発生される各信号のタイミング関係を示して
いる。この例はバースト長が２の場合を示している。ま
た、クロックＣＬＫからＤＩＭＭ１のデータが戻ってく
るまでのフライトタイムをΔ１、ＤＩＭＭ４のデータが
戻ってくるまでのフライトタイムをΔ４で示してある。
リターンクロックＤＱＳのバースト動作の最初の信号
は、前記のように高インピーダンスの中間レベルから１
へ遷移するので、信号として遷移がはっきりしない可能
性があり、２番目以降のＤＱＳの遷移を使うことにな
る。従って、フライトタイムを測定するクロックは内部
クロックＣＬからＤＱＳまでで、この遅延量がΔ１、Δ
４となる。遅延部３４のリセット信号Ｐは、ＤＱＳ（ｄ
ｑｓ）の立ち上がりでパルスとして発生され、遅延ユニ
ット５１の出力信号を全て０にして状態保持部６０のセ
ット状態がさらに進行してしまわないようにしている。
【００５２】なお、上記説明ではフライトタイムの測定
にリターンクロックＤＱＳを用いる場合について説明し
たが、これはＤＱＳを用いずに、データを書き込む煩わ
しさが許容できるならば、データとして０１０１０１…
の交互パターンをＤＩＭＭに書き込んで読み出せば、Ｄ
ＱデータそのものをリターンクロックＤＱＳの代わりに
用いることができることはいうまでもない。
【００５３】
【発明の効果】以上説明したようにこの発明によれば、
データフェッチのためのストローブ信号のタイミングの
決定を容易に行うことができると共に、どのようなフラ
イトタイムにも対応できるシステムを構成することがで
き、もって高速なメモリボードのシステムが実現できる
半導体メモリシステムを提供することができる。
【図面の簡単な説明】
【図１】この発明の半導体メモリシステムで使用される
ＤＩＭＭの構成例を示す図。
【図２】ＳＤＲＡＭチップを用いて構成したＤＩＭＭの
例を示す平面図。
【図３】ＳＤＲＡＭチップを用いて構成したＤＩＭＭの
例を示す平面図。
【図４】ＳＤＲＡＭチップを用いて構成したＤＩＭＭの
例を示す平面図。
【図５】ＳＤＲＡＭチップを用いて構成したＤＩＭＭの
例を示す平面図。
【図６】この発明に係る半導体メモリシステムの第１の
実施の形態による全体のブロック構成図。
【図７】図６に示した半導体メモリシステムにおけるデ
ータ読み出し時のタイミングチャート。
【図８】図６中のコントローラ内に設けられた制御回路
の回路図。
【図９】この発明に係る半導体メモリシステムの他の実
施の形態におけるデータ読み出し時のタイミングチャー
ト。
【図１０】この発明に係る半導体メモリシステムの他の
実施の形態による制御回路の回路図。
【図１１】図８及び図１０中の最大フライトタイム測定
回路及び遅延部の両方を含む回路の具体的な構成図。
【図１２】図１１中の回路で使用される信号を発生する
回路を示す図。
【図１３】図１１中の各遅延ユニットの具体的な回路を
示す図。
【図１４】図１３中の状態保持部の内部回路構成を示す
図。
【図１５】図１１ないし図１４に示された回路で発生さ
れる各信号のタイミング関係を示すタイミングチャー
ト。
【図１６】ＤＩＭＭの一般的な構成を示す平面図。
【図１７】コントローラとＤＩＭＭとが搭載された従来
のメモリボードの概念図。
【図１８】図１７に示す従来のメモリボードにおけるデ
ータ読み出し時のタイミングチャート。
【符号の説明】
１０…コントローラ、 ＤＩＭＭ１〜ＤＩＭＭ４…ＤＩＭＭ ２１、２３、２７、３７、３９…バッファ、 ２２…アクセスコントロール部、 ２４…アドレス発生回路（ＤＩＭＭ Ａｄｄ Ｇｅ
ｎ）、 ２５…アドレス発生回路（Ａｄｄ Ｇｅｎ）、 ２６…スイッチ回路、 ２８…バースト長計数回路、 ２９、３０、３８、４１…コントロールバッファ、 ３１、３２…波形整形回路、 ３３…最大フライトタイム測定回路、 ３４、３６…遅延部、 ３５…遅延レジスタ部、 ４０…アドレスデコーダ（ＤＩＭＭ Ａｄｄ Ｄｅ
ｃ）、 ４２…ＯＲ回路、 ５１…遅延ユニット、 ５６、５７、６２、６３…クロックドインバータ、 ５９…ＮＡＮＤ回路、 ６０…状態保持部。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 メモリ及びこのメモリを制御するコント
    ローラとを有し、上記コントローラはシステムクロック
    に同期して上記メモリにアクセスし、あるアドレスから
    データを読み出してコントローラに取り込み、あるアド
    レスへのデータのアクセスにおいてデータ出力開始のク
    ロックからそのアドレスのデータが取り込み可能になる
    までの時間であるフライトタイムがアドレスによって異
    なる半導体メモリシステムにおいて、 上記コントローラは、 上記メモリに保持されたデータの一連のアクセスを始め
    る前に、一連のアクセスのフライトタイムの異なるアド
    レスのフライトタイムの最大値を測定し、レジスタの状
    態として保持する最大値測定手段と、 一連のデータアクセスの際に、上記最大値測定手段で測
    定され、保持されたレジスタの状態に基づいて、データ
    出力開始のクロックを上記フライトタイムの最大値に相
    当する時間だけ遅延して、データ取り込みを行うタイミ
    ング信号を発生するタイミング信号発生手段とを備えて
    いることを特徴とする半導体メモリシステム。
  2. 【請求項２】 前記メモリが、複数のメモリチップを有
    するメモリモジュールであることを特徴とする請求項１
    に記載の半導体メモリシステム。
  3. 【請求項３】 前記最大値測定手段は、一連のアクセス
    の際にも、その都度フライトタイムを測定し、フライト
    タイムの最大値に応じてレジスタの状態が更新されるよ
    うに構成されていることを特徴とする請求項１又は２に
    記載の半導体メモリシステム。
  4. 【請求項４】 前記最大値測定手段は、前記メモリがデ
    ータ出力と同期して出力する制御信号を用いて前記フラ
    イトタイムの最大値を測定することを特徴とする請求項
    １ないし３のいずれか１つに記載の半導体メモリシステ
    ム。
  5. 【請求項５】 メモリ及びこのメモリを制御するコント
    ローラとを有し、上記コントローラはシステムクロック
    に同期して上記メモリにアクセスし、あるアドレスから
    データを読み出してコントローラに取り込み、あるアド
    レスへのデータのアクセスにおいてデータ出力開始のク
    ロックからそのアドレスのデータが取り込み可能になる
    までの時間であるフライトタイムがアドレスのグループ
    によって異なる半導体メモリシステムにおいて、 上記コントローラは、 上記メモリに保持されたデータの一連のアクセスを始め
    る前に、一連のアクセスの各グループ毎のフライトタイ
    ムの異なるアドレスのフライトタイムそれぞれの最大値
    を測定し、レジスタの状態として保持する複数の最大値
    測定手段と、 一連のデータアクセスの際に、アクセスするグループに
    応じて対応する上記複数の最大値測定手段で測定され、
    保持されたレジスタの状態に基づいて、データ出力開始
    のクロックを上記フライトタイムの最大値に相当する時
    間だけ遅延して、データ取り込みを行うタイミング信号
    を発生する複数のタイミング信号発生手段を備えている
    ことを特徴とする半導体メモリシステム。
  6. 【請求項６】 前記メモリが、複数のメモリチップを有
    するメモリモジュールであることを特徴とする請求項５
    に記載の半導体メモリシステム。
  7. 【請求項７】 前記複数の各最大値測定手段は、一連の
    アクセスの際にも、そのアクセスのグループ毎のフライ
    トタイムを測定し、グループ毎のフライトタイムの最大
    値に応じて各レジスタの状態が更新されるように構成さ
    れていることを特徴とする請求項５又は６に記載の半導
    体メモリシステム。
  8. 【請求項８】 前記モジュール間でアクセスが切り替わ
    るときに、モジュール間のフライトタイムの時間差をク
    ロックサイクルタイムで割った値を越えない最大の整数
    に１を加えたサイクルの間、データ出力を全てのモジュ
    ールで行わないように制御する制御手段をさらに具備し
    たことを特徴とする請求項６に記載の半導体メモリシス
    テム。
  9. 【請求項９】 前記最大値測定手段は、クロックを伝達
    する第１の遅延線と、クロックが上記第１の遅延線を通
    過した状態をその部分の遅延線の出力に応じて記憶する
    レジスタ部とを有し、 前記タイミング信号発生手段は、上記クロックが供給さ
    れ、遅延時間が上記レジスタ部の記憶内容に応じて設定
    される第２の遅延線を有することを特徴とする請求項１
    ないし８のいずれか１つに記載の半導体メモリシステ
    ム。
  10. 【請求項１０】 メモリと、 上記メモリに保持されたデータの一連のアクセスを始め
    る前に、第１のクロックを上記メモリに出力するクロッ
    ク出力手段と、 上記第１のクロックを遅延し、上記第１のクロックを受
    けた上記メモリからのデータ読み出しに同期して上記メ
    モリから出力される第２のクロックを受けた後にリセッ
    トされる第１の遅延手段と、 上記第１の遅延手段のリセット直前の遅延状態を記憶す
    る記憶手段と、 上記第１のクロックが供給され、遅延時間が上記記憶手
    段の記憶内容に応じて設定される第２の遅延線とを具備
    したことを特徴とする半導体メモリシステム。
  11. 【請求項１１】 前記クロック出力手段は、一連のアク
    セスの際にも、前記第１のクロックを前記メモリに出力
    するように構成されていることを特徴とする請求項１０
    に記載の半導体メモリシステム。
  12. 【請求項１２】 前記メモリからの読み出しデータを前
    記第２の遅延線の出力に同期して取り込むデータ取り込
    み手段をさらに具備したことを特徴とする請求項１０に
    記載の半導体メモリシステム。
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