JP2008500668A - 多重メモリアクセスレイテンシ時間をサポートするコンピュータメモリシステムにおける性能を改善するためのシステムおよび方法 - Google Patents
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Abstract
Description
開示される実施形態は、一般的にはコンピュータメモリシステムおよび方法に関し、特に多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおける性能の改善に関する。
コンピュータシステムが発展し続けるにつれて、メモリシステムが、全体的なシステム性能の制限要因になっている。メモリ帯域幅の重要性が増加し続ける一方で、メモリレイテンシ時間が、システム性能においてやはり重要な役割を果たしている。たとえば、より高い信号速度では、メモリ装置の多数のランク間の伝搬遅延は、一クロックサイクルを超えて、潜在的に、メモリ装置の異なるランク間の様々なアクセスレイテンシ時間に帰着する可能性がある。ダイレクト・ランバス・ダイナミックランダムアクセスメモリ(RDRAM)を用いるメモリシステムは、かかるシステムの一例である。ダブルデータレート(DDR)およびDDR−IIなどの他のメモリタイプは、DRAMの異なるランク(たとえば異なるメモリモジュール)が、異なるアクセスレイテンシ時間を有することを潜在的に可能にする信号トポロジおよび相互接続トポロジを用いる。
概要
以下でより詳細に説明するように、メモリシステムにおけるメモリ装置へのアクセスを制御する方法において、メモリシステムのメモリ装置は、第1のレイテンシ時間グループおよび第2のレイテンシ時間グループを含むレイテンシ時間グループに割り当てられる。第1のレイテンシ時間グループは、第2のレイテンシ時間グループより短いレイテンシ時間を有する。さらに、メモリアドレス空間の第1および第2の部分は識別され、アドレス空間の第1の部分は、第1のレイテンシ時間グループに割り当てられた少なくとも1つのメモリ装置にマップされ、一方で、アドレス空間の第2の部分は、第2のレイテンシ時間グループに割り当てられた少なくとも1つのメモリ装置にマップされる。アドレス空間の第1の部分に、アドレス空間の第2の部分より短いアクセスレイテンシ時間を提供することにより、結果として、メモリシステムの性能の改善をもたらすことができる。いくつかの実施形態において、3以上のレイテンシ時間グループ、およびメモリアドレス空間の3以上の部分が用いられる。
図1は、グローバルレベライゼーションを用いるメモリシステム100のブロック図である。メモリシステム100には、多数のパラレル伝送線路(以下では「チャネル」とも呼ぶ)を介して直列に接続された1つまたは複数のメモリ装置104−1、...、104−Nに結合されたメモリコントローラ102が含まれる。いくつかの実施形態において、パラレル伝送線路には、データバス、要求バス、基準電圧(VRef)線路、マスタへのクロック(clock to master)(CTM)線路、マスタからのクロック(clock from master)(CFM)線路およびシリアル(SOut)バスが含まれる。他の実施形態において、バスまたは伝送線路の追加または他の構成を用いてもよい。メモリ装置104(たとえばDRAM、RDRAM)は、別個のメモリチップまたはメモリモジュール112(たとえばSIMM、DIMM、RIMM、C−RIMM)の一部とすることができる。図1Aは、RDRAMと共に典型的に用いられるメモリシステムアーキテクチャを示すが、開示される技術が、多重アクセスレイテンシ時間を伴う任意のメモリシステムアーキテクチャ(たとえばDDR、DDR−II等)に適用可能であることに留意されたい。
図2Aは、領域ベースのグループレベライゼーションを用いるメモリシステム200のブロック図である。メモリシステム200は、メモリアドレスがメモリ装置104にマップされる方法を除いて、メモリシステム100と同様である。さらに、システム200では、プログラマブル遅延装置110は、各レイテンシ時間グループにおけるメモリ装置が共通のアクセスレイテンシ時間を有するように、構成されているが、しかし、各レイテンシ時間グループは、別個のアクセスレイテンシ時間を有し、メモリコントローラ202に最も近いレイテンシ時間グループにおける装置が、メモリコントローラ202から最も遠いレイテンシ時間グループにおける装置より短いアクセスレイテンシ時間を有する。
L1<LG <L2 (1)
が満たされる場合には、グループレベライゼーションを用いることにより、レイテンシ時間LGを有するグローバルレベライゼーションと比較して、潜在的な性能の改善が得られる。
Claims (37)
- メモリシステムにおけるメモリ装置へのアクセスを制御する方法であって、
前記メモリシステムにおけるメモリ装置を、第1のレイテンシ時間グループおよび第2のレイテンシ時間グループを含むレイテンシ時間グループに割り当てるステップであって、前記第1のレイテンシ時間グループが、前記第2のレイテンシ時間グループより短いレイテンシ時間を有するステップと、
メモリアドレス空間の少なくとも第1および第2の部分を識別するステップと、
前記アドレス空間の前記第1の部分を、前記第1のレイテンシ時間グループに割り当てられた少なくとも1つのメモリ装置にマップするステップと、
前記アドレス空間の前記第2の部分を、前記第2のレイテンシ時間グループに割り当てられた少なくとも1つのメモリ装置にマップするステップと、
を含む方法。 - 前記マッピングが、前記アドレス空間の前記第1の部分に、前記アドレス空間の前記第2の部分より短いレイテンシ時間を提供し、それにより、結果としてシステム性能の改善をもたらす、請求項1に記載の方法。
- 前記識別が、前記メモリアドレス空間の様々な部分へのアクセスの頻度に基づいており、前記アドレス空間の前記第1の部分が、前記アドレス空間の前記第2の部分より頻繁にアクセスされる、請求項1に記載の方法。
- メモリ装置識別子を含むメモリアクセス要求を受信するステップと、
前記識別子に基づいて、前記メモリ装置のレイテンシ時間グループを決定するステップと、
前記メモリ装置の前記レイテンシ時間グループに基づいて、タイミング制御信号を生成するステップと、
をさらに含む、請求項1に記載の方法。 - 前記メモリ装置の前記レイテンシ時間グループを決定するステップが、
前記レイテンシ時間グループを、前のメモリ要求に関連するレイテンシ時間グループと比較するステップと、
前記比較に基づいて、タイミング制御信号を生成するステップと、
をさらに含む、請求項4に記載の方法。 - 前記第1および第2のレイテンシ時間グループの前記レイテンシ時間が、前記第1および第2のレイテンシ時間グループに割り当てられたメモリ装置ならびにメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項1に記載の方法。
- 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおいて用いるように構成されたメモリ装置であって、
メモリアレイと、
前記メモリアレイに結合され、かつ遅延値を受信するためにメモリシステムに結合されるように構成されたコマンドインターフェースであって、前記遅延値が、複数のレイテンシ時間グループにおけるそれぞれのレイテンシ時間グループに関連するコマンドインターフェースと、
前記コマンドインターフェースおよび出力データパスに結合された遅延装置であって、前記メモリアレイから検索されかつ前記出力データパスで伝送されるデータを、前記遅延値によって決定された遅延期間、遅延させるように構成された遅延装置と、
を含むメモリ装置。 - 各レイテンシ時間グループが、異なる遅延値に関連している、請求項7に記載のメモリ装置。
- 少なくとも1つのレイテンシ時間グループに関連する少なくとも1つの遅延値が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項8に記載のメモリ装置。
- 前記それぞれのレイテンシ時間グループに関連する前記遅延値が、前記グループにおける最大アクセスレイテンシ時間に基づく、請求項7に記載のメモリ装置。
- 前記メモリ装置がメモリモジュールに含まれ、前記メモリモジュールが、前記それぞれのレイテンシ時間グループに割り当てられる、請求項7に記載のメモリ装置。
- 前記メモリモジュールが、バッファを介して前記メモリコントローラに結合される、請求項11に記載のメモリ装置。
- 前記遅延装置がシフトレジスタを含む、請求項7に記載のメモリ装置。
- 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおけるメモリ装置へのアクセスを制御する方法であって、
メモリアクセス要求を復号してメモリ装置識別子を提供するステップと、
前記メモリ装置識別子に関連するレイテンシ時間グループを識別するステップであって、前記レイテンシ時間グループが、前記メモリシステムにおける複数のレイテンシ時間グループの1つであるステップと、
前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するステップと、
前記比較の結果に応じてタイミング制御信号を生成するステップと、
を含む方法。 - タイミング制御信号を生成するステップが、
前記識別されたレイテンシ時間グループおよび前記前のメモリアクセス要求に関連する前記レイテンシ時間グループに対応する最小時間差が、前記メモリアクセス要求と前記前のメモリアクセス要求との間の時間差より大きいかどうかを決定するステップと、
前記決定が正である場合には、バス衝突を回避するのに十分な時間、前記メモリアクセス要求のためのメモリアクセスコマンドの発行を遅延させるステップと、
をさらに含む、請求項14に記載の方法。 - メモリアクセスコマンドの発行を遅延させるステップが、
前記メモリアクセスコマンドを発行する前に、少なくとも1つのノーオペレーションコマンドを発行するステップをさらに含む、請求項15に記載の方法。 - 前記タイミング制御信号が、前記メモリアクセス要求に関連するメモリアクセスコマンドの伝送を遅延させるために用いられる、請求項14に記載の方法。
- 多重アクセスレイテンシ時間をサポートするコンピュータシステムで用いるためのコンピュータプログラムプロダクトであって、前記コンピュータプログラムプロダクトが、コンピュータ可読記憶媒体およびそこに埋め込まれたコンピュータプログラム機構を含み、前記コンピュータプログラム機構が、
メモリアクセス要求を復号してメモリ装置識別子を提供するステップと、
前記メモリ装置識別子に関連するレイテンシ時間グループを識別するステップであって、前記識別されたレイテンシ時間グループが、前記コンピュータシステムのメモリシステムにおける複数のレイテンシ時間グループの1つであるステップと、
前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するステップと、
前記比較の結果に応じてタイミング制御信号を生成するステップと、
を含むコンピュータプログラムプロダクト。 - 前記レイテンシ時間グループが、前記メモリ装置識別子を用いてルックアップ表にアクセスすることによって識別される、請求項18に記載のコンピュータプログラムプロダクト。
- 各レイテンシ時間グループが、異なるメモリアクセスレイテンシ時間に関連する、請求項18に記載のコンピュータプログラムプロダクト。
- 少なくとも1つのレイテンシ時間グループに関連する少なくとも1つのメモリアクセスレイテンシ時間が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項20に記載のコンピュータプログラムプロダクト。
- 前記識別されたレイテンシ時間グループに関連する前記メモリアクセスレイテンシ時間が、前記識別されたレイテンシ時間グループにおける最大アクセスレイテンシ時間に基づく、請求項20に記載のコンピュータプログラムプロダクト。
- 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおけるメモリ装置へのアクセスを制御するためのシステムであって、
プロセッサに結合されるように構成され、かつ命令を含むコンピュータプログラムプロダクトを含むメモリであって、前記命令が、前記プロセッサによって実行されたときに、
メモリアクセス要求を復号してメモリ装置識別子を提供するステップと、
前記メモリ装置識別子に関連するレイテンシ時間グループを識別するステップであって、前記識別されたレイテンシ時間グループが、前記システムのメモリシステムにおける複数のレイテンシ時間グループの1つであるステップと、
前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するステップと、
前記比較の結果に応じてタイミング制御信号を生成するステップと、
の動作を前記プロセッサに実行させるメモリを含むシステム。 - 前記レイテンシ時間グループが、前記メモリ装置識別子を用いてルックアップ表にアクセスすることによって識別される、請求項23に記載のシステム。
- 前記レイテンシ時間グループが、多くのレイテンシ時間グループから選択され、各レイテンシ時間グループが、異なるメモリアクセスレイテンシ時間に関連している、請求項23に記載のシステム。
- 少なくとも1つのレイテンシ時間グループに関連する少なくとも1つのメモリアクセスレイテンシ時間が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項25に記載のシステム。
- 前記識別されたレイテンシ時間グループに関連する前記メモリアクセスレイテンシ時間が、前記識別されたレイテンシ時間グループにおける最大アクセスレイテンシ時間に基づく、請求項25に記載のシステム。
- 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおけるメモリ装置へのアクセスを制御するためのシステムであって、
メモリアクセス要求を復号してメモリ装置識別子を提供するための手段と、
前記メモリ装置識別子に関連するレイテンシ時間グループを識別するための手段であって、前記識別されたレイテンシ時間グループが、前記システムのメモリシステムにおける複数のレイテンシ時間グループの1つである手段と、
前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するための手段と、
前記比較の結果に応じてタイミング制御信号を生成するための手段と、
を含むシステム。 - 各レイテンシ時間グループが、異なるメモリアクセスレイテンシ時間に関連している、請求項28に記載のシステム。
- 少なくとも1つのレイテンシ時間グループに関連する少なくとも1つのメモリアクセスレイテンシ時間が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項29に記載のシステム。
- メモリコントローラと、
前記メモリコントローラに結合された第1のメモリモジュールであって、前記第1のメモリモジュールが、第1のバッファおよび前記第1のバッファに結合された第1のメモリ装置を含み、前記第1のバッファが、第1の割り当てられたアクセスレイテンシ時間を有する第1のメモリモジュールと、
前記メモリコントローラに結合された第2のメモリモジュールであって、前記第2のメモリモジュールが、第2のバッファおよび前記第2のバッファに結合された第2のメモリ装置を含み、前記第2のバッファが、第2の割り当てられたアクセスレイテンシ時間を有する第2のメモリモジュールと、
を含むシステム。 - 前記第1のメモリモジュールが、前記第2のメモリモジュールと直列に配置されている、請求項31に記載のシステム。
- 前記第1の割り当てられたアクセスレイテンシ時間が、読み出し要求が前記コントローラから前記第1のバッファに送出される時間から、読み出し完了データが前記第1のバッファから前記コントローラへ送られ、前記コントローラによってサンプリングされる時間までを含む、請求項31に記載のシステム。
- 前記第2の割り当てられたアクセスレイテンシ時間が、読み出し要求が前記コントローラから前記第2のバッファに送出される時間から、読み出し完了データが前記第2のバッファから前記コントローラへ送られ、前記コントローラによってサンプリングされる時間までを含む、請求項31に記載のシステム。
- 第1の関連するレイテンシ時間を有する第1のメモリ装置と、
第2の関連するレイテンシ時間を有する第2のメモリ装置と、
前記第1および第2のメモリ装置に結合されたバッファであって、前記メモリ装置とメモリコントローラとの間に置かれるバッファと、
を含むメモリモジュール。 - メモリコントローラと、
第1のメモリモジュールであって、
前記メモリコントローラに結合されたバッファと、
前記バッファに結合された第1のメモリ装置と、
前記バッファに結合された第2のメモリ装置と、
を含む第1のメモリモジュールと、
を含むシステムであって、
前記第1のメモリ装置が、第1の関連するレイテンシ時間を有し、前記第2のメモリ装置が、第2の関連するレイテンシ時間を有するシステム。 - 第1および第2のメモリモジュールに配置されたメモリ装置にアクセスする方法であって、
第1のアクセスレイテンシ時間を前記第1のメモリモジュールに割り当てるステップであって、前記第1のメモリモジュールが、第1のバッファおよび前記第1のバッファに結合された第1のメモリ装置を含むステップと、
第2のアクセスレイテンシ時間を前記第2のメモリモジュールに割り当てるステップであって、前記第2のメモリモジュールが、第2のバッファおよび前記第2のバッファに結合された第2のメモリ装置を含むステップと、
を含む方法。
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