JP2001290697A - 情報処理システム - Google Patents

情報処理システム

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JP2001290697A
JP2001290697A JP2000105201A JP2000105201A JP2001290697A JP 2001290697 A JP2001290697 A JP 2001290697A JP 2000105201 A JP2000105201 A JP 2000105201A JP 2000105201 A JP2000105201 A JP 2000105201A JP 2001290697 A JP2001290697 A JP 2001290697A
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timing
processing system
control
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Hiroo Fujiwara
啓雄 藤原
Kimiko Minoda
紀美子 箕田
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Hitachi Ltd
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Hitachi Ltd
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    • G—PHYSICS
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    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Abstract

(57)【要約】 【課題】 メモリ素子の実装位置、環境変化、経年変化
等によるメモリ素子の実力変化を自己検出して、システ
ムを停止させることなく、安定してメモリ素子を最高の
性能で動作させることを可能とした情報処理システム。 【解決手段】 メモリ装置３に搭載されたメモリ素子毎
に最適なメモリアクセスを実現するために、メモリ制御
装置２内に、各素子に対応する動作タイミングを格納し
たメモリタイミングテーブル２２が設けられる。タイミ
ングテーブル２２は、メモリ動作を監視する装置からの
指示によって更新される。テーブル更新後の処理要求以
降適用される。メモリ動作を監視する手段としては、メ
モリ素子周辺に配置された環境センサ３１や、メモリア
クセス毎に発生するエラー情報の累積するカウンタ２５
等が用いられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
にに係り、特に、搭載されるメモリ素子の能力に応じた
メモリの制御を行うことを可能にしたメモリ制御装置を
備える情報処理システムに関する。
【０００２】
【従来の技術】一般に、情報処理システムは、その記憶
装置を構成する憶素子として、ＤＲＡＭ（Dynamic Rand
om Access Memory）素子、ＳＲＡＭ(Static Random Acc
ess Memory）素子等を使用している。また、近年、クロ
ック信号に同期して動作するＳＤＲＡＭ（Synchronous
DRAM）、ＳＳＲＡＭ（Synchronous SRAM）も広く使用さ
れている。メモリ素子は、数年で素子の改良が進み、ア
クセス速度や、メモリ容量が改善されており、これと同
時に価格も変動してくる。情報処理システム等のシステ
ムの設計を行う場合、長い製品寿命を維持するため、シ
ステムは、将来の素子にも対応できるよう設計されてい
る必要がある。このため、通常、記憶装置を備える情報
処理システムは、複数の素子に対応するため、メモリ制
御装置内に動作タイミングを決めるレジスタを持ち、こ
のレジスタに素子の種類、動作速度に応じた動作タイミ
ング値を設定することにより、これに従った制御信号を
出力するように構成されており、また、メモリ容量の拡
張に備えて、アドレス信号も余分に用意されて構成され
ている。
【０００３】近年、情報処理システムは、大容量メモリ
を備えることが益々要求されるようになってきており、
このため、できるだけ最新の大容量高速なメモリを使用
すると共に、できるだけ多くのメモリを実装することが
必要になっている。ところが、大容量メモリを備える情
報処理システムは、大規模なメモリ装置を実現するた
め、実装するメモリ素子を増加させることにより、装置
上での空間的な広がりや、素子毎のばらつきが多くな
り、素子の実力性能を発揮することができなくなってき
ている。このため、多くのメモリ素子を搭載した情報処
理システムは、最も悪条件のメモリ素子に合わせた実装
及び制御を行う必要があり、性能と実装容量とのバラン
スを考慮する必要があった。
【０００４】また、大量のメモリ素子を搭載した情報処
理システムは、メモリ素子の故障も問題になる。メモリ
素子の故障は、α線障害のような完全なインタミッテン
トな障害と完全に壊れたソリッド障害とに分けることが
できる。しかし、素子故障の中には、ある動作タイミン
グ動作環境で動いた場合で、特定のパラメータにタイミ
ングマージンの不足から生じるものも少なくない。従
来、このようなメモリ素子も、特別に意識されず、障害
が繰り返して発生すれば、ソリッド障害として扱われて
いた。
【０００５】また、大量のメモリ素子を搭載した高性能
の情報処理システムは、電力消費が大きくなるため、メ
モリ装置を動作をさせていない場合、メモリの動作を休
止させるスリープモード等が用意されている。
【０００６】
【発明が解決しようとする課題】前述したように、大規
模なメモリ素子が搭載される情報処理システムは、実装
メモリ容量と性能と信頼性とを確保するため、よりきめ
細かな素子性能管理が必要となるが、従来、このような
点が配慮されていなかった。すなわち、大規模なメモリ
素子が搭載される情報処理システムは、実装するメモリ
素子の増加により、メモリ素子の装置上での空間的な広
がりが増し、各メモリ素子ごとの転送タイミングのばら
つきや、装置の設置された場所の温度等の環境によっ
て、メモリ素子の実力のばらつきが増加し、また、経年
変化等で、メモリ素子の実力が劣化するが、これらに対
応したきめ細かなメモリ素子の管理が行われておらず、
メモリ素子の能力を充分に利用していないという問題点
を有している。
【０００７】本発明の目的は、メモリ素子の実力のばら
つき、素子の実装位置、一時的な環境変化、経年変化等
のメモリ素子の実力の変化を自己検出し、システムを停
止させることなく、安定してメモリ素子を最高性能で動
作させることができるメモリ制御装置を備えた情報処理
システム提供することにある。
【０００８】また、本発明の目的は、特定の動作タイミ
ングのみに対して劣化したメモリ素子の動作タイミング
を変更し、システムを停止させることなく安定な動作を
継続させることを可能にし、さらに、プログラムの制御
の下で、省電力のために一時的にメモリ素子の動作性能
を低下させること可能にしたメモリ制御装置を備えた情
報処理システム提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば前記目的
は、メモリ装置とメモリ制御装置とを備えて構成される
情報処理システムにおいて、前記メモリ制御装置が、変
更可能なメモリ制御タイミング情報を格納する格納手段
と、前記メモリ装置の動作状態を監視する監視手段と、
前記メモリ制御タイミング情報格納手段からメモリ制御
タイミング情報を取り込むレジスタと、前記レジスタ内
のメモリ制御タイミング情報に基づいてメモリ装置のア
クセスを制御すると共に、前記監視手段からの情報によ
り前記メモリ制御タイミング情報格納手段内の格納情報
を変更する制御手段とを備えて構成されることにより達
成される。
【００１０】また、前記目的は、前記メモリ装置が、動
作の異なる複数のメモリ素子群が混在して搭載されて構
成され、前記メモリ制御タイミング情報を格納する格納
手段が、個々のメモリ素子群対応のメモリ制御タイミン
グ情報を格納していることにより、また、前記メモリ装
置が、温度、電流を監視する環境センサを備え、前記制
御手段が、環境センサからのメモリ装置周辺の温度の上
昇、電流値が基準を越えたことの報告により、前記格納
手段内の格納情報を、メモリ装置への動作タイミングが
遅くなるように更新することにより達成される。
【００１１】また、前記目的は、前記メモリ制御装置
が、メモリ障害検出回路を備え、前記制御手段が、特定
メモリ素子群に障害が発生したことが前記回路により検
出された場合、前記格納手段内のそのメモリ素子群に対
応する格納情報を、メモリ装置への動作タイミングが遅
くなるように更新することにより達成される。
【００１２】さらに、前記目的は、前記メモリ制御装置
が、メモリ障害検出回路を備え、前記制御手段が、特定
メモリ素子群に障害が発生したことが前記回路により検
出され、かつ、その障害が特定動作における性能劣化で
あった場合、前記格納手段内のそのメモリ素子群に対応
する格納情報を、前記特定動作時にメモリ装置への動作
タイミングが遅くなるように更新することにより達成さ
れる。
【００１３】
【発明の実施の形態】以下、本発明による情報処理シス
テムの一実施形態を図面により詳細に説明する。
【００１４】図１は本発明の一実施形態による情報処理
システムの構成を示すブロック図、図２はメモリ装置を
構成するメモリ群の実装構造を説明する図、図３はメモ
リタイミングテーブルの構成例を説明する図である。図
１〜図３において、１は命令処理プロセッサ、２はメモ
リコントローラ、３はメモリ装置、２１はリクエスト発
行制御回路、２２はメモリタイミングテーブル、２３は
メモリ制御タイミング生成回路、２４はメモリ制御タイ
ミングレジスタ、２５はメモリ障害累積カウンタ、３１
は環境センサ、３２はメモリ群である。
【００１５】本発明の一実施形態による情報処理システ
ムは、図１に示すように、命令処理を実行する命令処理
プロセッサ１と、メモリ制御を行うメモリ制御装置であ
るメモリコントローラ２と、メモリ装置３とにより構成
される。また、メモリコントローラ２は、リクエスト発
行を制御すると共に、メモリ障害累積カウンタ２５、環
境センサ３１からの報告に基づいてメモリ制御タイミン
グを変更してメモリタイミングテーブル２２の内容を更
新するリクエスト発行制御回路２１と、メモリ参照タイ
ミングを登録したメモリタイミングテーブル２２と、Ｓ
ＤＲＡＭ等のメモリを制御する信号を生成するメモリ制
御タイミング生成回路２３と、メモリ制御タイミングを
生成するときに参照するメモリ制御タイミングレジスタ
２４と、メモリエラーの情報を累積するメモリ障害累積
カウンタ２５を備えて構成されている。メモリ装置３
は、ＤＲＡＭ等のメモリ群３２と、メモリ周辺の温度、
メモリの電流量を監視する温度／電流センサである環境
センサ３１とを備えて構成されている。
【００１６】メモリ群３２は、メモリの種類、動作速度
の異なるメモリ素子により構成されていてよく、例え
ば、図２に示すように、速度の異なるメモリ素子群が、
それぞれ異なる実装位置に実装されて構成される。図２
に示す例では、高速なメモリ素子群がメモリコントロー
ラ２に最も近い実装位置Ａに、中速のメモリ素子群が次
にメモリコントローラ２に近い実装位置Ｂに、また、低
速の２つのメモリ素子群がメモリコントローラ２から最
も遠い実装位置Ｃ、Ｄに実装されている。なお、図２に
示す例は、メモリ素子を４つのメモリ素子群に分けて、
４つの実装位置に実装するとしているが、メモリ素子の
分割数、実装位置の数は任意である。
【００１７】図１において、メモリ障害累積カウンタ２
５は、複数の累積カウンタを備えて構成され、メモリ装
置３からの障害情報を受けて、その障害をカウントアッ
プする際、障害発生時の状況と障害となったメモリ素子
群との組毎に障害のカウントを行う。このため、図示し
ていないが、メモリコントローラ２内には、メモリ装置
３からの障害情報について障害発生時の状況、例えば、
どのようなコマンドの並びであるかを識別し、また、ど
のメモリ素子群で障害が発生したかを識別する障害識別
回路が設けられている。
【００１８】前述したように構成される本発明の実施形
態による情報処理システムにおいて、通常のメモリ参照
リクエストは、命令処理プロセッサ１からメモリコント
ローラ２内のリクエスト発行制御回路２１に対して発行
される。メモリ参照リクエストを受け取ったリクエスト
発行制御回路２１は、目的のメモリが他のリクエストに
よって参照されていたり、リフレッシュなどの実行中で
ないかをチェックし、起動可能であれば、メモリ制御タ
イミング生成回路２３に対してメモリの起動を要求す
る。メモリ制御タイミング生成回路２３は、メモリ制御
タイミングレジスタ２４に設定されたパラメータに基づ
いて、メモリ装置３を構成するＳＤＲＡＭ等によるメモ
リ素子に制御信号を出力する。
【００１９】メモリ制御タイミングレジスタ２４に含ま
れるタイミング情報は、リクエスト発行制御回路２１か
らの指示により、メモリタイミングテーブル２２から取
り出してメモリ制御タイミングレジスタ２４にセットさ
れるものである。あるいは、メモリ装置３へのアクセス
の都度、そのアクセスに対応したタイミング情報をメモ
リタイミングテーブル２２から取り出してメモリ制御タ
イミングレジスタ２４にセットするものであってもよ
い。そして、このタイミング情報は、メモリ装置３に実
装されるメモリ素子がＳＤＲＡＭである場合、ＳＤＲＡ
Ｍをコントロールするクロック信号の周期（ＣＬＫ）、
ＳＤＲＡＭをＡＣＴＩＶＡＴＥさせると共にローアドレ
スを送出するコマンドの発行からカラムアドレスを送出
するまでの時間（ＲＣＤ）、カラムアドレスを受け取っ
てからデータをＳＤＲＡＭから出力するまでの時間（Ｃ
Ｌ）、ＳＤＲＡＭから出力されたデータがメモリ素子が
実装された基板等を渡って制御装置に取り込まれるまで
の時間（ＦＴ）等のパラメータによるタイミング情報で
ある。
【００２０】これらのパラメータは、メモリ素子の種類
によって異なり、また、メモリ素子が例えばＳＤＲＡＭ
の場合であっても、メーカや実装形態によって異なる。
これらのパラメータは、メモリ装置３に実装されるメモ
リ素子の実力の変化をメモリコントローラ２が検出し
て、メモリコントローラ２自身が、あるいは、メモリ素
子の実力の変化を命令処理プロセッサ１に報告して、命
令処理プロセッサ１がメモリタイミングテーブル２２の
内容を書き替えることにより変更される。
【００２１】前述したようなメモリタイミングのパラメ
ータの変更は、以下に説明するような要因により発生す
る。以下、メモリ制御タイミングを変更する要因につい
て説明する。
【００２２】メモリ初期化 メモリ装置３内のメモリ群３２に、図２に示すような、
動作速度が異なる等の仕様の異なるメモリ素子群を最初
から混在して搭載させた場合、メモリ素子群に応じたパ
ラメータを設定しておく必要がある。このパラメータの
設定は、システムの立ち上げ時に、メモリタイミングテ
ーブル２２を初期化することにより行われる。
【００２３】メモリ障害による性能の自動低下 メモリ障害が特定のメモリ素子で多発したことがメモリ
障害累積カウンタ２５で検出された場合、メモリアクセ
スタイミングの変更を行うことによりこれを救済するた
めの要求であり、メモリ障害の発生する素子の中には、
タイミングの変更で動作を継続できる素子も存在するた
め、このようなメモリ素子を救済するための要求であ
る。この要求は、メモリコントローラ２内に内蔵したメ
モリ障害累積カウンタ２５のカウント値が、予め決めら
れているしきい値を越えた場合に、メモリ障害累積カウ
ンタ２５がリクエスト発行制御回路２１に報告すること
により発生する。
【００２４】温度異常による障害発生の防止 メモリ周辺で、温度等の環境変化が起こった場合、素子
の特性が劣化し、障害を発生させる可能性がある。この
場合の要求は、このような場合に、メモリの動作タイミ
ングを緩和して環境の回復を待つことができるようにす
る要求である。この要求は、メモリ装置３上に設けた環
境センサ３１がリクエスト発行制御回路２１に報告する
ことにより発生する。
【００２５】省電力モードによる動作 情報処理システムが待機状態にあり動作頻度が低下して
いる場合に、メモリ動作タイミングを緩和、すなわち、
動作クロックの周期を長くし、省電力化を図るようにす
る要求であり、この要求は、命令処理プロセッサから、
リクエスト発行制御回路２１に対して行われる。
【００２６】前述したようなメモリタイミング変更要求
を受けたリクエスト発行制御回路２１は、メモリタイミ
ングテーブル２２の更新を行う。この更新は、予め決め
られた更新規則、例えば、すでに設定されているパラメ
ータ値を数％増分する等として実行される。
【００２７】このメモリタイミングテーブル２２の更新
は、すでに説明したように、メモリ制御タイミングレジ
スタ２４に反映される。このメモリ制御タイミングレジ
スタ２４へのメモリタイミングテーブル２２の更新の反
映は、リクエスト発行制御回路２１の制御の下で実行さ
れる。
【００２８】すなわち、リクエスト発行制御回路２１
は、メモリ制御タイミング生成回路２３が、メモリ制御
タイミングレジスタ２４を参照していない状態であるこ
とを確認し、メモリ制御タイミングレジスタ２４に対し
てメモリタイミングテーブル２２からの更新許可を発行
する。更新許可をうけたメモリ制御タイミングレジスタ
２４は、メモリタイミングテーブル２２からのデータを
受け取り、次のリクエスト以降のメモリ参照に新しいタ
イミングパラメータを適用する。
【００２９】メモリタイミングテーブル２２は、図３に
示す例のように構成されている。図３に示す例は、図２
により説明した４つの実装位置Ａ〜Ｄに設けられる速度
の異なるそれぞれのＳＤＲＡＭ対してメモリタイミング
パラメータを登録している例である。パラメータは、メ
モリ制御タイミングレジスタ２４に含まれるタイミング
情報と同一であり、ＳＤＲＡＭクロック周期（ＣＬ
Ｋ）、ＳＤＲＡＭをＡＣＴＩＶＡＴＥさせると共にロー
アドレスを送出するコマンドからカラムアドレスを送出
するまでの時間（ＲＣＤ）、カラムアドレスを受け取っ
てからデータがＳＤＲＡＭから出力されるまでの時間
（ＣＬ）、ＲＡＭから出力されたデータが実装された基
板等を渡って制御装置に取り込まれるまでの時間（Ｆ
Ｔ）である。
【００３０】図３に示す例は、図２に示したメモリ素子
群の実装構造に対応させた簡単な構造のものであるが、
実際には、例えば、障害発生の多いコマンドの並び、そ
の際のメモリ素子群、メモリ素子の種類等の組毎にメモ
リタイミングパラメータがメモリタイミングテーブル２
２に設定される。
【００３１】さて、メモリコントローラ２に命令処理プ
ロセッサ１からメモリ参照リクエストが発行されると、
このリクエストは、リクエスト発行制御回路２１で受け
付けられる。リクエスト発行制御回路２１は、メモリ制
御タイミング生成回路２３にメモリ装置３の起動を要求
する。メモリ制御タイミング生成回路２３は、リクエス
ト種によって、メモリ制御タイミングレジスタ２４の内
容を読み込み、最適なタイミングで、メモリ装置３に対
して制御信号を出力する。
【００３２】図４、図５はメモリ装置３に対するアクセ
ス時の動作タイミングを説明する図であり、以下、図
４、図５を参照して、図３に示すメモリタイミングテー
ブルの例に従ったメモリ制御の動作について説明する。
【００３３】図４（ａ）は、実装位置Ａのメモリ素子群
の動作タイミングを示しており、そのＣＬＫは１０ｎｓ
周期である。ＡＣＴ信号からＲＤ信号までのＲＣＤは２
０ｎｓ、ＲＤ信号からＲＡＭデータ出力までのＣＬは２
０ｎｓ、ＲＡＭデータ出力からデータ取り込みまでのＦ
Ｔは１０ｎｓである。
【００３４】図４（ｂ）は、実装位置Ｂのメモリ素子群
の動作タイミングを示しており、そのＣＬＫは１０ｎｓ
周期である。ＡＣＴ信号からＲＤ信号までのＲＣＤは２
０ｎｓ、ＲＤ信号からＲＡＭデータ出力までのＣＬは３
０ｎｓ、ＲＡＭデータ出力からデータ取り込みまでのＦ
Ｔは１０ｎｓである。
【００３５】図５（ａ）は、実装位置Ｃのメモリ素子群
の動作タイミングを示しており、そのＣＬＫは１５ｎｓ
周期である。ＡＣＴ信号からＲＤ信号までのＲＣＤは３
０ｎｓ、ＲＤ信号からＲＡＭデータ出力までのＣＬは３
０ｎｓ、ＲＡＭデータ出力からデータ取り込みまでのＦ
Ｔは１０ｎｓである。
【００３６】図５（ｂ）は、実装位置Ｄのメモリ素子群
の動作タイミングを示しており、そのＣＬＫは１５ｎｓ
周期である。ＡＣＴ信号からＲＤ信号までのＲＣＤは３
０ｎｓ、ＲＤ信号からＲＡＭデータ出力までのＣＬは４
５ｎｓ、ＲＡＭデータ出力からデータ取り込みまでのＦ
Ｔは１５ｎｓである。
【００３７】前述したように、本発明の実施形態の例に
よれば、メモリ装置に実装されるメモリ素子群の実装位
置と各メモリ素子群の動作速度とに基づいて、各メモリ
素子群を最適なタイミングで制御することができる。
【００３８】前述した本発明の実施形態は、メモリ装置
に搭載されているメモリ素子群がＳＤＲＡＭであるとし
て説明したが、本発明は、メモリ装置に搭載するメモリ
素子として、ＤＲＡＭ、ＳＲＡＭ等の仕様の異なるメモ
リ素子が混在して搭載された場合に適用することがで
き、この場合にも、メモリ装置に実装されるメモリ素子
群の実装位置と各メモリ素子群の種類とに基づいて、各
メモリ素子群を最適なタイミングで制御することができ
る。
【００３９】さらに、本発明の実施形態によれば、障害
の状況に基づいて、メモリ素子群に対するタイミングの
変更を行うことができるので、特定の条件の下でのみ発
生するような障害を回避してメモリ装置の動作を制御す
ることができる。
【００４０】
【発明の効果】以上説明したように本発明によれば、大
規模なメモリ素子を実装した情報処理システムにおい
て、メモリ素子群の実装位置や環境変化や経年変化等の
素子の実力変化を自己検出し、これにより、システムを
停止させることなく安定してメモリ素子を最高の性能で
動作させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による情報処理システムの
構成を示すブロック図である。
【図２】メモリ装置を構成するメモリ群の実装構造を説
明する図である。
【図３】メモリタイミングテーブルの構成例を説明する
図である。
【図４】メモリ装置に対するアクセス時の動作タイミン
グを説明する図である。
【図５】メモリ装置に対するアクセス時の動作タイミン
グを説明する図である。
【符号の説明】
１ 命令処理プロセッサ ２ メモリコントローラ ３ メモリ装置 ２１ リクエスト発行制御回路 ２２ メモリタイミングテーブル ２３ メモリ制御タイミング生成回路 ２４ メモリ制御タイミングレジスタ ２５ メモリ障害累積回路 ３１ 環境センサ ３２ メモリ群

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリ装置とメモリ制御装置とを備えて
    構成される情報処理システムにおいて、前記メモリ制御
    装置は、変更可能なメモリ制御タイミング情報を格納す
    る格納手段と、前記メモリ装置の動作状態を監視する監
    視手段と、前記メモリ制御タイミング情報格納手段から
    メモリ制御タイミング情報を取り込むレジスタと、前記
    レジスタ内のメモリ制御タイミング情報に基づいてメモ
    リ装置のアクセスを制御すると共に、前記監視手段から
    の情報により前記メモリ制御タイミング情報格納手段内
    の格納情報を変更する制御手段とを備えて構成されるこ
    とを特徴とする情報処理システム。
  2. 【請求項２】 前記メモリ装置は、動作の異なる複数の
    メモリ素子群が混在して搭載されて構成され、前記メモ
    リ制御タイミング情報を格納する格納手段は、個々のメ
    モリ素子群対応のメモリ制御タイミング情報を格納して
    いることを特徴とする請求項１記載の情報処理システ
    ム。
  3. 【請求項３】 前記メモリ装置は、温度、電流を監視す
    る環境センサを備え、前記制御手段は、環境センサから
    のメモリ装置周辺の温度の上昇、電流値が基準を越えた
    ことの報告により、前記格納手段内の格納情報を、メモ
    リ装置への動作タイミングが遅くなるように更新するこ
    とを特徴とする請求項１または２記載の情報処理システ
    ム。
  4. 【請求項４】 前記メモリ制御装置は、メモリ障害検出
    回路を備え、前記制御手段は、特定メモリ素子群に障害
    が発生したことが前記回路により検出された場合、前記
    格納手段内のそのメモリ素子群に対応する格納情報を、
    メモリ装置への動作タイミングが遅くなるように更新す
    ることを特徴とする請求項１または２記載の情報処理シ
    ステム。
  5. 【請求項５】 前記メモリ制御装置は、メモリ障害検出
    回路を備え、前記制御手段は、特定メモリ素子群に障害
    が発生したことが前記回路により検出され、かつ、その
    障害が特定動作における性能劣化であった場合、前記格
    納手段内のそのメモリ素子群に対応する格納情報を、前
    記特定動作時にメモリ装置への動作タイミングが遅くな
    るように更新することを特徴とする請求項１または２記
    載の情報処理システム。
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