JP2008522287A

JP2008522287A - メモリ・アクセス速度のダイナミックな制御

Info

Publication number: JP2008522287A
Application number: JP2007543466A
Authority: JP
Inventors: ウォーカー、ロバート・マイケル
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2004-11-24
Filing date: 2005-11-22
Publication date: 2008-06-26
Anticipated expiration: 2025-11-22
Also published as: EP1836583B1; EP1836583A1; US20060112250A1; JP2011238256A; CN101103344A; JP4805943B2; IL183411A0; BRPI0518265A2; KR100953257B1; US7650481B2; CN101103344B; KR20070086503A; JP5389865B2; WO2006058115A1

Abstract

【課題】メモリ・アクセス速度のダイナミックな制御
【解決手段】アクセス速度が調節されることができるメモリ・システムが開示される。本メモリ・システムは、メモリ及びメモリ・コントローラを含むことができる。メモリ・コントローラは、メモリをアクセスするために複数の制御信号を発生させるため、そして、メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために複数の制御信号間のタイミングを調節するために構成されることができる。
【選択図】図４

Description

本明細書は、一般的にメモリに係り、そしてより具体的に、メモリ・アクセス速度のダイナミックな制御に関する。

メモリ・システムは、様々な処理エンティティによって必要とされるデータを記憶するためにディジタル・システムにおいて今日広く使用されている。メモリ・システムは、一般にメモリへのアクセスを管理するメモリ・コントローラを含む。一般的なメモリは、メモリ・セルの行及び列によって形成され、各メモリ・セルがデータを記憶することができる行列構造を有する。メモリ・セルは、メモリ・コントローラに適切な行アドレス及び列アドレスを与えることによって、処理エンティティ又は別のソースによってアクセスされることができる。行アドレス及び列アドレスは、バス上で低い次数のビットを占める行アドレス及び高い次数を占める列アドレスを用いてバスを経由して送られることができる。行アドレス及び列アドレスは、“アドレス”として本明細書中では包括的に呼ばれる。

メモリ・コントローラは、アドレスからメモリに対する適切な制御信号を発生させるために使用することができる。より具体的に、メモリ・コントローラは、内部ポインタを適切な行に移動させるためにメモリに“行アクセス・ストローブ”を与えることができる。これは、メモリ中の“ページ”を開くことと一般的に考えられる。一旦、ページが開かれると、メモリ・コントローラは、選択された行の中の１つのメモリ・セルをアクセスするためにメモリに“列アクセス・ストローブ”を与えることができる。そのようにして、いずれかのメモリ動作に関係する遅延が、処理エンティティがメモリ中の開かれたページをアクセスするか開かれていないページをアクセスしようと試みるかどうかに依存することを、容易に知ることができる。処理エンティティがメモリ中の開かれていないページをアクセスしようと試みる場合に、メモリ・コントローラは、列アクセス・ストローブを与える前にポインタを移動させるために行アクセス・ストローブを与える必要がある。一方で、処理エンティティがメモリ中の開かれたページをアクセスしようと試みる場合に、メモリ・コントローラは、メモリに列アクセス・ストローブを与えることだけが必要である。

ソフトウェア・プログラムに基づくより効果的なプロセッサの出現で、メモリについてのデマンドは、増加してきてきる。その結果、高速アクセスの高性能メモリ・システムは、市場においてさらにありふれたものになってきている。これらの高性能メモリ・システムは、より低い性能のメモリ・システムよりもより多くの電力を消費する傾向がある。これは、セルラ電話機及び無線電話機、ラップトップ、個人ディジタル補助装置（ＰＤＡ：personal digital assistant）及びその他のような、バッテリー動作のデバイスにおいて重要である。これらのデバイスでは、他のアプリケーションと同様に、省電力の懸念が、メモリ・アクセス速度の低下に関してより低い性能の設計に影響することがある。これらのより低い性能の設計は、バッテリー寿命を長くする傾向があるが、多くの場合に結果として１又はそれより多くの処理エンティティがメモリをアクセスするために待たなければならなくなる。

［サマリー］
本発明の１態様では、メモリ・システムは、メモリ、及び該メモリをアクセスするために複数の制御信号を発生させるために構成されたメモリ・コントローラを含む、ここにおいて、該メモリ・コントローラは該メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために該複数の制御信号間のタイミングを調節するためにさらに構成される。

本発明の別の１つの態様では、メモリ・システムにおいてメモリをアクセスする方法は、該メモリをアクセスするために複数の制御信号を発生すること、及び該メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために該複数の制御信号間のタイミングを調節することを含む。

本発明のさらに別の１つの態様では、メモリ・システムは、メモリ、及び該メモリをアクセスするために複数の制御信号を発生させるための手段と、該メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために該複数の制御信号間のタイミングを調節するための手段とを備えるメモリ・コントローラを含む。

本発明の別の実施形態が、以下の詳細な説明から当業者に容易に明らかになるであろうことが理解され、ここにおいて、本発明の様々な実施形態は、例示として示されそして説明される。理解されるように、本発明は、他の実施形態及び異なる実施形態を受け入れることができ、そしてそのいくつかの詳細は、本発明の精神及び範囲から全てが逸脱することなく、様々な別の関係において変形できる。したがって、図面及び詳細な説明は、限定的であるとしてではなく、本質において例示として見なされるべきである。

［詳細な説明］
添付された図面とともに以下に述べられる詳細な説明は、本発明の様々な実施形態の説明として意図され、そして本発明がその中で実行されることができる実施形態だけを示すように意図されていない。詳細な説明は、本発明の完全な理解を提供する目的のために具体的な詳細を含む。しかしながら、本発明がこれらの具体的な詳細なしに実行され得ることが、当業者に明白になるであろう。ある例において、周知の構造及びコンポーネントは、本発明の概念を不明確にすることを回避するためにブロック図の形式で示される。

メモリ・システムの１つの実施形態では、アクセス速度は、メモリについての現在のデマンド（demand）のような、１又はそれより多くのパラメータに基づいてダイナミックに調節されることができる。この例では、メモリについてのデマンドが高いときにメモリへの様々な制御信号のタイミングを調節することによって、メモリ・コントローラは、アクセス速度を増加させることができる。これは、メモリ・コントローラからの行アクセス・ストローブ及び列アクセス・ストローブをできる限り早くメモリがそれらを取り扱えるように発行することによって実現されることができる。より具体的に、２つの連続する列アクセス・ストローブ間の遅延（ｔ_ＣＣＤ）は、メモリ内の開かれたページをアクセスするために必要とされる最小の時間に設定されることができ、行アクセス・ストローブと列アクセス・ストローブとの間の遅延（ｔ_ＲＣＤ）は、メモリ内の新しいページをアクセスするために必要とされる最小の時間に設定されることができ、そして２つの連続する行アクセス・ストローブ間の遅延（ｔ_ＲＲＤ）は、新しいページが開かれることができるまでページが開かれたままでいる必要がある最小の時間に設定されることができる。メモリについてのデマンドが減少すると、行アクセス・ストローブと列アクセス・ストローブとの間の遅延は、電力消費を削減させるためにダイナミックに増加されることがある。

図１は、メモリ・システムの一例を説明する概念的なブロック図である。メモリ・システム１００は、メモリ１０２を含み、それはシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）、又はいずれかの別のタイプの記憶媒体であり得る。メモリ・コントローラ１０４は、各種の処理エンティティ（図示されず）によるメモリ１０２へのアクセスを管理するために使用されることができる。メモリ・システム１００は、同様に、様々な処理エンティティとメモリ１０２との間で伝送されたデータに対する２方向バッファリングを提供するためのデータ・キュー（data queue）１０６、及びデータに関係するメモリ・アクセス・コマンドをバッファするためのコマンド・キュー（command queue）１０８を含むことができる。各コマンドは、メモリ１０２中の特定のアドレスへのリード動作要請又はライト動作要請を含むことができる。メモリ・コントローラ１０４は、メモリ１０２へ制御信号を与えることによってコマンド・キュー１０８中のコマンドを実行するために使用されることができる。制御信号は、行アクセス・ストローブ及び列アクセス・ストローブ、同様にリード／ライト・イネーブル信号を含むことができる。

図２は、メモリ・コントローラによって発生される種々の制御信号の一例を示すタイミング図である。クロック２１４は、メモリへのアクセスを同期させるために使用させることができる。最初のクロック・サイクル２０１において、メモリ・コントローラは、メモリの新しいページへのライト動作を要請しているコマンドをコマンド・キューから検索することができる。応答で、メモリ・コントローラは、メモリに行アクセス・ストローブ２１６を与える。この例では、メモリは、その内部ポインタを選択された行へ移動させるために最小２クロック・サイクルを必要とし、そしてそれゆえ、ｔ_ＲＣＤは、メモリ・コントローラによって２に設定される。

３番目のクロック・サイクルにおいて、メモリ・コントローラは、メモリに列アクセス・ストローブ２１８を与えて、選択された行の適切な列を起動させる。列アクセス・ストローブ２１８の間に、メモリは、ライト動作が要請されようとしていることを決定するためにリード／ライト・イネーブル信号２２０をサンプリングする。ライト動作要請に応答して、メモリ・コントローラは、データ・キューからメモリへデータをリリースする。

メモリ・コントローラは、メモリの新しいページへのリード動作を要請している別の１つのコマンドをコマンド・キューから検索できる。この例では、しかしながら、メモリ中のページは、適正な動作を確実にするために最低４クロック・サイクルのあいだ開かれたままである必要があり、そしてそれゆえ、ｔ_ＲＲＤは、メモリ・コントローラによって４に設定される。その結果、メモリ・コントローラは、４番目のクロック・サイクル２０４においてメモリに行アクセス・ストローブ２１６を与える。応答で、メモリ・コントローラは、メモリ中の新しいページに対応する行にその内部ポインタを移動させる。

メモリ・コントローラは、メモリに列アクセス・ストローブ２１８を与える前に、６番目のクロック・サイクル２０６まで、さらに２クロック・サイクル待機する。列アクセス・ストローブ２１８の間に、メモリは、リード動作が要請されようとしていることを決定するためにリード／ライト・イネーブル信号２２０をサンプリングする。リード動作要請に応答して、メモリは、データ２２２をデータ・キューに転送し始めることができる。

メモリ・コントローラは、メモリ中の同じページにリード動作を要請している別の１つのコマンドをコマンド・キューから検索することができる。この例では、２つの連続する列アクセス・ストローブの間の最小の遅延は、２であり、そしてそれゆえ、ｔ_ＣＣＤは、メモリ・コントローラによって２に設定される。その結果、メモリ・コントローラは、８番目のクロック・サイクル２０８においてメモリに列アクセス・ストローブ２１８を与える。列アクセス・ストローブ２１８の間に、メモリは、リード動作が要請されようとしていることを決定するためにリード／ライト・イネーブル信号２２０をサンプリングする。リード動作要請に応答して、メモリは、データ・キューにデータ２２２を転送し始めることができる。

図２に図示された例では、制御信号は、メモリへの最大アクセス速度にメモリ・コントローラによって設定された。これらの制御信号及び／又は他の制御信号は、ある動作条件が変わる場合に、メモリへのアクセス速度を低下させるようにメモリ・コントローラによって調節されることができる。一例として、メモリ・コントローラは、メモリに対するデマンドが低いときに、電力を節約するために行アクセス・ストローブと列アクセス・ストローブとの間の遅延を増加させることができる。メモリ・コントローラがメモリについてのデマンドをその中で決定する方法は、様々な形式を取ることができる。１つの実施形態では、メモリ・コントローラは、コマンド・キュー中のコマンドの数に基づいて１又はそれより多くの制御信号を調節することができる。メモリ・コントローラは、コマンド・キュー中のコマンドの数が第１のしきい値を超えるときに、行アクセス・ストローブと列アクセス・ストローブとの間の遅延を減少させることによって高速アクセスのためにメモリを設定することができる。メモリ・コントローラは、コマンド・キュー中のコマンドの数が第２のしきい値を下回るときに、低速アクセスのためにメモリを設定することができる。第１のしきい値及び第２のしきい値は、同じであり得る、又は異なることがあり得る。後者のケースでは、ヒステリシスは、メモリ・コントローラが高アクセス速度と低アクセス速度との間でメモリを中間的に遷移させることを防止することができる。一例として、第１のしきい値は、結果としてコマンド・キューが最大数の３０％になるコマンドの数に設定されることができ、そして第２のしきい値は、結果としてコマンド・キューが最大数の２０％になるコマンドの数に設定されることができ、結果として２０％と３０％との間の１０％のヒステリシス幅になる。あるいは、ヒステリシス幅は、メモリへの中間アクセス速度に対して１又はそれより多くの制御信号を設定するために使用されることができる。いずれかの特定のアプリケーションのために使用する実際のしきい値レベルは、システム性能要請及び全体の設計制約を含む様々な要因に依存することがある。

メモリ・システムのある複数の実施形態では、メモリ・コントローラは、メモリについてのデマンド以外の考察に基づいて１又はそれより多くの制御信号のタイミングを調節するために構成されることができる。一例として、メモリ・コントローラは、温度に基づいて１又はそれより多くの制御信号のタイミングを調節することができる。もし温度が高すぎるのであれば、メモリについてのデマンドが高い期間の間でさえも、メモリ・コントローラは、メモリへの高速アクセスを禁止することができる。これは、温度が高くなるにつれて行アクセス・ストローブと列アクセス・ストローブとの間の遅延を長くすることによって実現されることができる。

メモリ・システムの同じ実施形態及び／又は代わりの実施形態では、メモリ・コントローラは、コマンド・キュー中のコマンドの古さに基づいて１又はそれより多くの制御信号のタイミングを調節するために構成されることができる。このアプローチは、各バンクに対して別々のコマンド・キューを有するマルチ・メモリ・バンクを採用するメモリ・システムに対してよく適していることがある。この構成では、メモリ・コントローラが別のメモリ・バンクに対するコマンドを実行するので、１つのメモリ・バンクに対するコマンドのブロックが古くなり始めることがあることは、可能性がある。これが生じるとき、メモリについての及び／又はメモリ・バンクについての全体のデマンドが低い場合でさえも、メモリ・コントローラは、そのコマンド・キュー内に古いコマンドを有するメモリ・バンクへの高速アクセスのためにメモリを調節することができる。

図３は、メモリへの低速アクセスのためにメモリ・コントローラによって発生される種々の制御信号の別の一例を示すタイミング図である。この例では、行アクセス・ストローブと列アクセス・ストローブとの間の遅延ｔ_ＲＣＤは、２クロック・サイクルから３クロック・サイクルに増加されてきており、２つの連続する行アクセス・ストローブ間の遅延ｔ_ＲＲＤは、４クロック・サイクルから６クロック・サイクルに増加してきていて、そして２つの連続する列アクセス・ストローブ間の遅延ｔ_ＣＣＤは、２クロック・サイクルから３クロック・サイクルに増加してきている。

図３を参照して、メモリ・コントローラは、メモリ中の新しいページにライト動作を要請しているコマンドをコマンド・キューから検索することができる。応答して、メモリ・コントローラは、最初のクロック・サイクル２０１においてメモリに行アクセス・ストローブ２１６を与え、そして選択された行中の適切な列を起動させるために４番目のクロック・サイクル２０４においてメモリへ列アクセス・ストローブ２１８を与える。列アクセス・ストローブ２１８の間に、メモリは、ライト動作が要請されようとしていることを決定するためにリード／ライト・イネーブル信号２２０をサンプリングする。ライト動作要請に応答して、メモリ・コントローラは、データ・キューからメモリへデータをリリースする。

メモリ・コントローラは、メモリの新しいページにリード動作を要請している別の１つのコマンドをコマンド・キューから検索することができる。この例では、メモリ・コントローラは、６番目のクロック・サイクル２０６においてメモリへの行アクセス・ストローブ２１６を与え、そして９番目のクロック・サイクル２０９においてメモリへの列アクセス・ストローブ２１８を与える。列アクセス・ストローブ２１８の間に、メモリは、リード動作が要請されようとしていることを決定するためにリード／ライト・イネーブル信号２２０をサンプリングする。リード動作要請に応答して、メモリは、データ・キューにデータ２２２を転送し始めることができる。

メモリ・コントローラは、メモリの同じページにリード動作を要請している別の１つのコマンドをコマンド・キューから検索することができる。この例では、メモリ・コントローラは、１２番目のクロック・サイクル２１２においてメモリへの列アクセス・ストローブ２１８を与える。列アクセス・ストローブ２１８の間に、メモリは、リード動作が要請されようとしていることを決定するためにリード／ライト・イネーブル信号２２０をサンプリングする。リード動作要請に応答して、メモリは、データ・キューにデータ２２２の新しいブロックを転送し始めることができる。

複数の制御信号間のタイミングは、様々な様式でメモリ・コントローラによって調節されることができる。図４は、制御信号がどのように調節されることができるかの一例を説明する機能ブロック図である。タイミング・パラメータ・レジスタ４０２は、メモリへの高速アクセスのためのタイミング・パラメータ値を記憶するために使用されることができる。一例として、タイミング・パラメータ値は、メモリの開かれているページをアクセスするために必要な最小の時間（ｔ_ＣＣＤ）、メモリ中の新しいページをアクセスするために必要な最小の時間（（ｔ_ＲＣＤ）、又は新しいページが開かれることがあるまでページが開かれたままである必要がある最小の時間（ｔ_ＲＲＤ）であり得る。

加算器４０４は、現在の動作状態に基づいてタイミング・パラメータ値を増加させるために使用されることができる。タイミング・パラメータが増加される量は、マルチプレクサ４０６によって決定されることができ、それは、この例では、メモリについてのデマンド及び動作温度の両方に基づいてタイミング・パラメータ値に加算する遅延値を選択する。メモリについてのデマンドは、それがどの程度満たされているかを示すコマンド・キューによって発生される信号から決定されることができ、そして動作温度は、１又はそれより多くの温度センサによって発生される信号から決定されることができる。タイミング・パラメータ値と遅延値との合計は、適切な時刻にカウンタ４０８へとロードされることができ、そして各クロック・サイクルでカウント・ダウンされることができる。カウンタ４０８がゼロになるときに、制御信号は、メモリに与えられることができる。

一例が、行アクセス・ストローブと列アクセス・ストローブとの間のタイミングｔ_ＲＣＤに関係して述べられる。このケースでは、遅延値は、コマンド・キュー中のコマンドの数及び動作温度に基づいてマルチプレクサ４０８によって選択される。一例として、コマンド・キューが高いレベルまで満たされているときに、もし動作温度が低ければ“０”の遅延値が選択されることができ、そしてもし動作温度が高ければ“１”の遅延値が選択されることができる。これは、結果としてメモリ・アクセス速度に関して最大の性能になるが、同様に、動作温度が高くなったときに、メモリのアクセス速度が減速されるようにすることを可能にする。コマンド・キュー中のコマンドが低いレベルに低下するとき、もし動作温度が低ければ“２”の遅延値が選択されることができ、そしてもし動作温度が高ければ“３”の遅延値が選択されることができる。いずれにせよ、選択された遅延値は、タイミング・パラメータ値に加算されることができ、そして結果の合計は、カウンタ４０８の入力に与えられる。メモリ・コントローラによって発生された行アクセス・ストローブは、カウンタをロードするために使用されることができる。カウンタ４０８は、それから、ゼロになるまで各クロック・サイクルごとにカウント・ダウンされる。カウンタ４０８からのゼロの出力は、列アクセス・ストローブとしてメモリに与えられることができる。

本明細書中に開示された実施形態に関連して述べられた、各種の例示の論理ブロック、モジュール、回路、素子及び／又はコンポーネントは、汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ：digital signal processor）、用途特定集積回路（ＡＳＩＣ：application specific integrated circuit）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ：field programmable gate array）若しくはその他のプログラマブル論理コンポーネント、ディスクリート・ゲート論理素子又はトランジスタ論理素子、ディスクリート・ハードウェア・コンポーネント、若しくは本明細書中に説明された機能を実行するために設計されたこれらのいずれかの組み合わせを用いて、与えられる又は実行されることができる。汎用プロセッサは、マイクロプロセッサであり得るが、しかし代わりに、プロセッサは、いずれかの従来型のプロセッサ、コントローラ、マイクロコントローラ、又はステート・マシンであり得る。プロセッサは、演算コンポーネントの組み合わせとして与えられることができる。例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサの組み合わせ、ＤＳＰコアとともに１又はそれより多くのマイクロプロセッサの組み合わせ、若しくはいずれかの他のそのような構成の組み合わせであることができる。

本明細書中に開示された実施形態に関連して説明された方法又はアルゴリズムは、ハードウェアにおいて、プロセッサにより実行されるソフトウェア・モジュールにおいて、又は両者の組み合わせにおいて直接実現されることができる。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、脱着可能なディスク、ＣＤ−ＲＯＭ、若しくは、この技術において公知の他のいずれかの記憶媒体の中に存在することができる。記憶媒体は、プロセッサが記憶媒体から情報を読み出し、そしてそこに情報を書き込めるようにプロセッサに接続されることができる。あるいは、記憶媒体は、プロセッサに集積されることができる。

開示された実施形態のこれまでの説明は、本技術に知識のあるいかなる者でも、本発明を作成する又は使用することを可能にするために提供される。これらの実施形態への様々な変形は、当業者に容易に明白にされるであろう。そして、ここで規定された一般的な原理は、本発明の精神又は範囲から逸脱することなく、その他の実施形態に適用されることができる。それゆえ、本発明は、本明細書中に示された実施形態に限定することを意図したものではなく、特許請求の範囲と矛盾のない範囲全体に適用され、ここにおいて、単数形のエレメントに対する引用は、具体的にそのように述べられていない限り“１つ又は１つだけ”を意味するように意図されるのではなく、むしろ“１又はそれより多く”を意味するように意図される。当業者に公知の又は後で公知になる本明細書中で全体を通して記載された種々の実施形態のエレメントに構造的に及び機能的に等価な全てのものは、引用により本明細書中に広く組み込まれ、そして特許請求の範囲によって包含されるように意図されている。その上、本明細書中に開示された何ものも、そのような開示が特許請求の範囲に明示的に列挙されているかどうかに拘わらず、公共に与えられるようになると意図されたものではない。要素が、“ための手段”の文節を使用して広く列挙される、又は方法の請求項の場合には、要素が、“ためのステップ”の文節を使用して列挙されていない限り、どの特許要素も、米国特許法３５§１１２、６段落の規定のもとで解釈されるべきではない。

図１は、メモリ・システムの一例を説明する概念的なブロック図である。図２は、高速メモリ・アクセスのためにメモリ・コントローラによって発生される種々の制御信号の一例を示すタイミング図である。図３は、低速メモリ・アクセスのためにメモリ・コントローラによって発生される種々の制御信号の一例を示すタイミング図である。図４は、メモリのための制御信号がどのように調節されることができるかの一例を説明する機能ブロック図である。

符号の説明

１００…メモリ・システム，２０１〜２１２…クロック・サイクル，４０６…マルチプレクサ。

Claims

メモリ、及び
該メモリをアクセスするために複数の制御信号を発生させるために構成されたメモリ・コントローラを具備し、ここにおいて、該メモリ・コントローラは該メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために該複数の制御信号間のタイミングを調節するためにさらに構成される、
ことを特徴とするメモリ・システム。
該パラメータは、該メモリについてのデマンドに関係することを特徴とする請求項１のメモリ・システム。
１又はそれより多くのソースから複数のメモリ・アクセス・コマンドを受け取るために構成されたコマンド・キューをさらに具備し、そしてここにおいて、該パラメータは、該コマンド・キュー中のコマンドの数に関係することを特徴とする請求項１のメモリ・システム。
該メモリ・コントローラは、該コマンド・キュー中の該コマンドの数が第１のしきい値を超える場合に、該メモリ・アクセス速度を第１のアクセス速度に変更するように、そして該コマンド・キュー中の該コマンドの数が第２のしきい値を下回る場合に、該メモリ・アクセス速度を第２のアクセス速度に変更するように該複数の制御信号間の該タイミングを調節するためにさらに構成される、ここにおいて、該第１のアクセス速度は該第２のアクセス速度よりも速いことを特徴とする請求項３のメモリ・システム。
該第１のしきい値及び該第２のしきい値は、同じであることを特徴とする請求項４のメモリ・システム。
該第１のしきい値及び該第２のしきい値は、異なることを特徴とする請求項４のメモリ・システム。
該制御信号は、行アクセス・ストローブ及び列アクセス・ストローブを具備することを特徴とする請求項１のメモリ・システム。
該メモリ・コントローラは、複数の該行アクセス・ストローブのうちの２つの間の遅延、複数の該列アクセス・ストローブのうちの２つの間の遅延、又は複数の該行アクセス・ストローブのうちの１つと複数の該列アクセス・ストローブのうちの１つとの間の遅延を変えることによって複数の該制御信号間のタイミングを調節するためにさらに構成されることを特徴とする請求項７のメモリ・システム。
該パラメータは、該メモリ・システムの温度にさらに関係することを特徴とする請求項１のメモリ・システム。
１又はそれより多くのソースから複数のメモリ・アクセス・コマンドを受け取るために構成されたコマンド・キューをさらに具備し、そしてここにおいて、該パラメータは、該コマンド・キュー中の１又はそれより多くのコマンドの古さに関係することを特徴とする請求項１のメモリ・システム。
１又はそれより多くのソースから複数のメモリ・アクセス・コマンドを受け取るために構成されたコマンド・キューをさらに具備し、そしてここにおいて、該パラメータは、該コマンド・キュー中のコマンドの数及び該メモリ・システムの温度に関係し、そしてここにおいて、該制御信号は、行アクセス・ストローブ及び列アクセス・ストローブを備えることを特徴とする請求項１のメモリ・システム。
メモリをアクセスするために複数の制御信号を発生すること、及び
該メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために該複数の制御信号間のタイミングを調節すること、
を具備することを特徴とする、メモリ・システムにおいてメモリをアクセスする方法。
該パラメータは、該メモリについてのデマンドに関係することを特徴とする請求項１２の方法。
１又はそれより多くのソースからコマンド・キューの中へと複数のメモリ・アクセス・コマンドを受け取ることをさらに具備し、そしてここにおいて、該パラメータは、該コマンド・キュー中のコマンドの数に関係することを特徴とする請求項１２の方法。
該複数の制御信号間の該タイミングは、第１のしきい値を超える該コマンド・キュー中の該コマンドの数に応じて第１のアクセス速度に該メモリ・アクセス速度を変更するように、そして第２のしきい値を下回る該コマンド・キュー中の該コマンドの数に応じて第２のアクセス速度に該メモリ・アクセス速度を変更するように調節される、ここにおいて、該第１のアクセス速度は該第２のアクセス速度よりも速いことを特徴とする請求項１４の方法。
該第１のしきい値及び該第２のしきい値は、同じであることを特徴とする請求項１５の方法。
該第１のしきい値及び該第２のしきい値は、異なることを特徴とする請求項１５の方法。
該制御信号は、行アクセス・ストローブ及び列アクセス・ストローブを備えることを特徴とする請求項１２の方法。
該複数の制御信号間の該タイミングは、複数の該行アクセス・ストローブのうちの２つの間の遅延、複数の該列アクセス・ストローブのうちの２つの間の遅延、又は複数の該行アクセス・ストローブのうちの１つと複数の該列アクセス・ストローブのうちの１つとの間の遅延を変えることによって調節されることを特徴とする請求項１８の方法。
該パラメータは、該メモリ・システムの温度にさらに関係することを特徴とする請求項１２の方法。
１又はそれより多くのソースからコマンド・キューの中へと複数のメモリ・アクセス・コマンドを受け取ることをさらに具備し、そしてここにおいて、該パラメータは、該コマンド・キュー中の１又はそれより多くのコマンドの古さに関係することを特徴とする請求項１２の方法。
１又はそれより多くのソースからコマンド・キューの中へと複数のメモリ・アクセス・コマンドを受け取ること、及び該メモリ・システムの温度をモニタすることをさらに具備し、そしてここにおいて、該パラメータは、該コマンド・キュー中のコマンドの数及び該モニタされた温度に関係し、そしてここにおいて、該制御信号は、行アクセス・ストローブ及び列アクセス・ストローブを備えることを特徴とする請求項１２の方法。
メモリ、及び
該メモリをアクセスするために複数の制御信号を発生させるための手段と、該メモリ・システムの動作に関係するパラメータの関数としてメモリ・アクセス速度を変更するために該複数の制御信号間のタイミングを調節するための手段とを備えるメモリ・コントローラ、
を具備することを特徴とするメモリ・システム。