CN101103344B - 存储器存取速度的动态控制 - Google Patents
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Abstract
本发明揭示一种其中可调节存取速度的存储器系统。所述存储器系统可包括存储器及存储器控制器。所述存储器控制器可经配置以产生多个控制信号来存取所述存储器,且调节控制信号之间的定时,以根据与存储器系统操作有关的参数来改变存储器存取速度。
Description
技术领域
本发明大体而言涉及存储器,且更具体而言,涉及对存储器存取速度的动态控制。
背景技术
目前,存储器在数字系统中广泛地用于存储各种处理实体所需的数据。存储器系统通常包括管理对存储器的存取的存储器控制器。典型的存储器通常具有由存储单元的行与列形成的矩阵结构,其中每一存储单元都能够存储数据。处理实体或其他源可通过向存储器控制器提供适宜的行及列地址来存取存储单元。行与列地址可通过总线发送,其中行地址占用总线上的较低阶位,列地址占用总线上的较高阶位。本文中将行与列地址统称为“地址”。
存储器控制器可用于根据地址为存储器产生适宜的控制信号。更具体而言,存储器控制器可向存储器提供“行存取选通”,以将内部指针移动至适宜的行。通常将此视为在存储器中打开“页面”。一旦页面打开,存储器控制器可向存储器提供“列存取选通”,以在所选择的行中存取存储单元。因此,可易知,与任何存储器操作相关联的延迟取决于处理实体正尝试存取存储器中的开放页面还是未开放页面。如果处理实体正尝试存取存储器中的未开放页面,则存储器控制器必须向存储器提供行存取选通,以在提供列存取选通前移动指针。另一方面,如果处理实体正尝试存取存储器中的开放页面,则存储器控制器只需向存储器提供列存取选通。
随着基于功能更强大的处理器的软件程序的出现,对存储器的要求提高了。因此,具有高速存取的高性能存储器在市场中变得更加普遍。与性能较低的存储器系统相比,这些高性能存储器系统往往消耗更多的功率。这在例如蜂窝式及无线电话、膝上型计算机、个人数字助理(PDA)等依靠电池操作的装置中尤其重要。在这些装置以及其他应用中,节电考虑可决定了在存储器存取速度方面的设计性能偏低。这些较低性能的设计往往延长电池的寿命,但却经常使一个或多个处理实体必须等待存取存储器。
发明内容
在本发明一个方面中,提供一种存储器系统,其包括:存储器;及存储器控制器,其经配置以产生多个控制信号来存取所述存储器,所述存储器控制器进一步经配置以调节所述控制信号间的定时,以根据与所述存储器系统的操作有关的参数来改变存储器存取速度。
本发明另一个方面中,提供一种用于在存储器系统中存取存储器的方法,其包括:产生多个控制信号以存取所述存储器;及调整所述控制信号之间的定时,以根据与所述存储器系统的操作有关的参数来改变存储器存取速度。
在本发明又一个方面中,提供一种存储器系统,其包括:存储器;及存储器控制器,其包含:用于产生多个控制信号以存取所述存储器的装置;及用于调节所述控制信号之间的定时以根据与所述存储器系统的操作有关的参数来改变存储器存取速度的装置。
应了解,根据下文的详细阐述,所属领域的技术人员将易知本发明的其它实施例,其中本发明的各种实施例均以图解说明的方式加以显示及阐述。应了解,本发明能够具有其它且不同的实施例,并能够在各种其它方面对其数个细节予以修改,此均不违背本发明的精神及范围。因此,应将这些附图及详细说明视为例示性而非限制性的。
附图说明
图1是概念性方块图,其图解说明存储器系统的实例;
图2是图解说明由存储器控制器产生以用于进行高速存储器存取的各种控制信号的实例的时序图;
图3是图解说明由存储器控制器产生以用于进行低速存储器存取的各种控制信号的实例的时序图;
图4是功能性方块图,其图解说明可如何调节存储器控制信号的一个实例。
具体实施方式
下文结合附图所阐述的详细说明意在说明本发明的各种实施例,而非代表本发明仅可实施为这些实施例。详细说明包括具体细节,以便达成对本发明的透彻了解。然而,所属领域的技术人员应了解,本发明的实施也可以不使用这些具体细节。在某些实例中,以方块图的形式显示各众所周知的结构及组件,以免淡化对本发明的说明。
在存储器系统的一个实施例中,可基于一个或多个参数(例如当前对存储器系统的要求)动态地调节存取速度。在这个实例中,当对存储器的要求较高时,存储器控制器可通过调节存储器的各种控制信号之间的定时来提高存取速度。此可通过以存储器所能处理的速度从存储器控制器发出行及列存取选通信号来实现。更具体而言,可将两个连续的列存取选通信号之间的延迟(tCCD)设定成为存取存储器中的开放页面所需的最短时间,可将行存取选通信号及列存取选通信号之间的延迟(tRCD)设定成为存取存储器中新的页面所需的最短时间,且可将两个连续的行存取选通之间的延迟(tRRD)设定为页面必须保持开放直到新页面可打开的最短时间。当对存储器的要求降低时,可将行存取选通信号与列存取选通信号之间的延迟动态地提高以减少功率消耗。
图1是概念性方块图,其图解说明存储器系统的实例。存储器系统100包括存储器102,存储器102可以是同步动态随机存取存储器(SDRAM)或任何其它类型的存储器。存储器控制器104可用于管理各种处理实体(未显示)对存储器102的存取。存储器系统100也可包括数据队列106,以为在各种处理实体与存储器102之间传输的数据提供双向缓冲,且可包含命令队列108,以缓冲与所述数据相关联的存储器存取命令。每一命令可包括对存储器102中特定地址的读取或写入操作请求。存储器控制器104可用于通过向存储器102提供控制信号来执行命令队列108中的命令。控制信号可包括行及列存取选通、以及读取/写入启用信号。
图2是图解说明存储器控制器所产生的各种控制信号的实例的时序图。时钟214可用于将对存储器的存取同步。在第一时钟周期201中,存储器控制器可从命令队列中检索请求对存储器中的新页面进行写入操作的命令。作为响应,存储器控制器向存储器提供行存取选通信号216。在这个实例中,存储器需要至少两个时钟周期来移动其内部指针至所选择的行,因此,存储器控制器将tRCD设定为2。
在第三时钟周期203中,存储器控制器向存储器提供列存取选通信号218,以激活所选择的行中适宜的列。在列存取选通信号218期间,存储器对读取/写入启用信号220进行采样,以确定正在请求写入操作。响应于写入操作请求,存储器控制器从数据队列中释放数据至存储器中。
存储器控制器可从命令队列中检索请求对存储器中的新页面进行读取操作的另一命令。然而,在这个实例中,存储器中的页面必须将开放状态保持至少四个时钟周期,以确保正确的操作,因此,存储器控制器将tRRD设定为4。结果,存储器控制器在第四时钟周期204中向存储器提供行存取选通信号216。作为响应,存储器控制器移动其内部指针至对应于存储器中新页面的行。
在向存储器提供列存取选通信号218之前,存储器控制器再多等待两个时钟周期,直到第六时钟周期206。在列存取选通信号218期间,存储器对读取/写入启用信号220进行采样以确定正在请求读取操作。响应于读取操作请求,存储器可开始传送数据222至数据队列。
存储器控制器可从命令队列中检索请求对存储器中同一页面进行读取操作的另一命令。在这个实例中,在两个连续列地址选通信号之间的最短延迟为2,因此,存储器控制器将tCCD设定为2。结果,存储器控制器在第八时钟周期208中向存储器提供列存取选通信号218。在列存取选通信号218期间,存储器对读取/写入启用信号220进行采样,以确定正在请求读取操作。响应于读取操作请求,存储器可开始传送数据222至数据队列。
在图2图解说明的实例中,存储器控制器设定控制信号来以最高速度存取存储器。如果某些操作条件改变,则存储器控制器可调节这些控制信号及/或其它控制信号以降低存储器存取速度。举例而言,当对存储器的要求较低时,存储器控制器可提高行存取选通信号与列存取选通信号之间的延迟以节省功率。存储器控制器用以确定对存储器的要求的方式可呈多种形式。在一个实施例中,存储器控制器可基于命令队列中命令的数目来调节一个或多个控制信号。当命令队列中命令的数目上升至高于第一阈值时,存储器控制器可通过缩短行存取选通信号与列存取选通信号之间的延迟来将存储器设定为进行高速存取。当命令队列中命令的数目下降至低于第二阈值时,存储器控制器可将存储器设定为进行低速存取。第一阈值与第二阈值可以相同或不同。在后一种情况下,滞后可防止存储器控制器使存储器在高存取速度与低存取速度之间间歇地转变。举例而言,第一阈值可设定成使命令队列为30%满的命令数目,第二阈值可设定成使命令队列为20%满的命令数目,从而在20%与30%之间产生10%的滞后带。
或者,滞后带可用于为媒体对存储器的存取速度设定一个或多个控制信号。用于任何特定应用的实际阈值水平可取决于各种因素,包括系统性能要求以及总体设计约束条件。
在存储器系统的某些实施例中,存储器控制器可经配置以基于除对存储器的要求以外的其它考虑因素来调节一个或多个控制信号的定时。举例而言,存储器控制器可基于温度来调节一个或多个控制信号的定时。如果温度过高,即使在对存储器的要求较高的周期期间,存储器控制器也可禁止对存储器的高速存取。这可通过将行存取选通信号与列存取选通信号之间的延迟随温度的提高而提高来实现。
在存储器系统的相同及/或替代实施例中,存储器控制器可经配置以基于命令队列中命令的龄期调节一个或多个控制信号的定时。该方法可非常适合于使用多个存储库且每一存储库一单独命令队列的存储器系统。在该配置中,一个存储库的命令块可随着存储器控制器执行其他存储库的命令而老化。当这种情况发生时,即使对存储器及/或存储库的总体要求较低,存储器控制器也可通过其命令队列中的老化命令来调节存储器以用于对存储库进行高速存取。
图3是图解说明存储器控制器所产生的用于对存储器进行低速存取的各种控制信号的另一实例的时序图。在这个实例中,行存取选通信号与列存取选通信号之间的延迟tRCD已从两个时钟周期提高到三个时钟周期,两个连续的行存取选通信号之间的延迟tRRD已从四个时钟周期提高到六个时钟周期,且两个连续的列存取选通信号之间的延迟tCCD已从两个时钟周期提高到三个时钟周期。
参照图3,存储器控制器可从命令队列中检索请求对存储器中新页面进行写入操作的一命令。作为响应,存储器控制器在第一时钟周期201中向存储器提供行存取选通信号216,且在第四时钟周期204中向存储器提供列存取选通信号218以激活所选择的行中适宜的列。在列存取选通信号218期间,存储器对读取/写入启用信号220进行采样以确定正在请求写入操作。响应于写入操作请求,存储器控制器从数据队列中释放数据至存储器中。
存储器控制器可从命令队列中检索请求对存储器中的新页面进行读取操作的另一命令。在这个实例中,存储器控制器在第六个时钟周期206中向存储器提供行存取选通信号216,且在第九个时钟周期209中向存储器提供列存取选通信号218。在列存取选通信号218期间,存储器对读取/写入启用信号220进行采样以确定正在请求读取操作。响应于读取操作请求,存储器可开始传送数据222至数据队列。
存储器控制器可从命令队列中检索请求对存储器中同一页面进行读取操作的另一命令。在这个实例中,存储器控制器在第十二时钟周期212中向存储器提供列存取选通信号218。在列存取选通218期间,存储器对读取/写入启用信号220进行采样以确定正在请求读取操作。响应于读取操作请求,存储器可开始传送数据222至数据队列。
存储器控制器可通过各种方式调节控制信号之间的定时。图4是功能性方块图,其图解说明可如何调节控制信号的一个实例。定时参数寄存器402可用于存储用于对存储器进行高速存取的定时参数值。举例而言,定时参数值可以是为存取存储器中的开放页面所需的最短时间(tCCD)、为存取存储器中的新页面所需的最短时间(tRCD)以及页面必须保持开放直到新页面可以打开的最短时间(tRRD)。
加法器404可用于基于当前的操作情况来提高定时参数值。定时参数的提高量可由多路复用器406来确定,在这个实例中,多路复用器406基于对存储器及对操作温度两者的要求来选择延迟值以加至定时参数值中。可根据命令队列所产生的指示其排满程度的信号确定对存储器的要求,且可根据一个或多个温度传感器所产生的信号确定操作温度。可将定时参数值与延迟值的总和在适宜的时间载入计数器408,并在每一时钟周期中对计数器408进行倒计数。当计数器408达到零时,可向存储器提供控制信号。
现在,将结合行存取选通信号与列存取选通信号之间的定时tRCD阐述一实例。在此种情况下,多路复用器408基于命令队列中命令的数目及操作温度来选择延迟值。举例而言,当命令队列排满到较高水平时,如果操作温度较低,则可选择延迟值“0”,且如果操作温度较高,则可选择延迟值“1”。这不仅能在存储器存取速度方面实现最高的性能,而且还使存储器的存取速度在操作温度升高时能够回调。当命令队列中的命令下降到较低的水平时,如果操作温度较低,则可选择延迟值“2”,且如果操作温度较高,则可选择延迟值“3”。总之,可将所选择的延迟值加至定时参数值,且可将得出的总和提供至计数器408的输入。存储器控制器产生的行存取选通信号可用于载入计数器。计数器408随后在每一时钟周期中进行倒计数,直到其达到零为止。来自计数器408的零输出可作为列存取选通信号提供至存储器。
结合本文所揭示实施例阐述的各种例示性逻辑块、模块、电路、元件及/或组件可通过通用处理器、数字信号处理器(DSP)、应用专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑组件、离散门或晶体管逻辑、离散硬件组件、或设计用于执行本文所述功能的其任何组合来实施或执行。通用处理器可为微处理器,但另一选择为,处理器也可为任何常规处理器、控制器、微控制器、或状态机。处理器也可实施为计算组件的组合,例如DSP与微处理器的组合、多个微处理器的组合、一个或多个微处理器与DSP核心的组合、或任何其它这种配置。
结合本文所揭示实施例阐述的方法或算法可直接实施在硬件、可由处理器执行的软体模块、或两者的组合中。软件模块可常驻于RAM存储器、闪速存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、CD-ROM、或现有技术中已知的任何其它形式的存储媒体中。存储媒体可耦接至处理器,以使处理器可自存储媒体读取信息或向存储媒体写入信息。或者,存储媒体可为处理器的组成部分。
提供上述有关所揭示实施例的说明意在使任何所属领域的技术人员都能够制作或使用本发明。所属领域的技术人员将易知这些实施例的各种修改,且本文所定义的一般原理也可适用于其它实施例,此并不违背本发明的精神或范围。因此,本发明并非意在限定为本文所示实施例,而是意在符合与权利要求书相一致的全部范围,其中除非明确指明,否则,以单数形式提及的元件并非意在表示“一个且只有一个”,而是“一个或多个”的意思。所有所属领域的一般技术人员所熟知或此后将熟知的贯穿本揭示内容所阐述的各种实施例的元件的结构及功能等效物都明确地以引用方式并入本文中并意在涵盖于权利要求书中。此外,无论是否在权利要求书中明确引用此揭示内容,本文的揭示内容均并意在奉献给大众。权利要求书的要素都不根据35U.S.C.§112第六段的规定加以解释,除非使用短语“用于…的装置”明确描述所述要素,或在方法项中使用短语“用于…的步骤”描述所述要素。
Claims (19)
1.一种存储器系统,其包含:
存储器;及
存储器控制器,其经配置以产生多个控制信号来存取所述存储器,所述存储器控制器进一步经配置以调节所述控制信号之间的定时,以如果所述存储器系统的命令队列中的命令的数目上升至高于第一阈值则将存储器存取速度改变至第一存取速度,而如果所述命令队列中的所述命令的数目下降至低于第二阈值则将所述存储器存取速度改变至第二存取速度;及
其中所述命令队列中的所述命令的数目与对所述存储器的需要有关,且所述存储器存取速度进一步是所述存储器系统的温度的函数;
所述存储器控制器进一步包括:
多路复用器,其基于对所述存储器的所述需要和所述存储器系统的所述温度来选择延迟值;
存储定时参数值的定时参数寄存器;
对所述延迟值和所述定时参数值取和的加法器;
由所述存储器控制器产生的行存取选通信号,所述行存取选通信号将所得的和加载入计数器;
所述计数器在每个时钟周期中对所述所得到的和倒计数,直到所述计数器到达零为止;
产生列存取选通信号的逻辑,当所述计数器到达零时,将所述列存取选通信号提供给所述存储器。
2.如权利要求1所述的存储器系统,其进一步包含命令队列,所述命令队列经配置以自一个或多个源接收多个存储器存取命令,且产生与所述命令队列中的所述命令的数目有关的信号,所述信号将由所述存储器控制器使用来调节所述控制信号之间的所述定时。
3.如权利要求1所述的存储器系统,其中所述第一与第二阈值是相同的。
4.如权利要求1所述的存储器系统,其中所述第一与第二阈值是不同的。
5.如权利要求1所述的存储器系统,其中所述控制信号包含行存取选通信号及列存取选通信号。
6.如权利要求5所述的存储器系统,其中所述存储器控制器进一步经配置以通过改变所述行存取选通信号中的两者、所述列存取选通信号中的两者、或所述行存取选通信号中的一者与所述列存取选通信号中的一者之间的延迟来调节所述控制信号之间的所述定时。
7.如权利要求1所述的存储器系统,其进一步包含命令队列,所述命令队列经配置以自一个或多个源接收多个存储器存取命令,且其中所述存储器存取速度进一步根据所述命令队列中一个或多个所述命令的龄期。
8.如权利要求1所述的存储器系统,其进一步包含命令队列,所述命令队列经配置以自一个或多个源接收多个存储器存取命令,且其中所述控制信号包含行存取选通信号及列存取选通信号。
9.如权利要求1所述的存储器系统,其中所述存储器控制器进一步经配置以使用滞后来防止所述存储器在所述第一存取速度和所述第二存取速度之间间歇的转变。
10.一种用于存取存储器系统中的存储器的方法,其包含:
产生多个控制信号,以存取所述存储器;及
对所述控制信号之间的定时进行调节,以根据所述存储器系统的命令队列中的命令的数目来响应于所述命令队列中的命令的数目上升至高于第一阈值而将存储器存取速度改变至第一存取速度,而响应于所述命令队列中的所述命令的数目下降至低于第二阈值而将所述存储器存取速度改变至第二存取速度;
其中所述命令队列中所述命令的数目与对所述存储器的要求有关,且所述存储器存取速度进一步是所述存储器系统的温度的函数;
基于对所述存储器的所述需要和所述存储器系统的所述温度来选择延迟值;
将定时参数值存储于定时参数寄存器中;
提供行存取选通信号,其将所述延迟值和所述定时参数值相加而所得的和加载到计数器中;
在每个时钟周期中对加载到所述计数器中的所述的所得的和倒计数,直到所述计数器到达零;及
当所述计数器到达零时,将列存取选通信号提供至所述存储器。
11.如权利要求10所述的方法,其进一步包含:将多个存储器存取命令自一个或多个源接收至命令队列中;及
产生与所述命令队列中所述命令的数目有关的信号,所述信号将由所述存储器控制器使用来调节所述控制信号间的所述定时。
12.如权利要求11所述的方法,其中所述第一存取速度比所述第二存取速度快。
13.如权利要求10所述的方法,其中所述第一及第二阈值是相同的。
14.如权利要求10所述的方法,其中所述第一及第二阈值是不同的。
15.如权利要求10所述的方法,其中所述控制信号包含行存取选通信号及列存取选通信号。
16.如权利要求15所述的方法,其中通过改变所述行存取选通信号中的两者、所述列存取选通信号中的两者、或所述行存取选通信号中的一者与所述列存取选通信号中的一者之间的所述延迟来调节所述控制信号之间的所述定时。
17.如权利要求10所述的方法,其进一步包含:将多个存储器存取命令自一个或多个源接收至命令队列中,且其中所述存储器存取速度进一步根据所述命令队列中一个或多个命令的龄期。
18.如权利要求10所述的方法,其进一步包含:将多个存储器存取命令自一个或多个源接收至命令队列中,且其中所述控制信号包含行存取选通信号及列存取选通信号。
19.一种用于存取存储器系统中的存储器的系统,其包含:
用于产生多个控制信号以存取所述存储器的装置;及
用于对所述控制信号之间的定时进行调节的装置,以根据所述存储器系统的命令队列中的命令的数目来响应于所述命令队列中的命令的数目上升至高于第一阈值而将存储器存取速度改变至第一存取速度,而响应于所述命令队列中的所述命令的数目下降至低于第二阈值而将所述存储器存取速度改变至第二存取速度;
其中所述命令队列中所述命令的数目与对所述存储器的要求有关,且所述存储器存取速度进一步是所述存储器系统的温度的函数;
用于基于对所述存储器的所述需要和所述存储器系统的所述温度来选择延迟值的装置;
用于将定时参数值存储于定时参数寄存器中的装置;
用于提供行存取选通信号的装置,所述行存取选通信号将所述延迟值和所述定时参数值相加而所得的和加载到计数器中;
用于在每个时钟周期中对加载到所述计数器中的所述的所得的和倒计数直到所述计数器到达零的装置;及
用于当所述计数器到达零时将列存取选通信号提供至所述存储器的装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/997,140 | 2004-11-24 | ||
US10/997,140 US7650481B2 (en) | 2004-11-24 | 2004-11-24 | Dynamic control of memory access speed |
PCT/US2005/042532 WO2006058115A1 (en) | 2004-11-24 | 2005-11-22 | Dynamic control of memory access speed |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101103344A CN101103344A (zh) | 2008-01-09 |
CN101103344B true CN101103344B (zh) | 2011-12-14 |
Family
ID=36129981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2005800469390A Active CN101103344B (zh) | 2004-11-24 | 2005-11-22 | 存储器存取速度的动态控制 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7650481B2 (zh) |
EP (1) | EP1836583B1 (zh) |
JP (2) | JP4805943B2 (zh) |
KR (1) | KR100953257B1 (zh) |
CN (1) | CN101103344B (zh) |
BR (1) | BRPI0518265A2 (zh) |
IL (1) | IL183411A0 (zh) |
WO (1) | WO2006058115A1 (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7164289B1 (en) * | 2005-01-21 | 2007-01-16 | Altera Corporation | Real time feedback compensation of programmable logic memory |
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KR100953257B1 (ko) | 2010-04-16 |
US20060112250A1 (en) | 2006-05-25 |
WO2006058115A1 (en) | 2006-06-01 |
JP4805943B2 (ja) | 2011-11-02 |
JP2011238256A (ja) | 2011-11-24 |
KR20070086503A (ko) | 2007-08-27 |
IL183411A0 (en) | 2007-09-20 |
EP1836583B1 (en) | 2018-05-30 |
EP1836583A1 (en) | 2007-09-26 |
JP5389865B2 (ja) | 2014-01-15 |
CN101103344A (zh) | 2008-01-09 |
JP2008522287A (ja) | 2008-06-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1111241 Country of ref document: HK |
|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
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