JP2012517066A - スタックダイメモリシステムおよびスタックダイメモリシステムをトレーニングするための方法 - Google Patents

スタックダイメモリシステムおよびスタックダイメモリシステムをトレーニングするための方法 Download PDF

Info

Publication number
JP2012517066A
JP2012517066A JP2011549236A JP2011549236A JP2012517066A JP 2012517066 A JP2012517066 A JP 2012517066A JP 2011549236 A JP2011549236 A JP 2011549236A JP 2011549236 A JP2011549236 A JP 2011549236A JP 2012517066 A JP2012517066 A JP 2012517066A
Authority
JP
Japan
Prior art keywords
memory
data
delay
vault
strobe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011549236A
Other languages
English (en)
Other versions
JP5820727B2 (ja
Inventor
エム． ジェデロー，ジョセフ
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2012517066A publication Critical patent/JP2012517066A/ja
Application granted granted Critical
Publication of JP5820727B2 publication Critical patent/JP5820727B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

一組のデータビットを１つまたは複数の送信レジスタにクロッキングするよう１つまたは複数のデータクロックと関連する一組の遅延を制御する、一組のデータビットを少なくとも１つの受信レジスタを伝達するよう１つまたは複数のデータストローブを制御する、および／またはスタックダイメモリボールトと関連するダイ上のメモリアレイにアクセスするよう一組のメモリアレイタイミング信号を制御するように動作させるもの等の、システムおよび方法を本明細書に開示する。本明細書のシステムおよび方法はまた、スタックダイメモリボールトと関連する、データアイトレーニング動作および／またはメモリアレイタイミングトレーニング動作を実施するものを含む。
【選択図】図１

Description

［関連出願］
本出願は、２００９年２月４日に出願された米国特許出願第１２／３６５，７１２号の優先権を主張し、それは、参照することによって、本明細書に組み込まれる。
［技術分野］
本明細書に記載される種々の実施形態は、スタックダイメモリシステムおよびそれをトレーニングするための方法を含む、半導体メモリと関連する装置、システム、および方法に関する。
マイクロプロセッサ技術は、半導体メモリ技術よりも速い速度で進化を遂げてきた。その結果、最新のホストプロセッサと、命令およびデータを受信するようにプロセッサが結合される半導体メモリサブシステムとの間には、しばしば、性能の不一致が存在する。例えば、一部のハイエンドサーバは、メモリ要求に対する応答待ちで４分の３クロックがアイドル状態であると推定される。
加えて、プロセッサコアおよびスレッドの数が増大し続けていることから、ソフトウェアアプリケーションおよびオペレーティングシステム技術の進化は、より高密度のメモリシステムへの需要を増大させている。しかしながら、現在の技術のメモリシステムは、しばしば、性能と密度との間に妥協が見受けられる。より高い帯域幅は、ＪＥＤＥＣの電気仕様を超えることなくシステムの中で接続されてもよいメモリカードまたはモジュールの数を制限する場合がある。
ＪＥＤＥＣのインターフェースに対する拡張が提案されてきたが、概して、将来的にはメモリの帯域幅および密度が不足すると予想されることに気付くであろう。欠点には、メモリ電力最適化の不足、およびホストプロセッサとメモリサブシステムとの間のインターフェースの一意性が挙げられる。後者の欠点は、プロセッサおよび／またはメモリ技術が変化するにつれて、インターフェースを再設計する必要性をもたらし得る。
本発明の種々の例示的実施形態に従う、メモリシステムのブロック図である。 種々の例示的実施形態に従う、論理ダイをスタックしたスタックダイ３Ｄメモリアレイの切り取り概念図である。 種々の例示的実施形態に従う、例示的パケットと関連するフィールドを示すパケット図である。 種々の例示的実施形態に従う、例示的パケットと関連するフィールドを示すパケット図である。 種々の例示的実施形態に従う、メモリシステムのブロック図である。 種々の例示的実施形態に従う、メモリシステムのブロック図である。 種々の例示的実施形態に従う、方法を例示する流れ図である。 種々の例示的実施形態に従う、方法を例示する流れ図である。 種々の例示的実施形態に従う、方法を例示する流れ図である。 種々の例示的実施形態に従う、方法を例示する流れ図である。 種々の例示的実施形態に従う、方法を例示する流れ図である。 種々の例示的実施形態に従う、方法を例示する流れ図である。
図１は、本発明の種々の例示的実施形態に従う、メモリシステム１００のブロック図である。１つまたは複数の実施形態は、１つまたは複数の発信側デバイス（例えば、１つまたは複数のホストプロセッサ）と、一組のスタックアレイメモリ「ボールト」との間で、コマンド、アドレス、および／またはデータの複数のアウトバウンドストリームを実質的に並行して伝達するように動作する。結果として、メモリシステムの密度、帯域幅、並列性、および拡張可能性の増大が生じ得る。
本明細書のマルチダイメモリアレイの実施形態は、以前の設計では、通常、個々のメモリアレイダイ上に位置する、制御論理を集約する。本明細書で「メモリボールト」と称される、ダイのスタック群のサブセクションは、共通の制御論理を共有する。メモリボールトアーキテクチャは、エネルギー効率を増大する一方で、パワードオンメモリバンクのより細かい粒度を提供するように、メモリ制御論理を戦略的に区切る。本明細書の実施形態はまた、メモリシステムインターフェースに対する標準ホストプロセッサを可能にする。標準インターフェースは、メモリ技術の進化につれて、再設計サイクル時間を低減し得る。
図２は、種々の例示的実施形態に従う、論理ダイ２０２をスタックしたスタックダイ３Ｄメモリアレイ２００の切り取り概念図である。メモリシステム１００は、スタックダイ３Ｄメモリアレイ２００等の、タイル状のメモリアレイの１つまたは複数のスタックを組み込む。複数のメモリアレイ（例えば、メモリアレイ２０３）は、複数のスタックダイ（例えば、以下、例として使用される、スタックダイ２０４）のそれぞれの上に加工される。
スタックダイのそれぞれは、複数の「タイル」（例えば、スタックダイ２０４と関連する、タイル２０５Ａ、２０５Ｂ、および２０５Ｃ）に、論理的に分割される。各タイル（例えば、タイル２０５Ｃ）は、１つまたは複数のメモリアレイ２０３を含んでもよい。いくつかの実施形態では、各メモリアレイ２０３は、メモリシステム１００の中の１つまたは複数の独立メモリバンクとして構成されてもよい。メモリアレイ２０３は、いかなる特定のメモリ技術にも限定されず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ等が挙げられる。
一組のスタックメモリアレイタイル２０８は、スタックダイのそれぞれ（例えば、図１では、ベースタイルが隠れている状態で、タイル２１２Ｂ、２１２Ｃ、２１２Ｄ）からの単一のタイルを含んでもよい。電力、アドレス、および／またはデータ、ならびに類似した共通の信号は、「スルーウエハ相互接続」（ＴＷＩ）等の導電路（例えば、導電路２２４）上で、一組のスタックタイル２０８を「Ｚ」次元２２０に横断してもよい。したがって、スタックダイ３Ｄメモリアレイ２００は、一組のメモリ「ボールト」（例えば、メモリボールト２３０）に区切られる。各メモリボールトは、一組のスタックタイル、複数のスタックダイのそれぞれからの１つのタイルを含む。ボールトの各タイルは、１つまたは複数のメモリアレイ（例えば、メモリアレイ２４０）を含む。
結果として生じる一組のメモリボールト１０２を、図１に示す。以下に説明される制御、切り替え、および通信論理は、論理ダイ２０２上に加工される。メモリシステム１００は、複数のメモリボールトコントローラ（ＭＶＣ）１０４を含む（例えば、ＭＶＣ１０６であり、以下、例示的なＭＶＣとして使用する）。各ＭＶＣは、１対１の関係で、対応するメモリボールト（例えば、メモリボールト１１０）に通信可能に連結される。したがって、各ＭＶＣは、他のＭＶＣとそれらのそれぞれのメモリボールトとの間の通信とは独立に、対応するメモリボールトと通信することが可能である。
メモリシステム１００はまた、複数の構成可能なシリアライズ通信リンクインターフェース（ＳＣＬＩ）１１２を含む。ＳＣＬＩ１１２は、一群のアウトバウンドＳＣＬＩ１１３（例えば、アウトバウンドＳＣＬＩ１１４）と、一群のインバウンドＳＣＬＩ１１５とに分割される。複数のＳＣＬＩ１１２のそれぞれは、他のＳＣＬＩ１１２との並行動作が可能である。まとめると、ＳＣＬＩ１１２は、複数のＭＶＣ１０４を、１つまたは複数のホストプロセッサ１１４に通信可能に連結する。メモリシステム１００は、高度に抽象化した、マルチリンクで高スループットのインターフェースをホストプロセッサ１１４に提示する。
メモリシステム１００はまた、マトリクススイッチ１１６を含んでもよい。マトリクススイッチ１１６は、複数のＳＣＬＩ１１２および複数のＭＶＣ１０４に通信可能に連結される。マトリクススイッチ１１６は、各ＳＣＬＩを選択されたＭＶＣに交差接続することが可能である。したがって、ホストプロセッサ１１４は、実質的に同時の様式で、複数のＳＣＬＩ１１２を通じて複数のメモリボールト１０２にアクセスしてもよい。このアーキテクチャは、マルチコア技術を含む、現代のプロセッサ技術に必要とされる、ホストプロセッサからメモリの間の帯域幅を提供することができる。
メモリシステム１００はまた、マトリクススイッチ１１６に通信可能に連結される、メモリファブリック制御レジスタ１１７を含んでもよい。メモリファブリック制御レジスタ１１７は、構成源からメモリファブリック構成パラメータを受け入れ、選択可能なモードに従って動作するように、メモリシステム１００の１つまたは複数のコンポーネントを構成する。例えば、マトリクススイッチ１１６、ならびに複数のメモリボールト１０２および複数のＭＶＣ１０４のそれぞれは、通常、別々のメモリ要求に応答して、互いに独立に動作するように構成されてもよい。このような構成は、ＳＣＬＩ１１２とメモリボールト１０２との間の並列性の結果として、メモリシステム帯域幅を高め得る。
代替的に、メモリシステム１００は、複数のメモリボールト１０２および対応するＭＶＣのサブセットのうちの２つ以上のサブセットを、単一の要求に応答して同調的に動作させるように、メモリファブリック制御レジスタ１１７を介して再構成されてもよい。後者の構成は、以下にさらに説明するように、通常よりも広範囲のデータワードにアクセスしてレイテンシを減少させるために使用されてもよい。他の構成は、選択されたビットパターンをメモリファブリック制御レジスタ１１７にロードすることによって可能にされ得る。
図３および４は、それぞれ、種々の例示的実施形態に従う、例示的パケット３００および４００と関連するフィールドを示すパケット図である。図３および４に照らして図１を参照すると、メモリシステム１００はまた、マトリクススイッチ１１６に通信可能に連結される、複数のパケットデコーダ１１８（例えば、パケットデコーダ１２０）を含んでもよい。ホストプロセッサ１１４は、いくつかの実施形態では例示的パケット３００または４００に構造が類似し得る、アウトバウンドパケット１２２を組み立てる。すなわち、アウトバウンドパケット１２２は、コマンドフィールド３１０、アドレスフィールド３２０、および／またはデータフィールド４１０を含有してもよい。次いで、ホストプロセッサ１１４は、以下にさらに説明する様式で、アウトバウンドパケット１２２を、アウトバウンドＳＣＬＩ（例えば、アウトバウンドＳＣＬＩ１１４）を通じて、パケットデコーダ１２０に送信する。
アウトバウンドＳＣＬＩ１１４は、複数のアウトバウンド差動ペアシリアル路（ＤＰＳＰ）１２８を含んでもよい。ＤＰＳＰ１２８は、ホストプロセッサ１１４に通信可能に連結され、アウトバウンドパケット１２２を集合的に輸送してもよい。すなわち、複数のアウトバウンドＤＰＳＰ１２８の各ＤＰＳＰは、第１のデータレートで、アウトバウンドパケット１２２の第１のデータレートのアウトバウンドサブパケット部分を輸送してもよい。
アウトバウンドＳＣＬＩ１１４はまた、複数のアウトバウンドＤＰＳＰ１２８に通信可能に連結される、デシリアライザ１３０を含んでもよい。デシリアライザ１３０は、アウトバウンドパケット１２２の各第１のデータレートのアウトバウンドサブパケット部分を、複数の第２のデータレートのアウトバウンドサブパケットに変換する。複数の第２のデータレートのアウトバウンドサブパケットは、第２のデータレートで、第１の複数のアウトバウンドシングルエンドデータ路（ＳＥＤＰ）１３４を通じて送信される。
第２のデータレートは、第１のデータレートよりも遅い。
アウトバウンドＳＣＬＩ１１４はまた、デシリアライザ１３０に通信可能に連結される、デマルチプレクサ１３８を含んでもよい。デマルチプレクサ１３８は、複数の第２のデータレートのアウトバウンドサブパケットのそれぞれを、複数の第３のデータレートのアウトバウンドサブパケットに変換する。複数の第３のデータレートのアウトバウンドサブパケットは、第３のデータレートで、第２の複数のアウトバウンドＳＥＤＰ１４２を通じて、パケットデコーダ１２０に送信される。第３のデータレートは、第２のデータレートよりも遅い。
パケットデコーダ１２０は、アウトバウンドパケット１２２を受信して、（例えば、例示的パケット３００の）コマンドフィールド３１０、（例えば、例示的パケット３００の）アドレスフィールド３２０、および／または（例えば、例示的パケット４００の）データフィールドを抽出する。いくつかの実施形態では、パケットデコーダ１２０は、対応する一組のメモリボールト選択信号を判定するように、アドレスフィールド３２０を復号する。パケットデコーダ１２０は、一組のメモリボールト選択信号を、インターフェース１４６上のマトリクススイッチ１１６に提示する。ボールト選択信号は、入力データ路１４８を、アウトバウンドパケット１２２に対応するＭＶＣ１０６に切り替えさせる。
ここでインバウンドデータ路に関する説明に戻ると、メモリシステム１００は、マトリクススイッチ１１６に通信可能に連結される、複数のパケットエンコーダ１５４（例えば、パケットエンコーダ１５８）を含んでもよい。パケットエンコーダ１５８は、マトリクススイッチ１１６を介して、複数のＭＶＣ１０４のうちの１つから、インバウンドメモリコマンド、インバウンドメモリアドレス、および／またはインバウンドメモリデータを受信してもよい。パケットエンコーダ１５８は、インバウンドＳＣＬＩ１６４を通じたホストプロセッサ１１４への伝達のために、インバウンドメモリコマンド、アドレス、および／またはデータをインバウンドパケット１６０に符号化する。
いくつかの実施形態では、パケットエンコーダ１５８は、インバウンドパケット１６０を、複数の第３のデータレートのインバウンドサブパケットにセグメント化してもよい。
パケットエンコーダ１５８は、第３のデータレートで、第１の複数のインバウンドシングルエンドデータ路（ＳＥＤＰ）１６６を通じて、複数の第３のデータレートのインバウンドサブパケットを送信してもよい。メモリシステム１００はまた、パケットエンコーダ１５８に通信可能に連結される、マルチプレクサ１６８を含んでもよい。マルチプレクサ１６８は、複数の第３のデータレートのインバウンドサブパケットのサブセットのそれぞれを、第２のデータレートのインバウンドサブパケットに多重化してもよい。マルチプレクサ１６８は、第３のデータレートよりも速い第２のデータレートで、第２の複数のインバウンドＳＥＤＰ１７０を通じて、第２のデータレートのインバウンドサブパケットを送信する。
メモリシステム１００はさらに、マルチプレクサ１６８に通信可能に連結される、シリアライザ１７２を含んでもよい。シリアライザ１７２は、複数の第２のデータレートのインバウンドサブパケットのサブセットのそれぞれを、第１のデータレートのインバウンドサブパケットに集約する。第１のレートのインバウンドサブパケットは、第２のデータレートよりも速い第１のデータレートで、複数のインバウンド差動ペアシリアル路（ＤＰＳＰ）１７４を通じて、ホストプロセッサ１１４に送信される。したがって、コマンド、アドレス、データ情報は、マトリクススイッチ１１６を介して、ＳＣＬＩ１１２を通じて、ホストプロセッサ１１４とＭＶＣ１０４との間で相互に伝達される。
図５Ａを参照すると、メモリシステム５１００は、前述のように組織される１つまたは複数のスタックダイメモリボールト１０２（例えば、メモリボールト１１０）を含む。メモリシステム５１００はまた、メモリシーケンシング動作を提供するように、１対１対応でメモリボールト１０２に通信可能に連結される、複数のＭＶＣ１０４（例えば、ＭＶＣ１０６）を含む。ＭＶＣ１０４のそれぞれはまた、ボールトタイミングモジュール５１０４を含む。論理ダイ２０２上のプロセッサ５１０５は、ボールトタイミングモジュール５１０４に通信可能に連結される。プロセッサ５１０５およびボールトタイミングモジュール５１０４は、一連の書き込みデータインターフェースのトレーニング動作、一連のメモリアレイアクセス信号のトレーニング動作、および／または一連の読み込みインターフェースのトレーニング動作のうちの１つまたは複数を実施するように、協働的に動作する。
図５Ｂを参照すると、ボールトタイミングモジュール５１０４は、１つまたは複数のデータディジット（例えば、ビット）を、１つまたは複数の送信レジスタ（例えば、送信レジスタ５１０６および５１０８）にクロッキングするように、１つまたは複数のデータクロックと関連する１つまたは複数（例えば、一組等の複数）の遅延の集中制御を提供する。送信レジスタ５１０６および５１０８は、それぞれ、ＭＶＣ１０６とメモリボールト１１０との間で、書き込みデータインターフェース５１１０および読み込みデータインターフェース５１１２と関連付けられる。
ボールトタイミングモジュール５１０４はまた、一組のデータビットを１つまたは複数の受信レジスタ（例えば、それぞれ、書き込みデータインターフェース５１１０および書き込みデータインターフェース５１１２と関連する、受信レジスタ５１１４および５１１６）に伝達するために使用される、一組のデータストローブと関連する一組の遅延を制御してもよい。
いくつかの実施形態では、ボールトタイミングモジュール５１０４はまた、メモリアレイアクセスと関連する、一組のメモリアレイタイミングパラメータを制御する。メモリアレイタイミングパラメータは、とりわけ、ロウサイクル時間（ｔＲＣ）、および／またはカラムアドレス遅延（ｔＲＣＤ）期間に対するロウアドレスを含んでもよい。
マスタークロックモジュール５１１８は、そこから一組のデータクロックおよび／または一組のデータストローブを導出するマスタークロックを提供するように、ボールトタイミングモジュール５１０４に通信可能に連結されてもよい。
メモリシステム５１００は、ボールトタイミングモジュール５１０４のコンポーネントとして、書き込みデータ遅延制御モジュール５１２２を含んでもよい。複数の書き込みクロック遅延素子（例えば、遅延素子５１２４および５１２５）は、書き込みデータ遅延制御モジュール５１２２に通信可能に連結される。書き込みクロック遅延素子（例えば、遅延素子５１２４）は、書き込みデータ遅延制御モジュール５１２２から遅延制御コマンドを受信してもよい。遅延素子５１２４はまた、マスタークロック５１１８からマスタークロック信号を受信してもよい。遅延素子５１２４は、遅延コマンドに従って、（例えば、遅延コマンドによって指示される量だけ）マスタークロック信号を遅延させる。遅延素子は、結果として生じる遅延クロック信号を、送信レジスタ５１０６の書き込みクロック入力（例えば、書き込みクロック入力５１２８）に提示する。遅延クロック信号は、１つまたは複数の書き込みデータビットを、送信レジスタ５１０６の１つまたは複数の記憶セル（例えば、記憶セル５１３０）にクロッキングする。
メモリシステム５１００はまた、ボールトタイミングモジュール５１０４のコンポーネントとして、書き込みストローブ遅延制御モジュール５１３２を含んでもよい。書き込みストローブ遅延素子５１３４（例えば、遅延ロックループ（ＤＬＬ）または位相ロックループ（ＰＬＬ））は、書き込みストローブ遅延制御モジュール５１３２に通信可能に連結される。書き込みストローブ遅延素子５１３４は、書き込みストローブ遅延制御モジュール５１３２から遅延制御コマンドを受信し、マスタークロック５１１８からマスタークロック信号を受信してもよい。書き込みストローブ遅延素子５１３４は、遅延制御コマンドによって指示される量だけ、マスタークロック信号を遅延させる。書き込みストローブ遅延素子５１３４は、結果として生じる遅延書き込みストローブを、書き込みストローブドライバ５１３６に提示する。遅延書き込みストローブは、一組の書き込みデータビットを、メモリボールトおよび／またはメモリボールトのサブセクション（例えば、例示的な、メモリボールト１１０と関連するスタックメモリダイ２０４）と関連する、受信レジスタ５１１４にストローブする。
メモリシステム５１００はさらに、ボールトタイミングモジュール５１０４のコンポーネントとして、アレイタイミング制御モジュール５１４０を含んでもよい。アレイタイミングモジュール５１４２は、スタックメモリダイ２０４のコンポーネントとして含まれてもよく、アレイタイミング制御モジュール５１４０に通信可能に連結されてもよい。アレイタイミングモジュール５１４２は、アレイタイミング制御モジュール５１４０からアレイタイミング制御コマンドを受信して、アレイタイミング制御コマンドに従って、メモリアレイタイミングパラメータのうちの１つまたは複数を調整する。１つまたは複数のメモリアレイ（例えば、メモリアレイ５１４４）は、アレイタイミングモジュール５１４２に通信可能に連結され、メモリアレイタイミングパラメータに従うメモリアレイタイミングを使用して動作する。
メモリシステム５１００はまた、ボールトタイミングモジュール５１０４のコンポーネントとして、読み込みデータ遅延制御モジュール５１４８を含んでもよい。複数の読み込みクロック遅延素子（例えば、遅延素子５１５０および５１５１）は、読み込みデータ遅延制御モジュール５１４８に通信可能に連結される。読み込みクロック遅延素子（例えば、遅延素子５１５０）は、読み込みデータ遅延制御モジュール５１４８から、遅延制御コマンドを受信してもよい。遅延素子５１５０はまた、マスタークロック５１１８からマスタークロック信号を受信してもよい。遅延素子５１５０は、遅延コマンドによって指示される量だけ、マスタークロック信号を遅延させる。遅延素子５１５０は、結果として生じる遅延クロック信号を、送信レジスタ５１０８の読み込みクロック入力（例えば、読み込みクロック入力５１５４）に提示する。遅延クロック信号は、１つまたは複数の読み込みデータビットを、送信レジスタ５１０８の記憶セル（例えば、記憶セル５１５６）にクロッキングする。
メモリシステム５１００はまた、ボールトタイミングモジュール５１０４のコンポーネントとして、読み込みストローブ遅延制御モジュール５１５８を含んでもよい。読み込みストローブ遅延素子５１６０（例えば、ＤＬＬまたはＰＬＬ）は、読み込みストローブ遅延制御モジュール５１５８に通信可能に連結される。読み込みストローブ遅延素子５１６０は、読み込みストローブ遅延制御モジュール５１５８から遅延制御コマンドを受信し、マスタークロック５１１８からマスタークロック信号を受信してもよい。読み込みストローブ遅延素子５１６０は、遅延制御コマンドによって指示される量だけ、マスタークロック信号を遅延させる。読み込みストローブ遅延素子５１６０は、結果として生じる遅延読み込みストローブを、読み込みストローブドライバ５１６２に提示する。遅延読み込みストローブは、一組の読み込みデータビットを、ＭＶＣと関連する受信レジスタ５１１６にストローブする。
前述したコンポーネントのうちのいずれかは、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組み合わせの実施形態を含む、多数の方法で実装されてもよい。この文脈での「ソフトウェア」とは、コンピュータによって実行されるコンピュータ可読媒体に記憶された法定のソフトウェア構造を指し、単なるソフトウェアリストではないことに留意されたい。
したがって、メモリシステム１００、５１００；メモリアレイ２００、２０３、２４０、５２７、５１４４；ダイ２０２、２０４；タイル２０５Ａ、２０５Ｂ、２０５Ｃ、２０８、２１２Ｂ、２１２Ｃ、２１２Ｄ；「Ｚ」次元２２０；経路２２４、１４８、５４２；メモリボールト２３０、１０２、１１０；ＭＶＣ１０４、１０６；ＳＣＬＩ１１２、１１３、１１４、１１５、１６４；プロセッサ１１４、５００４；マトリクススイッチ１１６；レジスタ１１７；パケット３００、４００、１２２、１６０；パケットデコーダ１１８、１２０；フィールド３１０、３２０、４１０；ＤＰＳＰ１２８、１７４；デシリアライザ１３０；ＳＥＤＰ１３４、１４２、１６６、１７０；デマルチプレクサ１３８；インターフェース１４６；パケットエンコーダ１５４、１５８；マルチプレクサ１６８；シリアライザ１７２；ボールトタイミングモジュール５１０４；プロセッサ５１０５；レジスタ５１０６、５１０８、５１１４、５１１６；インターフェース５１１０、５１１２；クロックモジュール５１１８；制御モジュール５１２２、５１３２、５１４０、５１４８、５１５８；遅延素子５１２４、５１２５、５１３４、５１５０、５１５１、５１６０；クロック入力５１２８、５１５４；記憶セル５１３０、５１５６；ドライバ５１３６、５１６２；およびタイミングモジュール５１４２は、全て、本明細書で「モジュール」として特徴付けられ得る。
モジュールは、所望に応じてメモリシステム１００の設計者によって、および種々の実施形態の特定の実装例の必要に応じて、ハードウェア回路、光学的コンポーネント、シングルまたはマルチプロセッサ回路、メモリ回路、コンピュータ可読媒体に記憶されたソフトウェアプログラムモジュールおよびオブジェクト、ファームウェア、ならびにそれらの組み合わせを含んでもよい。
種々の実施形態の装置およびシステムは、システム１００およびシステム５１００等の、高密度、マルチリンク、高スループットの半導体メモリシステム以外のアプリケーションで有用であり得る。したがって、本発明の種々の実施形態は、そのように限定されるべきではない。例示的メモリシステム１００および５１００は、種々の実施形態の構造の一般的な理解を提供することを意図する。それらは、本明細書に説明する構造を活用する場合がある装置およびシステムの全ての要素および特徴の完全な説明としての役割を果たす意図はない。
種々の実施形態の新規装置およびシステムは、コンピュータに使用される電子回路、通信および信号処理回路、シングルプロセッサまたはマルチプロセッサモジュール、単一または複数の組み込みプロセッサ、マルチコアプロセッサ、データスイッチ、ならびに、多層のマルチチップモジュールを含むアプリケーション特有のモジュールを含む、またはそれらに組み込まれる場合がある。そのような装置およびシステムはさらに、サブコンポーネントとして、テレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（モーション・ピクチャー・エキスパーツ・グループ、音響層３）プレーヤ）、車両、医療デバイス（例えば、心臓モニタ、血圧モニタ等）、セットトップボックス、およびその他等の種々の電子システム内に含まれる場合がある。いくつかの実施形態は、多数の方法を含んでもよい。
図６Ａおよび６Ｂは、種々の例示的実施形態に従う、方法１１００を例示する流れ図である。方法１１００は、１つまたは複数のデータクロックと関連する一組の遅延をプログラム的に制御することを含んでもよい。データクロックは、一組のデータディジット（例えば、ビット）を、ＭＶＣと、ＭＶＣに対応するメモリボールトとの間でデータを伝達するために使用されるインターフェース（例えば、図５Ｂのインターフェース５１１０、５１１２）と関連する１つまたは複数の送信レジスタ（例えば、図５Ｂの送信レジスタ５１０６、５１０８）にクロッキングするために使用される。送信レジスタは、書き込みデータをインターフェースに提示するように、ＭＶＣ上に位置してもよく、または書き込みデータをインターフェースに提示するように、メモリボールトの中のメモリアレイダイ上に位置してもよい。
方法１１００はまた、一組のデータビットを、ＭＶＣ上および／またはメモリボールト上の１つまたは複数の受信レジスタに伝達するために使用される１つまたは複数のデータストローブと関連する、一組の遅延をプログラム的に制御することを含んでもよい。方法１１００はさらに、メモリアレイアクセス（例えば、メモリアレイダイ上のメモリアレイにアクセスするために使用される、メモリアレイタイミング信号）と関連する、１つまたは複数のパラメータをプログラム的に制御することを含んでもよい。
方法１１００は、ブロック１１０６で、アレイタイミング制御モジュール（例えば、図５ＢのＭＶＣ１０６と関連する、アレイタイミング制御モジュール５１４０）から、１つまたは複数のメモリアレイタイミング制御コマンドを受信することから開始してもよい。方法１１００は、ブロック１１０８で、アレイタイミング制御コマンドに従って、メモリアレイと関連する、１つまたは複数のメモリアレイタイミングパラメータを調整することを継続してもよい。タイミングパラメータは、前述のように、とりわけ、ｔＲＣおよび／またはｔＲＣＤを含んでもよい。方法１１００は、ブロック１１１０で、調整されたメモリアレイタイミングパラメータに従うメモリアレイタイミングを使用して、書き込みデータおよび／または読み込みデータ動作を実施するように、メモリアレイにアクセスすることを含んでもよい。
方法１１００はまた、ブロック１１１２で、書き込みデータ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを含んでもよい。ブロック１１１４で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。方法１１００はさらに、ブロック１１１６で、遅延クロック信号を、ＭＶＣと関連する送信レジスタの書き込みクロック入力に提示することを含んでもよい。結果的に、ブロック１１１８で、１つまたは複数の書き込みデータビットが、ＭＶＣと関連する送信レジスタの記憶セルにクロッキングされてもよい。
方法１１００は、ブロック１１２２で、書き込みストローブ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを継続してもよい。方法１１００は、ブロック１１２４で、一組のデータストローブのうちの１つまたは複数を遅延させるように、ＤＬＬと関連する遅延および／またはＰＬＬと関連する位相角を選択することを含んでもよい。ブロック１１２６で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。図６Ｂを参照すると、方法１１００は、ブロック１１２８で、遅延書き込みストローブを書き込みストローブドライバに提示することを含んでもよい。その結果、ブロック１１３０で、一組の書き込みデータビットが、メモリボールトと関連する受信レジスタおよび／またはメモリボールトのサブセクション（例えば、図５Ｂの、メモリボールト１１０と関連するスタックダイ２０４）にストローブされてもよい。
方法１１００は、ブロック１１３２で、読み込みデータ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを継続してもよい。ブロック１１３４で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。方法１１００は、ブロック１１３６で、遅延クロック信号を、メモリボールトおよび／またはメモリボールトのサブセクションと関連する送信レジスタの読み込みクロック入力に提示することを含んでもよい。結果的に、ブロック１１３８で、１つまたは複数の読み込みデータビットが、メモリボールトおよび／またはメモリボールトのサブセクションと関連する送信レジスタの記憶セルにクロッキングされてもよい。
方法１１００はさらに、ブロック１１４２で、読み込みストローブ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを継続してもよい。ブロック１１４４で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。方法１１００は、ブロック１１４６で、遅延読み込みストローブを読み込みストローブドライバに提示することを含んでもよい。その結果、ブロック１１４８で、一組の読み込みデータビットが、ＭＶＣと関連する、受信レジスタにストローブされてもよい。
図７は、種々の例示的実施形態に従う、方法１２００を例示する流れ図である。方法１２００は、メモリボールト、スタックダイ、および／またはメモリアレイレベルにおいて、データおよび／またはストローブタイミングをトレーニングすること含んでもよい。方法１２００はまた、ｔＲＣおよび／またはｔＲＣＤ等の、メモリアレイアクセスタイミング信号をトレーニングすること含んでもよい。マルチボールトメモリシステムでボールトごとを基準に、および／またはボールトサブセクションを基準に、タイミングシグナルのトレーニング動作を実施することで、種々のメモリボールトおよび／またはサブセクションが、異なるアクセスレイテンシで動作することを可能にし得る。結果として、製造歩留まりの増大が生じ得る。
方法１２００は、ブロック１２０６で、スタックダイメモリシステムの中の複数のメモリボールトのそれぞれについて、１つまたは複数の独立したデータアイトレーニング動作（例えば、データおよび／またはストローブタイミング）、および／または独立したメモリアレイタイミングトレーニング動作を実施することから開始してもよい。方法は、ブロック１２１０で、複数のメモリアクセスレイテンシでスタックダイメモリシステムを動作させることを継続してもよい。各メモリアクセスレイテンシは、メモリボールトのうちの１つまたは複数に対応する。
方法１２００はまた、ブロック１２１４で、メモリシステムの中の各ボールトと関連する一組のスタックメモリアレイダイのそれぞれについて、１つ以上の独立したデータアイトレーニング動作および／または独立したメモリアレイタイミングトレーニング動作を実施することを含んでもよい。方法はさらに、ブロック１２１８で、複数のメモリダイアクセスレイテンシでスタックダイメモリシステムを動作させることを含んでもよい。各メモリダイアクセスレイテンシは、メモリアレイダイのうちの１つまたは複数に対応する。
方法１２００は、ブロック１２２２で、各メモリアレイダイと関連する一組のメモリアレイタイルのそれぞれについて、１つ以上の独立したデータアイトレーニング動作および／または独立したメモリアレイタイミングトレーニング動作を実施することを継続してもよい。方法１２００はまた、ブロック１２２６で、複数のメモリアレイタイルアクセスレイテンシでスタックダイメモリシステムを動作させることを含んでもよい。各レイテンシは、メモリアレイタイルのうちの１つまたは複数に対応する。
図８Ａ、８Ｂ、および８Ｃは、種々の例示的実施形態に従う方法を例示する、流れ図である。方法１３００は、スタックダイメモリボールトと関連するＭＶＣにおいて、データアイトレーニング動作および／またはメモリアレイタイミングトレーニング動作を実施することを含んでもよい。
方法１３００は、ブロック１３０４で、ＭＶＣと関連する書き込みデータインターフェース（例えば、図５Ｂの書き込みデータインターフェース５１１０）をトレーニングすることを開始してもよい。方法１３００は、ブロック１３０６で、公称クロック速度よりも低いクロック速度で、書き込みデータインターフェースを動作させることを含んでもよい。そうすることで、トレーニング前の、動作上の書き込みデータインターフェースの確立を促進し得る。
方法１３００は、ブロック１３１０で、第１の一連の反復を使用して、１つまたは複数の書き込みデータクロックと関連する遅延を漸増的に調整することを継続してもよい。書き込みデータクロックは、一組の書き込みデータビットを、送信レジスタ（例えば、図５Ｂの送信レジスタ５１０６）にクロッキングするために使用されてもよい。いくつかの実施形態はまた、ブロック１３１２で、第２の一連の反復を使用して、書き込みデータストローブと関連する遅延を漸増的に調整することを含んでもよい。書き込みデータストローブは、メモリボールトにおいて、一組の書き込みデータビットを受信レジスタにクロッキングするために使用されてもよい。第１の一連の反復は、第２の一連の反復の中に入れ子にされる、もしくはその逆であってもよく、または、書き込みデータクロックおよび書き込みデータストローブと関連する遅延を、相互に反復してもよい。
方法１３００はさらに、ブロック１３１４で、第１および／または第２の一連の反復に従って、一組の書き込みデータビットを含む公知のデータパターンをメモリボールトに書き込むことを継続してもよい。
方法１３００はまた、ブロック１３１５で、書き込みデータビットがメモリーボールトにおいて成功裏に受信されたかどうかを判定するように、書き込みデータクロックおよび／または書き込みデータストローブの各調整に続いて、メモリボールトからのフィードバック信号を監視することを含んでもよい。フィードバック信号は、メモリボールトで書き込みデータビットのうちの１つ以上の受信の成功を示すように、メモリボールトからＭＶＣに送信される１つ以上のフィードバックビットとして構成されてもよい。代替的に、フィードバック信号は、低速読み込みデータインターフェースを介して、メモリボールトからＭＶＣに送信される１つ以上のデータワードとして構成されてもよい。
方法１３００はさらに、ブロック１３１６で、書き込みデータクロックおよび／または書き込みデータストローブと関連する一組の動作上の遅延を選択することを含んでもよい。最も少ないデータエラーをもたらす書き込みデータクロックおよび／または書き込みデータストローブの調整範囲内の一組の遅延を、一組の書き込みデータの動作上の遅延として選択してもよい。
方法１３００は、ブロック１３２０で、メモリボールトと関連するメモリアレイアクセスタイミングをトレーニングすることを継続してもよい。方法１３００は、ブロック１３２２で、第３の一連の反復を使用して、１つまたは複数のメモリアレイタイミングパラメータを漸増的に調整することを含んでもよい。このようなパラメータには、メモリアレイアクセスタイミング信号（例えば、ｔＲＣおよび／またはｔＲＣＤ）が挙げられる。方法１３００はまた、ブロック１３２４で、各反復時に、一組の書き込みデータビットの公知のデータパターンを書き込むことを含んでもよい。公知のデータパターンは、メモリボールトと関連するダイ上の１つまたは複数のメモリアレイに書き込まれてもよい。
方法１３００は、図８Ｂのブロック１３２６で、各反復時に、メモリアレイから公知のデータパターンにアクセスすることを継続してもよい。ブロック１３２８で、メモリボールトからのフィードバック信号は、メモリアレイタイミングパラメータの各調整に続いて、ＭＶＣにおいて監視されてもよい。フィードバック信号は、前述のように、低速読み込みデータインターフェースを介してメモリボールトからＭＶＣに送信される１つ以上のデータワードとして、および／または他の何らかのインターフェースを通じて送信される１つ以上のフィードバックビットとして構成されてもよい。
方法１３００はまた、ブロック１３２９で、フィードバック信号を使用して、書き込みデータビットが成功裏にメモリアレイに書き込まれたか、およびそこから読み込まれたかを判定することを含んでもよい。方法１３００はさらに、ブロック１３３０で、最も少ないデータエラーをもたらす一組のメモリアレイタイミングパラメータ設定を選択することを含んでもよい。
方法１３００は、ブロック１３３２で、メモリボールトまたはそのサブセクションと関連する読み込みデータインターフェース（例えば、図５Ｂの読み込みデータインターフェース５１１２）をトレーニングすることを継続してもよい。ブロック１３３４で、読み込みデータインターフェーストレーニングは、公称クロック速度よりも低いクロック速度で、読み込みデータインターフェースを動作させることを含んでもよい。そうすることで、読み込みインターフェーストレーニング動作を実施する前の、動作上の読み込みデータインターフェースの確立を促進し得る。
方法１３００は、ブロック１３３６で、第４の一連の反復を使用して、１つまたは複数の読み込みデータクロックと関連する遅延を漸増的に調整することを含んでもよい。ブロック１３３８で、読み込みデータクロックは、一組の読み込みデータビットを、送信レジスタ（例えば、図５Ｂの送信レジスタ５１０８）にクロッキングするために使用されてもよい。一組の読み込みデータビットは、公知のデータパターンを備えてもよい。いくつかの実施形態はまた、ブロック１３４０で、第５の一連の反復を使用して、読み込みデータストローブと関連する遅延を漸増的に調整することを含んでもよい。ブロック１３４２で、読み込みデータストローブは、ＭＶＣにおいて複数の読み込みデータビットを受信レジスタにストローブするために使用されてもよい。
図８Ｃを継続すると、方法１３００は、したがって、ブロック１３４４で、第４および／または第５の一連の反復のそれぞれについて、ＭＶＣにおいて受信データパターンを読み込むことと、ブロック１３４６で、受信データパターンを公知のデータパターンと比較することとを含んでもよい。方法１３００はさらに、ブロック１３４８で、ＭＶＣにおいて読み込みデータビットが成功裏に受信されたかどうかを判定することを含んでもよい。
方法１３００はさらに、ブロック１３５０で、読み込みデータクロックおよび／または読み込みデータストローブと関連する一組の動作上の遅延を選択することを含んでもよい。最も少ないデータエラーをもたらす読み込みデータクロックおよび／または読み込みデータストローブの調整範囲内の一組の遅延を、一組の読み込みデータの動作上の遅延として選択してもよい。
本明細書に記載される活動は、記載される順序以外の順序で実行されてもよいことに留意されたい。本明細書で特定される方法に関して記載される種々の活動はまた、繰り返し、連続的、および／または並列的様式で実行されてもよい。
ソフトウェアプログラムは、ソフトウェアプログラムで定義される関数を実行するように、コンピュータに基づくシステムの中のコンピュータ可読媒体から起動されてもよい。本明細書に開示される方法を実装および実施するように設計されるソフトウェアプログラムを作成するように、種々のプログラミング言語が採用されてもよい。プログラムは、ＪａｖａまたはＣ＋＋等のオブジェクト指向言語を使用して、オブジェクト指向の形式で構築されてもよい。代替的に、プログラムは、アセンブリまたはＣ等の手続き型言語を使用して、手続き指向の形式で構築されてもよい。ソフトウェアコンポーネントは、とりわけ、アプリケーションプログラムインターフェース、プロセス間通信技術、リモートプロシージャコールを含む、公知の機構を使用して通信してもよい。種々の実施形態の教示は、任意の特定のプログラミング言語または環境に限定されない。
加えて、データクロックおよびストローブの校正は、マルチボールトシステムの中の各メモリボールトまたはメモリボールトのサブセクションについて、個々に実施されてもよい。例えば、メモリボールトに対応するダイのスタックの中の各ダイは、別々にトレーニングされてもよい。結論的には、メモリボールトを製造するために、より広範囲のタイミング能力を伴うメモリアレイダイが使用されてもよい。結果として、製造歩留まりの増大およびコストの減少が生じ得る。
限定ではなく例示を目的に、添付図面は、本発明の要旨が実施され得る特定の実施形態を示す。例示される実施形態は、当業者が本明細書に開示される教示を実施することができるように、十分詳細に説明される。この開示の範囲から逸脱することなく、構造的および論理的置換を行い得るように、他の実施形態が使用されても、それらから導出されてもよい。したがって、この発明を実施するための形態は、限定的な意味で解釈されるべきではない。種々の実施形態の幅は、添付の特許請求の範囲、およびそのような特許請求の範囲が権利を与えられるあらゆる範囲の同等物によって定義される。
本発明の要旨のこのような実施形態は、２つ以上の発明が実際に開示される場合には、便宜上、およびこの出願をいかなる単一の発明にも、または発明の概念にも自発的に限定することを意図せずに、本明細書で「発明」という用語によって個々に、または集合的に言及され得る。したがって、具体的な実施形態を本明細書に例示および説明してきたが、同じ目的を達成すると見込まれる任意の配設は、示された特定の実施形態と置き換えられてもよい。この開示は、種々の実施形態の任意および全ての改作または変形を対象とすることが意図される。本明細書で具体的に説明されていない上記実施形態と他の実施形態との組み合わせが、上記の説明を再考することによって、当業者には明らかとなるであろう。
読者が技術的開示の本質を迅速に確認することを可能にする、要約書を要求する、連邦規則集第３７編第１．７２（ｂ）項に従うように、本開示の要約書を提供する。これは、それが特許請求の範囲の範囲または意味を解釈する、または制限するために使用されないという理解のもとで提出される。上述の発明を実施するための形態において、開示を合理化する目的で、種々の特徴を単一の実施形態にまとめている。この開示方法は、本発明の請求される実施形態が、各請求項に明確に述べられた以上の特徴を要求するものとして解釈すべきではない。むしろ、本発明の要旨は、単一の開示された実施形態の全ての特徴よりも少ない場合がある。各請求項が別個の実施形態としてそれ自体に依存する状態で、発明を実施するための形態に組み込まれる。

Claims (30)

  1. メモリシステムであって、
    複数のメモリアレイを備えるメモリボールトであって、前記メモリアレイは、複数のスタックメモリダイ上に位置する、メモリボールドと、
    前記メモリボールトと関連する制御、切り替え、または通信論理のうちの少なくとも１つを提供するように、前記メモリダイをスタックした論理ダイ上に位置し、かつ前記メモリボールトに通信可能に連結される、メモリボールトコントローラ（ＭＶＣ）であって、前記ＭＶＣは、データディジットを前記ＭＶＣと関連する記憶セルにクロッキングする、データクロックと関連する遅延の制御、前記メモリボールトおよび／または前記メモリボールドのサブセクションと関連する記憶セルに前記データディジットを伝達する、データストローブと関連する遅延の制御、および／またはメモリアレイアクセスと関連するメモリアレイタイミングパラメータの制御を提供するように、ボールトタイミングモジュールと関連付けられる、メモリボールトコントローラ（ＭＶＣ）と、
    を備える、メモリシステム。
  2. 前記ボールトタイミングモジュールに命令して、一連の書き込みデータインターフェーストレーニング動作、一連のメモリアレイアクセス信号トレーニング動作、または一連の読み込みインターフェーストレーニング動作のうちの少なくとも１つを実施するように、前記ボールトタイミングモジュールに通信可能に連結される、プロセッサをさらに備える、請求項１に記載のメモリシステム。
  3. 前記データクロックまたは前記データストローブのうちの少なくとも１つをそこから導出するマスタークロックを提供するように、前記ボールトタイミングモジュールに通信可能に連結される、マスタークロックモジュールをさらに備える、請求項１に記載のメモリシステム。
  4. 前記ボールトタイミングモジュールは、書き込みデータ遅延制御モジュールを含み、前記ＭＶＣはさらに、書き込みクロック遅延素子と、書き込みクロック入力とを含み、前記遅延素子は、前記書き込みデータ遅延制御モジュールに通信可能に連結され、前記遅延素子は、前記書き込みデータ遅延制御モジュールからの遅延制御コマンド、およびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、および前記書き込みクロック入力は、前記遅延クロック信号に従って、前記データディジットを前記ＭＶＣと関連する前記記憶セルにクロッキングする、請求項１に記載のメモリシステム。
  5. 前記ＭＶＣと関連する前記記憶セルは、前記論理ダイ上に位置する、請求項４に記載のメモリシステム。
  6. 前記ボールト制御モジュールは、書き込みストローブ遅延制御モジュールを含み、前記ＭＶＣはさらに、書き込みストローブ遅延素子と、書き込みストローブドライバとを含み、前記遅延素子は、前記書き込みストローブ遅延制御モジュールに通信可能に連結され、前記遅延素子は、前記書き込みストローブ遅延制御モジュールからの遅延制御コマンド、およびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、および前記書き込みストローブドライバは、前記遅延クロック信号に従って、前記データディジットを、前記メモリボールトと関連する前記記憶セルおよび／または前記メモリボールトの前記サブセクションにストローブする、請求項１に記載のメモリシステム。
  7. 前記ボールト制御モジュールは、アレイタイミング制御モジュールを含み、前記メモリボールトは、前記アレイタイミング制御モジュールからアレイタイミング制御コマンドを受信し、前記アレイタイミング制御コマンドに従って、少なくとも１つのメモリアレイタイミングパラメータを調整するように、前記アレイタイミング制御モジュールに通信可能に連結される、アレイタイミングモジュールを含む、請求項１に記載のメモリシステム。
  8. 前記メモリアレイタイミングパラメータは、ロウサイクル時間（ｔＲＣ）、またはカラムアドレス遅延（ｔＲＣＤ）期間に対するロウアドレスのうちの少なくとも１つを備える、請求項１に記載のメモリシステム。
  9. 前記ボールト制御モジュールは、読み込みデータ遅延制御モジュールを含み、前記メモリボールトは、読み込みクロック遅延素子と、読み込みクロック入力とを含み、前記読み込みクロック遅延素子は、前記読み込みデータ遅延制御モジュールに通信可能に連結され、前記遅延素子は、前記読み込みデータ遅延制御モジュールからの遅延制御コマンド、およびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、および前記読み込みクロック入力は、前記遅延クロック信号に従って、データディジットを、前記メモリボールトと関連する送信レジスタに、または前記メモリボールトの前記サブセクションにクロッキングする、請求項１に記載のメモリシステム。
  10. 前記ボールト制御モジュールは、読み込みストローブ遅延制御モジュールを含み、前記メモリボールトは、読み込みストローブ遅延素子と、読み込みストローブドライバとを含み、前記遅延素子は、前記読み込みストローブ遅延制御モジュールに通信可能に連結され、前記遅延素子は、前記読み込みストローブ遅延制御モジュールからの遅延制御コマンド、およびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、および前記読み込みストローブドライバは、前記遅延クロックに従って、データディジットを前記ＭＶＣと関連する受信レジスタにストローブする、請求項１に記載のメモリシステム。
  11. 前記読み込みストローブ遅延素子は、遅延ロックループまたは位相ロックループのうちの少なくとも１つを備える、請求項１０に記載のメモリシステム。
  12. 前記メモリボールトの前記サブセクションは、前記メモリダイのうちの１つである、請求項１に記載のメモリシステム。
  13. 方法であって、
    データディジットを、メモリボールトコントローラ（ＭＶＣ）と前記ＭＶＣに対応するメモリボールトとの間でデータを伝達するために使用されるインターフェースと関連する記憶セルにクロッキングすることと関連する遅延、前記インターフェースと関連する他の記憶セルに前記データビットを伝達することと関連する遅延、または前記メモリボールトのメモリアレイにアクセスすることと関連するタイミングパラメータのうちの少なくとも１つを制御することを含む、
    方法。
  14. 前記インターフェースと関連する前記記憶セルは、前記ＭＶＣと関連する送信レジスタを備え、前記制御は、
    遅延制御コマンドおよびクロック信号を受信することと、
    前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
    前記遅延クロック信号に従って、前記データディジットを前記ＭＶＣと関連する前記送信レジスタにクロッキングすることと、
    を含む、請求項１３に記載の方法。
  15. インターフェースと関連する前記他の記憶セルは、前記メモリアレイと関連する受信レジスタを備え、前記制御することは、
    遅延制御コマンドおよびクロック信号を受信することと、
    前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
    前記遅延クロック信号に従って、前記データディジットを前記メモリアレイと関連する前記受信レジスタにストローブすることと、
    を含む、請求項１３に記載の方法。
  16. 前記インターフェースと関連する前記記憶セルは、前記メモリアレイと関連する送信レジスタを備え、前記制御することは、
    遅延制御コマンドおよびクロック信号を受信することと、
    前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
    前記遅延クロック信号に従って、前記データビットを前記メモリアレイと関連する前記送信レジスタにクロッキングすることと、
    を含む、請求項１３に記載の方法。
  17. 前記インターフェースと関連する前記他の記憶セルは、前記ＭＶＣと関連する受信レジスタを備え、前記制御することは、
    遅延制御コマンドおよびクロック信号を受信することと、
    前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
    前記データビットを前記ＭＶＣと関連する前記受信レジスタにストローブすることと、
    を含む、請求項１３に記載の方法。
  18. 前記制御することは、
    アレイタイミング制御コマンドを受信することと、
    前記タイミング制御コマンドに従って、前記メモリアレイと関連する前記メモリアレイタイミングパラメータを調整することと、
    前記調整パラメータに従って、前記アレイを動作させることと、
    を含む、請求項１３に記載の方法。
  19. 前記制御することは、
    前記遅延のうちの少なくとも１つを制御するように、遅延ロックループ（ＤＬＬ）と関連する遅延、または位相ロックループ（ＰＬＬ）と関連する位相角のうちの少なくとも１つを選択することを含む、
    請求項１３に記載の方法。
  20. 方法であって、
    スタックダイメモリボールトと関連するメモリボールトコントローラ（ＭＶＣ）において、データアイトレーニング動作またはメモリアレイタイミングトレーニング動作のうちの少なくとも１つを実施することを含む、
    方法。
  21. 前記トレーニングすることは、
    前記ＭＶＣと関連する書き込みデータインターフェースをトレーニングすることと、
    前記メモリボールトまたは前記メモリボールトのサブセクションのうちの少なくとも１つと関連する、メモリアレイアクセスタイミングをトレーニングすることと、
    前記メモリボールトまたは前記メモリボールトのサブセクションのうちの前記少なくとも１つと関連する、読み込みデータインターフェースをトレーニングすること、
    のうちの少なくとも１つを含む、請求項２０に記載の方法。
  22. 動作上の書き込みデータインターフェースまたは動作上の読み込みデータインターフェースのうちの少なくとも１つの確立を促進するように、公称クロック速度よりも低いクロック速度で、前記書き込みデータインターフェースまたは前記読み込みデータインターフェースのうちの少なくとも１つを動作させることをさらに含む、請求項２０に記載の方法。
  23. 前記トレーニングすることは、
    第１の一連の反復を使用して、複数のデータビットを送信レジスタにクロッキングするために使用されるデータクロックと関連する遅延を調整すること、または第２の一連の反復を使用して、前記複数のデータビットを受信レジスタにストローブするために使用されるデータストローブと関連する遅延を調整すること、のうちの少なくとも１つと、
    前記データビットが、前記受信レジスタで成功裏に受信されたかどうかを判定することと、
    前記判定アクションに従って、前記データクロックと関連する動作上の遅延または前記データストローブと関連する動作上の遅延のうちの少なくとも１つを選択することと、
    を含む、請求項２０に記載の方法。
  24. 第３の一連の反復を使用して、複数の付加的なデータビットを前記ＭＶＣの受信レジスタにストローブするために使用される付加的なデータストローブと関連する遅延を調整することと、
    前記付加的なデータビットが、前記ＭＶＣにおいて前記受信レジスタで成功裏に受信されたかどうかを判定することと、
    前記判定アクションに従って、前記付加的なデータストローブと関連する動作上の遅延を選択することと、
    をさらに含む、請求項２３に記載の方法。
  25. 前記データビットが成功裏に受信されたかどうかを判定することは、前記データクロックまたは前記データストローブの各調整に続いて、フィードバック信号を監視することを含む、請求項２３に記載の方法。
  26. 前記フィードバック信号は、前記メモリボールトと前記ＭＶＣとの間で伝達されるフィードバックビット、または低速データインターフェースを介して、前記メモリボールトと前記ＭＶＣとの間で伝達されるデータワードのうちの少なくとも１つを含む、請求項２５に記載の方法。
  27. 前記トレーニングすることは、
    一連の反復を使用して、メモリアレイタイミングパラメータを調整することと、
    前記一連の反復のそれぞれにおいて、複数の書き込みデータビットを含むデータパターンを、前記メモリボールトと関連するダイ上の少なくとも１つのメモリアレイに書き込むことと、
    前記調整のうちのどれが最も少ないデータエラーをもたらしたかを判定することと、
    前記判定アクションに従って、動作上のメモリアレイタイミングパラメータ設定を選択することと、
    を含む、請求項２０に記載の方法。
  28. 前記メモリアレイタイミングパラメータは、ロウサイクル時間（ｔＲＣ）、またはカラムアドレス遅延（ｔＲＣＤ）期間に対するロウアドレスのうちの少なくとも１つを備える、請求項２７に記載の方法。
  29. 方法であって、
    スタックダイメモリシステムの中の複数のメモリボールトのそれぞれについて、スタックダイメモリシステムの中の複数のメモリダイのそれぞれについて、および／またはスタックダイメモリシステムの中の複数のタイルのそれぞれについて、第１の組の独立データアイトレーニング動作、または一組の独立メモリアレイタイミングトレーニング動作のうちの少なくとも１つを実施することと、
    複数のメモリアクセスレイテンシで前記スタックダイメモリシステムを動作させることであって、前記複数のメモリアクセスレイテンシは、前記複数のメモリボールト、前記複数のメモリダイ、または前記複数のタイルのうちのそれぞれ１つに対応する、ことと、
    を含む、方法。
  30. 前記トレーニングすることは、
    第１の一連の反復を使用して、複数のデータビットを送信レジスタにクロッキングするために使用されるデータクロックと関連する遅延を調整すること、または第２の一連の反復を使用して、前記複数のデータビットを受信レジスタにストローブするために使用されるデータストローブと関連する遅延を調整すること、のうちの少なくとも１つと、
    前記データビットが前記受信レジスタで成功裏に受信されたかどうかを判定することと、
    前記判定アクションに従って、前記データクロックと関連する動作上の遅延または前記データストローブと関連する動作上の遅延のうちの少なくとも１つを選択することと、
    を含む、請求項２９に記載の方法。
JP2011549236A 2009-02-04 2010-02-03 スタックダイメモリシステムおよびスタックダイメモリシステムをトレーニングするための方法 Active JP5820727B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/365,712 2009-02-04
US12/365,712 US8683164B2 (en) 2009-02-04 2009-02-04 Stacked-die memory systems and methods for training stacked-die memory systems
PCT/US2010/023067 WO2010091094A2 (en) 2009-02-04 2010-02-03 Stacked-die memory systems and methods for training stacked-die memory systems

Publications (2)

Publication Number Publication Date
JP2012517066A true JP2012517066A (ja) 2012-07-26
JP5820727B2 JP5820727B2 (ja) 2015-11-24

Family

ID=42397621

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011549236A Active JP5820727B2 (ja) 2009-02-04 2010-02-03 スタックダイメモリシステムおよびスタックダイメモリシステムをトレーニングするための方法

Country Status (7)

Country Link
US (2) US8683164B2 (ja)
EP (1) EP2394272B1 (ja)
JP (1) JP5820727B2 (ja)
KR (2) KR101825274B1 (ja)
CN (1) CN102341860B (ja)
TW (1) TWI520146B (ja)
WO (1) WO2010091094A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016512360A (ja) * 2013-03-15 2016-04-25 マイクロン テクノロジー， インク． コントローラ及びメモリのスタックを備えたフレキシブルなメモリシステム
US9620183B2 (en) 2009-02-04 2017-04-11 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8018752B2 (en) 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
JP2012059184A (ja) * 2010-09-13 2012-03-22 Nec Computertechno Ltd メモリコントローラ、これを備えたメモリシステム及びメモリデバイスの制御方法
US8921991B2 (en) 2011-09-01 2014-12-30 Chengdu Haicun Ip Technology Llc Discrete three-dimensional memory
US8570063B2 (en) 2011-10-25 2013-10-29 Micron Technology, Inc. Methods and apparatuses including an adjustable termination impedance ratio
US9448947B2 (en) 2012-06-01 2016-09-20 Qualcomm Incorporated Inter-chip memory interface structure
KR20140065678A (ko) * 2012-11-20 2014-05-30 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법
US9224442B2 (en) 2013-03-15 2015-12-29 Qualcomm Incorporated System and method to dynamically determine a timing parameter of a memory device
US10956044B2 (en) * 2013-05-16 2021-03-23 Advanced Micro Devices, Inc. Memory system with region-specific memory access scheduling
US9767868B2 (en) * 2014-01-24 2017-09-19 Qualcomm Incorporated Providing memory training of dynamic random access memory (DRAM) systems using port-to-port loopbacks, and related methods, systems, and apparatuses
KR102173881B1 (ko) * 2015-04-10 2020-11-04 에스케이하이닉스 주식회사 스큐 제거 동작을 수행하는 반도체 장치
US9829913B2 (en) * 2015-06-02 2017-11-28 Goodrich Corporation System and method of realignment of read data by SPI controller
KR20180083975A (ko) 2017-01-13 2018-07-24 삼성전자주식회사 트레이닝 동작을 수행하는 메모리 시스템
KR102375695B1 (ko) * 2017-03-14 2022-03-18 에스케이하이닉스 주식회사 데이터 전송 트레이닝 방법 및 이를 수행하는 데이터 저장 장치
US10446198B2 (en) * 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10437514B2 (en) * 2017-10-02 2019-10-08 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10936221B2 (en) 2017-10-24 2021-03-02 Micron Technology, Inc. Reconfigurable memory architectures
US10915474B2 (en) 2017-11-29 2021-02-09 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US10628354B2 (en) 2017-12-11 2020-04-21 Micron Technology, Inc. Translation system for finer grain memory architectures
US10997095B2 (en) * 2018-08-21 2021-05-04 Micron Technology, Inc. Training procedure for receivers associated with a memory device
KR20200078982A (ko) 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 트래이닝 기능을 갖는 반도체 장치 및 반도체 시스템
KR102648186B1 (ko) 2018-12-24 2024-03-18 에스케이하이닉스 주식회사 트래이닝 기능을 갖는 반도체 시스템
KR20200124575A (ko) * 2019-04-24 2020-11-03 에스케이하이닉스 주식회사 복수의 메모리 장치들을 갖는 메모리 시스템 및 메모리 시스템에서의 트레이닝 방법
US10861517B1 (en) * 2019-06-20 2020-12-08 Micron Technology, Inc. Systems and methods involving memory-side (NAND-side) write training to improve data valid windows
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
US11164613B2 (en) * 2019-12-02 2021-11-02 Micron Technology, Inc. Processing multi-cycle commands in memory devices, and related methods, devices, and systems
CN114255806B (zh) * 2020-09-23 2023-07-07 长鑫存储技术有限公司 数据通路接口电路、存储器和存储系统
US11810638B2 (en) 2020-09-29 2023-11-07 Samsung Electronics Co., Ltd. Memory device including multiple memory chips and data signal lines and a method of operating the memory device
CN115344215A (zh) * 2022-08-29 2022-11-15 深圳市紫光同创电子有限公司 存储器训练方法及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001290697A (ja) * 2000-04-06 2001-10-19 Hitachi Ltd 情報処理システム
WO2007038225A2 (en) * 2005-09-26 2007-04-05 Rambus Incorporated A memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
WO2007095080A2 (en) * 2006-02-09 2007-08-23 Metaram, Inc. Memory circuit system and method
US20080080261A1 (en) * 2005-09-26 2008-04-03 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6496953B1 (en) 2000-03-15 2002-12-17 Schlumberger Technologies, Inc. Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing
US7009872B2 (en) * 2003-12-22 2006-03-07 Hewlett-Packard Development Company, L.P. MRAM storage device
US7496719B2 (en) * 2005-07-26 2009-02-24 Intel Corporation Universal nonvolatile memory boot mode
US20070067826A1 (en) * 2005-09-19 2007-03-22 Texas Instruments Incorporated Method and system for preventing unsecure memory accesses
JP2007128633A (ja) * 2005-10-07 2007-05-24 Matsushita Electric Ind Co Ltd 半導体記憶装置及びこれを備えた送受信システム
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
KR100675009B1 (ko) * 2006-02-01 2007-01-29 삼성전자주식회사 데이터 지연 조절 회로 및 방법
US7358771B1 (en) 2006-03-06 2008-04-15 Advanced Micro Devices, Inc. System including a single ended switching topology for high-speed bidirectional signaling
US8121237B2 (en) * 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
EP2487794A3 (en) * 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US7477535B2 (en) * 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
JP4245180B2 (ja) * 2006-10-30 2009-03-25 エルピーダメモリ株式会社 積層メモリ
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
US7624225B2 (en) * 2007-03-22 2009-11-24 International Business Machines Corporation System and method for providing synchronous dynamic random access memory (SDRAM) mode register shadowing in a memory system
KR20090045672A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 지연고정회로, 반도체 메모리 장치 및 그 동작방법
US20090182977A1 (en) 2008-01-16 2009-07-16 S. Aqua Semiconductor Llc Cascaded memory arrangement
CN101303886A (zh) * 2008-06-26 2008-11-12 中兴通讯股份有限公司 芯片数据的读写方法和装置
US8139430B2 (en) * 2008-07-01 2012-03-20 International Business Machines Corporation Power-on initialization and test for a cascade interconnect memory system
US20100121994A1 (en) * 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US8683164B2 (en) 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001290697A (ja) * 2000-04-06 2001-10-19 Hitachi Ltd 情報処理システム
WO2007038225A2 (en) * 2005-09-26 2007-04-05 Rambus Incorporated A memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US20080080261A1 (en) * 2005-09-26 2008-04-03 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
WO2007095080A2 (en) * 2006-02-09 2007-08-23 Metaram, Inc. Memory circuit system and method
WO2008076790A2 (en) * 2006-12-14 2008-06-26 Rambus Inc. Multi-die memory device
WO2008124503A1 (en) * 2007-04-06 2008-10-16 Rambus Incorporated Memory system topologies including a buffer device and an integrated circuit memory device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620183B2 (en) 2009-02-04 2017-04-11 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
JP2016512360A (ja) * 2013-03-15 2016-04-25 マイクロン テクノロジー， インク． コントローラ及びメモリのスタックを備えたフレキシブルなメモリシステム
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US10283172B2 (en) 2013-03-15 2019-05-07 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US10714150B2 (en) 2013-03-15 2020-07-14 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US11031049B2 (en) 2013-03-15 2021-06-08 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US11450354B2 (en) 2013-03-15 2022-09-20 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US11769534B2 (en) 2013-03-15 2023-09-26 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory

Also Published As

Publication number Publication date
KR101556816B1 (ko) 2015-10-01
US20100195421A1 (en) 2010-08-05
WO2010091094A2 (en) 2010-08-12
TW201115586A (en) 2011-05-01
EP2394272A2 (en) 2011-12-14
KR101825274B1 (ko) 2018-02-02
US20140204690A1 (en) 2014-07-24
JP5820727B2 (ja) 2015-11-24
US8683164B2 (en) 2014-03-25
WO2010091094A3 (en) 2010-10-28
CN102341860A (zh) 2012-02-01
KR20110127178A (ko) 2011-11-24
KR20150084073A (ko) 2015-07-21
TWI520146B (zh) 2016-02-01
CN102341860B (zh) 2014-04-02
EP2394272B1 (en) 2018-11-07
US9620183B2 (en) 2017-04-11
EP2394272A4 (en) 2013-08-21

Similar Documents

Publication Publication Date Title
JP5820727B2 (ja) スタックダイメモリシステムおよびスタックダイメモリシステムをトレーニングするための方法
JP5578450B2 (ja) マルチシリアルインターフェース積層ダイメモリアーキテクチャ
JP6127038B2 (ja) メモリシステムおよび方法
KR101600447B1 (ko) 구성 가능한 대역폭 메모리 장치들 및 방법들
JP6041928B2 (ja) メモリ装置電源管理装置
US8601332B2 (en) Systems and methods for monitoring a memory system
JP5598732B2 (ja) スイッチインターフェース積層ダイメモリアーキテクチャ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110906

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130104

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140630

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140630

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140828

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140828

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20150729

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151005

R150 Certificate of patent or registration of utility model

Ref document number: 5820727

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250