KR101825274B1 - 적층-다이 메모리 시스템을 훈련하기 위한 적층-다이 메모리 시스템 및 방법 - Google Patents

적층-다이 메모리 시스템을 훈련하기 위한 적층-다이 메모리 시스템 및 방법 Download PDF

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Abstract

한 세트의 데이터 비트들을 하나 이상의 송신 레지스터들에 클럭하기 위해 하나 이상의 데이터 클럭들에 연관된 한 세트의 지연들, 한 세트의 데이터 비트들을 적어도 하나의 수신 레지스터에 전송하기 위한 하나 이상의 데이터 스트로브들, 및/또는 적층-다이 메모리 볼트에 연관된 다이 상에 메모리 어레이에 액세스하기 위한 한 세트의 메모리 어레이 타이밍 신호들을 제어하게 동작하는 것들과 같은 시스템들 및 방법들이 개시된다. 또한, 여기에서 시스템들 및 방법들은 적층-다이 메모리 볼트에 연관된 데이터 아이 훈련 동작들 및/또는 메모리 어레이 타이밍 훈련 동작들을 수행하는 것들을 포함한다.

Description

적층-다이 메모리 시스템을 훈련하기 위한 적층-다이 메모리 시스템 및 방법{STACKED-DIE MEMORY SYSTEMS AND METHODS FOR TRAINING STACKED-DIE MEMORY SYSTEMS}
관련출원
이 특허출원은 참조로서 여기에 포함시키는 2009년 2월 4일에 출원된 미국특허출원번호 12/365,712로부터의 우선권 혜택을 주장한다.
여기에 기술된 다양한 실시예들은 적층 다이 메모리 시스템들 및 이를 훈련하는 방법들을 포함한, 반도체 메모리들에 연관된 장치들, 시스템들 및 방법들에 관계된 것이다.
마이크로프로세서 기술은 반도체 메모리 기술보다 더 빠른 속도로 발전하였다. 결국, 최신의 호스트 프로세서와 명령들 및 데이터를 수신하기 위해 프로세서가 상대하는 반도체 메모리 서브-시스템 간에 성능에서 부조화가 흔히 존재한다. 예를 들어, 일부 하이-엔드 서버들은 메모리 요청들에 대한 응답을 기다리는데 있어 4개의 클럭 사이클 중 3개의 클럭 사이클 동안 아이들 상태에 있는 것으로 추정된다.
또한, 소프트웨어 애플리케이션 및 운영 시스템 기술의 발달은 프로세서 코어들 및 스레드들(threads)의 수가 계속하여 증가함에 따라 더 높은 밀도의 메모리 서브-시스템에 대한 요구를 증가시켰다. 그러나, 현 기술의 메모리 서브-시스템들은 흔히 성능과 밀도 간에 절충을 제기한다. 더 큰 대역폭들은 JEDEC(Joint Electron Device Engineering Council) 전기 명세들의 범위를 넘지 않고 시스템 내 연결될 수 있는 메모리 카드들 또는 모듈들의 수를 제한할 수 있다.
JEDEC 인터페이스에 대한 확장들이 제안되었으나 일반적으로 앞으로 예상되는 메모리 대역폭들 및 밀도들에 관해서는 제안된 것이 없다. 불충분 속에는 메모리 파워 최적화 및 호스트 프로세서와 메모리 서브-시스템 간에 인터페이스의 고유성의 결여가 포함된다. 후자의 불충분 때문에 프로세서 및/또는 메모리 기술들이 변함에 따라 인터페이스를 다시 설계해야 할 필요성이 야기될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 메모리 시스템의 블록도이다.
도 2는 다양한 실시예에 따라 로직 다이가 적층된 적층-다이 3D 메모리 어레이를 절단하여 도시한 개념도이다.
도 3 및 도 4는 다양한 실시예들에 따라 예로서의 패킷들에 연관된 필드들을 나타낸 패킷도들이다.
도 5a 및 도 5b는 다양한 실시예들에 따른 메모리 시스템의 블록도들이다.
도 6a 및 도 6b는 다양한 실시예들에 따른 방법을 예시한 흐름도들이다.
도 7은 다양한 실시예들에 따른 방법을 예시한 흐름도이다.
도 8a, 도 8b, 및 도 8c는 다양한 실시예들에 따른 방법을 예시한 흐름도들이다.
도 1은 본 발명의 다양한 실시예들에 따른 메모리 시스템(100)의 블록도이다. 하나 이상의 실시예들은 하나 이상의 발원측 장치들(예를 들면, 하나 이상의 호스트 프로세서들)과 한 세트의 적층된-어레이 메모리 "볼트들(Vaults)" 간에 복수의 외향 스트림들의 명령들, 어드레스들, 및/또는 데이터를 실질적으로 동시에 전송하게 동작한다. 메모리 시스템 밀도, 대역폭, 병행성, 및 확장성이 증가하게 될 수 있다.
다중-다이 메모리 어레이 실시예들은 여기에서는 일반적으로 종래 설계의 각각의 개별 메모리 어레이 다이 상에 위치되는 제어 로직을 집결한다. 본원에서 "메모리 볼트"라고 하는 적층된 일 그룹의 다이들의 소부분들은 공통의 제어 로직을 공유한다. 메모리 볼트 아키텍처는 더 작은 입도(granularity)의 기동된 메모리 뱅크들을 제공하면서도 에너지 효율을 증가시키기 위해 메모리 제어 로직을 전략적으로 분할한다. 여기에서 실시예들은 호스트 프로세스 대 메모리 시스템 간의 표준화된 인터페이스를 할 수 있게 한다. 표준화된 인터페이스는 메모리 기술이 발전함에 따라 재설계 사이클 시간을 감소시킬 수 있다.
도 2는 다양한 실시예에 따라 로직 다이(202)가 적층된 적층-다이 3D 메모리 어레이(200)를 절단하여 도시한 개념도이다. 메모리 시스템(100)은 적층-다이 3D 메모리 어레이(200)와 같이 타일식 메모리 어레이들의 하나 이상의 적층들을 포함한다. 복수의 메모리 어레이들(예를 들면, 메모리 어레이(203))은 복수의 적층된 다이들 각각(예를 들면, 적층된 다이(204), 이하 예로서 사용된다)에 제조된다.
적층된 다이들 각각은 복수의 "타일들"(예를 들면, 적층된 다이(204)에 연관된 타일들(205A, 205B, 205C))로 논리적으로 분할된다. 각각의 타일(예를 들면, 타일(205C))은 하나 이상의 메모리 어레이들(203)을 포함할 수 있다. 일부 실시예들에서, 각각의 메모리 어레이(203)는 메모리 시스템(100) 내 하나 이상의 독립적 메모리 뱅크들로서 구성될 수 있다. 메모리 어레이들(203)은 임의의 특별한 메모리 기술로 제한되지 않으며, 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 등을 포함할 수 있다.
적층된 한 세트의 메모리 어레이 타일들(208)은 적층된 다이들 각각으로부터 단일의 타일(예를 들면, 타일들(212B, 212C, 212D)이며, 도 1에서의 기초 타일은 가려져 있다)을 포함할 수 있다. 파워, 어드레스, 및/또는 데이터 및 유사한 공통의 신호들은 이를테면 "웨이퍼-관통 상호연결들"(TWIs)과 같은 도전성 경로들(예를 들면, 도전성 경로(224)) 상에 "Z" 차원(220)으로, 적층된 한 세트의 타일들(208)을 가로질러 갈 수 있다. 이에 따라 적층-다이 3D 메모리 어레이(200)는 한 세트의 메모리 "볼트들"(예를 들면, 메모리 볼트(230))로 분할된다. 각각의 메모리 볼트는 복수의 적층된 다이들 각각으로부터, 적층된 한 세트의 타일들을 포함한다. 볼트의 각각의 타일은 하나 이상의 메모리 어레이들(예를 들면, 메모리 어레이(240))을 포함한다.
결과적인 한 세트의 메모리 볼트들(102)이 도 1에 도시되었다. 이하 기술되는 제어, 스위칭, 및 통신 로직은 로직 다이(202) 상에 제조된다. 메모리 시스템(100)은 복수의 메모리 볼트 제어기들(MVCs)(예를 들면, MVC(106), 이하 MVC의 예로서 사용된다)(104)를 포함한다. 각각의 MVC는 대응하는 메모리 볼트(예를 들면, 메모리 볼트(110))에 1 대 1 관계로 통신이 되게 결합된다. 이에 따라 각각의 MVC는 다른 MVC들과 이들의 각각의 메모리 볼트들 간의 통신과는 독립적으로, 대응하는 메모리 볼트와 통신할 수 있다.
또한, 메모리 시스템(100)은 복수의 구성가능한 직렬화된 통신 링크 인터페이스들(SCLIs)(112)을 포함한다. SCLI들(112)은 일 그룹의 외향 SCLI들(113)(예를 들면, 외향 SCLI(114)) 및 일 그룹의 내향 SCLI들(115)로 분할된다. 복수의 SCLI들(112) 각각은 다른 SCLI들(112)과 동시에 동작할 수 있다. 아울러 SCLI들(112)은 복수의 MVC들(104)을 통신이 되게 하나 이상의 호스트 프로세서(들)(114)에 결합한다. 메모리 시스템(100)은 호스트 프로세서(들)(114)에 대한 고도의 추상화된, 복수-링크, 고-스루풋 인터페이스를 제공한다.
또한, 메모리 시스템(100)은 매트릭스 스위치(116)를 포함할 수 있다. 매트릭스 스위치(116)는 복수의 SCLI들(112)에 그리고 복수의 MVC들(104)에 통신이 되게 결합된다. 매트릭스 스위치(116)는 각각의 SCLI를 선택된 MVC에 교차 연결할 수 있다. 이에 따라 호스트 프로세서(들)(114)은 실질적으로 동시에 복수의 SCLI들(112)을 통해 복수의 메모리 볼트들(102)에 액세스할 수 있다. 이 아키텍처는 복수-코어 기술들을 포함한 최신의 프로세서 기술들이 필요로 하는 프로세서-대-메모리 대역폭을 제공할 수 있다.
또한, 메모리 시스템(100)은 매트릭스 스위치(116)에 통신이 되게 결합된 메모리 패브릭(fabric) 제어 레지스터(117)를 포함할 수 있다. 메모리 패브릭 제어 레지스터(117)는 구성 소스로부터 메모리 패브릭 구성 파라미터들을 받아들여 선택된 모드에 따라 동작하게 메모리 시스템(100)의 하나 이상의 성분들을 구성한다. 예를 들어, 매트릭스 스위치(116)와, 복수의 메모리 볼트들(102) 및 복수의 MVC들(104) 각각은 일반적으로 개별적 메모리 요청들에 응하여 서로간에 독립적으로 동작하게 구성될 수 있다. 이러한 구성은 SCLI들(112)과 메모리 볼트들(102) 간에 병행성의 결과로서 메모리 시스템 대역폭을 향상시킬 수 있다.
대안적으로, 메모리 시스템(100)은 복수의 메모리 볼트들(102) 중 둘 이상의 일부와 MVC들 중 대응하는 일부가 단일 요청에 응하여 동기하여 동작하게 메모리 패브릭 제어 레지스터(117)를 통해 재구성될 수도 있다. 후자의 구성은, 이하 더 기술되는 바와 같이, 통상적 데이터 워드의 폭보다 넓은 데이터 워드에 액세스하기 위해 사용되어 레이턴시를 감소시킬 수 있다. 그외 구성들은 선택된 비트 패턴을 메모리 패브릭 제어 레지스터(117)에 로딩함으로써 가능해질 수 있다.
도 3 및 도 4는 여러 실시예들에 따라, 각각, 예로서의 패킷들(300, 400)에 연관된 필드들을 나타낸 패킷도들이다. 도 3 및 도 4에 비추어 도 1로 되돌아 가서, 메모리 시스템(100)은 매트릭스 스위치(116)에 통신이 되게 결합되는 복수의 패킷 디코더들(118)(예를 들면, 패킷 디코더(120))를 포함할 수 있다. 호스트 프로세서(들)(114)은 일부 실시예들에서 예로서의 패킷(300 또는 400)의 구조와 유사할 수 있는 외향 패킷(122)을 조립한다. 즉, 외향 패킷(122)은 명령 필드(310), 어드레스 필드(320), 및/또는 데이터 필드(410)를 포함할 수 있다. 이어서, 호스트 프로세서(114)는 이하 더 설명되는 방식으로 외향 패킷(122)을 외향 SCLI(예를 들면, 외향 SCLI(114))를 거쳐 패킷 디코더(120)에 보낸다.
외향 SCLI(114)는 복수의 외향 차분 쌍 직렬 경로들(DPSPs)(128)을 포함할 수 있다. DPSP들(128)은 호스트 프로세서(들)(114)에 통신이 되게 결합되며 외향 패킷(122)을 일괄적으로 수송할 수 있다. 즉, 복수의 외향 DPSP들(128)의 각각의 DPSP는 외향 패킷(122)의 제 1 데이터 레이트 외향 서브-패킷 부분을 제 1 데이터 레이트로 수송할 수 있다.
또한, 외향 SCLI(114)은 복수의 외향 DPSP들(128)에 통신이 되게 결합된 역직렬화기(130)를 포함할 수 있다. 역직렬화기(130)는 외향 패킷(122)의 각각의 제 1 데이터 레이트 외향 서브-패킷 부분을 복수의 제 2 데이터 레이트 외향 서브-패킷들로 전환한다. 복수의 제 2 데이터 레이트 외향 서브-패킷들은 제 1 복수의 외향 단단(single-ended) 데이터 경로들(SEDPs)(134)을 거쳐 제 2 데이터 레이트로 보내진다. 제 2 데이터 레이트는 제 1 데이터 레이트보다 느리다.
또한, 외향 SCLI(114)는 역직렬화기(130)에 통신이 되게 결합되는 디멀티플렉서(138)를 포함할 수 있다. 디멀티플렉서(138)는 복수의 제 2 데이터 레이트 외향 서브-패킷들 각각을 복수의 제 3 데이터 레이트 외향 서브-패킷들로 전환한다. 복수의 제 3 데이터 레이트 외향 서브-패킷들은 제 2 복수의 외향 SEDP들(142)을 거쳐 패킷 디코더(120)에 제 3 데이터 레이트로 보내진다. 제 3 데이터 레이트는 제 2 데이터 레이트보다 느리다.
패킷 디코더(120)는 외향 패킷(122)을 수신하고, 명령 필드(310)(예를 들면, 예를 든 패킷(300)의), 어드레스 필드(320)(예를 들면, 예를 든 패킷(300)의), 및/또는 데이터 필드(예를 들면, 예를 든 패킷(400)의)를 추출한다. 일부 실시예들에서, 패킷 디코더(120)는 대응하는 한 세트의 메모리 볼트 선택 신호들을 판정하기 위해 어드레스 필드(320)를 디코딩한다. 패킷 디코더(120)는 한 세트의 메모리 볼트 선택 신호들을 인터페이스(146)를 통해 매트릭스 스위치(116)에 제공한다. 볼트 선택 신호들은 입력 데이터 경로들(148)을 외향 패킷(122)에 대응하는 MVC(106)로 전환되게 한다.
이제 내향 데이터 경로들의 논의로 되돌아 가면, 메모리 시스템(100)은 매트릭스 스위치(116)에 통신이 되게 결합된 복수의 패킷 엔코더들(154)(예를 들면, 패킷 엔코더(158))을 포함할 수 있다. 패킷 엔코더(158)는 내향 메모리 명령, 내향 메모리 어드레스, 및/또는 내향 메모리 데이터를 복수의 MVC들(104) 중 하나로부터 매트릭스 스위치(116)를 통해 수신할 수 있다. 패킷 엔코더(158)는 내향 SCLI(164)를 거쳐 호스트 프로세서(들)(114)에 송신하기 위해 내향 메모리 명령, 어드레스, 및/또는 데이터를 내향 패킷(160)으로 엔코딩한다.
일부 실시예들에서, 패킷 엔코더(158)는 내향 패킷(160)을 복수의 제 3 데이터 레이트 내향 서브-패킷들로 분할할 수 있다. 패킷 엔코더(158)는 복수의 제 3 데이터 레이트 내향 서브-패킷들을 제 1의 복수의 내향 단단 데이터 경로들(SEDPs)(166)을 거쳐 제 3 데이터 레이트로 보낼 수 있다. 또한, 메모리 시스템(100)은 패킷 엔코더(158)에 통신이 되게 결합되는 멀티플렉서(168)를 포함할 수 있다. 멀티플렉서(168)는 제 3 데이터 레이트 내향 서브-패킷들의 복수의 부분들 각각을 제 2 데이터 레이트 내향 서브-패킷으로 멀티플렉싱할 수 있다. 멀티플렉서(168)는 제 2 데이터 레이트 내향 서브-패킷들을 제 3 데이터 레이트보다는 빠른 제 2 데이터 레이트로 제 2 복수의 내향 SEDP들(170)을 거쳐 보낸다.
메모리 시스템(100)은 멀티플렉서(168)에 통신이 되게 결합된 직렬화기(172)를 더 포함할 수 있다. 직렬화기(172)는 제 2 데이터 레이트 내향 서브-패킷들의 복수의 부분들 각각을 제 1 데이터 레이트 내향 서브-패킷에 집결한다. 제 1 데이터 레이트 내향 서브-패킷들은 제 2 데이터 레이트보다는 빠른 제 1 데이터 레이트로 복수의 내향 차분 쌍 직렬 경로들(DPSPs)(174)을 거쳐 호스트 프로세서(들)(114)에 보내진다. 이에 따라, 명령, 어드레스, 및 데이터 정보는 매트릭스 스위치(116)를 통해 SCLI들(112)을 거쳐 호스트 프로세서(들)(114)과 MVC들(104) 간에 송수신될 수 있다.
도 5a로 가서, 메모리 시스템(5100)은 앞에서 기술된 바와 같이 구성되는 하나 이상의 적층-다이 메모리 볼트들(102)(예를 들면, 메모리 볼트(110))을 포함한다. 또한, 메모리 시스템(5100)은 메모리 시퀀싱 동작들을 제공하기 위해 1 대 1 대응으로 메모리 볼트들(102)에 통신이 되게 결합되고 하나 이상의 MVC들(104)(예를 들면, MVC(106))을 포함한다. 또한, MVC들(104) 각각은 볼트 타이밍 모듈(5104)을 포함한다. 로직 다이(202) 상에 프로세서(5105)는 볼트 타이밍 모듈(5104)에 통신이 되게 결합된다. 프로세서(5105) 및 볼트 타이밍 모듈(5104)은 일련의 기입 데이터 인터페이스 훈련 동작들, 일련의 메모리 어레이 액세스 신호 훈련 동작들, 및/또는 일련의 판독 인터페이스 훈련 동작들 중 하나 이상을 수행하게 공조하여 동작한다.
도 5b로 가서, 볼트 타이밍 모듈(5104)은 하나 이상의 데이터 디지트들(예를 들면, 비트들)을 하나 이상의 송신 레지스터들(예를 들면, 송신 레지스터들(5106, 5108))에 클럭으로서 공급하기 위해 하나 이상의 데이터 클럭들에 연관된 하나 이상의(예를 들면, 한 세트와 같은 복수의) 지연들에 대한 중앙집중 제어를 제공한다. 송신 레지스터들(5106, 5108)은 MVC(106)와 메모리 볼트(110) 간에 기입 데이터 인터페이스(5110) 및 판독 데이터 인터페이스(5112)에 각각 연관된다.
또한, 볼트 타이밍 모듈(5104)은 한 세트의 데이터 비트들을 하나 이상의 수신 레지스터들(예를 들면, 기입 데이터 인터페이스(5110) 및 판독 데이터 인터페이스(5112)에 각각 연관된 수신 레지스터들(5114, 5116))에 전송하기 위해 사용되는 한 세트의 데이터 스트로브들에 연관된 한 세트의 지연들을 제어할 수 있다.
일부 실시예들에서, 볼트 타이밍 모듈(5104)은 메모리 어레이 액세스에 연관된 한 세트의 메모리 어레이 타이밍 파라미터들도 제어한다. 메모리 어레이 타이밍 파라미터들은 무엇보다도, 행 사이클 시간(tRC) 및/또는 행 어드레스 대 열 어드레스 지연(tRCD) 기간을 포함할 수 있다.
마스터 클럭 모듈(5118)은 한 세트의 데이터 클럭들 및/또는 한 세트의 데이터 스트로브들을 도출해 낼 마스터 클럭을 제공하기 위해 볼트 타이밍 모듈(5104)에 통신이 되게 결합될 수 있다.
메모리 시스템(5100)은 볼트 타이밍 모듈(5104)의 성분으로서 기입 데이터 지연 제어 모듈(5122)을 포함할 수 있다. 복수의 기입 클럭 지연 요소들(예를 들면, 지연 요소들(5124, 5125))은 기입 데이터 지연 제어 모듈(5122)에 통신이 되게 결합된다. 기입 클럭 지연 요소(예를 들면, 지연 요소(5124))는 기입 데이터 지연 제어 모듈(5122)로부터 지연 제어 명령을 수신할 수 있다. 지연 요소(5124)는 또한 마스터 클럭(5118)으로부터 마스터 클럭 신호를 수신할 수 있다. 지연 요소(5124)는 지연 명령에 따라 마스터 클럭 신호를 지연시킨다(예를 들면, 지연 명령에 의해 지시된 량만큼). 지연 요소는 결과적인 지연된 클럭 신호를 송신 레지스터(5106)의 기입 클럭 입력(예를 들면, 기입 클럭 입력(5128))에 제공한다. 지연된 클럭 신호는 하나 이상의 기입 데이터 비트들을 송신 레지스터(5106)의 하나 이상의 저장 셀들(예를 들면, 저장 셀(5130))에 클럭한다.
또한, 메모리 시스템(5100)은 볼트 타이밍 모듈(5104)의 성분으로서 기입 스트로브 지연 제어 모듈(5132)을 포함할 수 있다. 기입 스트로브 지연 요소(5134)(예를 들면, 지연-고정 루프(DLL) 또는 위상-고정 루프(PLL))는 기입 스트로브 지연 제어 모듈(5132)에 통신이 되게 결합된다. 기입 스트로브 지연 요소(5134)는 기입 스트로브 지연 제어 모듈(5132)로부터 지연 제어 명령과 마스터 클럭(5118)으로부터 마스터 클럭 신호를 수신할 수 있다. 기입 스트로브 지연 요소(5134)는 지연 제어 명령에 의해 지시된 량만큼 마스터 클럭 신호를 지연시킨다. 기입 스트로브 지연 요소(5134)는 결과적인 지연된 기입 스트로브를 기입 스트로브 드라이버(5136)에 제공한다. 지연된 기입 스트로브는 메모리 볼트 및/또는 메모리 볼트의 소부분(예를 들면, 메모리 볼트(110)에 연관된 예로서의 적층된 메모리 다이(204))에 연관된 수신 레지스터(5114)에 한 세트의 기입 데이터 비트들을 스트로브한다.
메모리 시스템(5100)은 볼트 타이밍 모듈(5104)의 성분으로서 어레이 타이밍 제어 모듈(5140)을 더 포함할 수 있다. 어레이 타이밍 모듈(5142)은 적층 메모리 다이(204)의 한 성분으로서 포함될 수 있고 어레이 타이밍 제어 모듈(5140)에 통신이 되게 결합될 수 있다. 어레이 타이밍 모듈(5142)은 어레이 타이밍 제어 모듈(5140)로부터 어레이 타이밍 제어 명령을 수신하고, 어레이 타이밍 제어 명령에 따라 메모리 어레이 타이밍 파라미터들 중 하나 이상을 조절한다. 하나 이상의 메모리 어레이들(예를 들면, 메모리 어레이(5144))은 어레이 타이밍 모듈(5142)에 통신이 되게 결합되고 메모리 어레이 타이밍 파라미터에 따라 메모리 어레이 타이밍을 사용하여 동작한다.
또한, 메모리 시스템(5100)은 볼트 타이밍 모듈(5104)의 성분으로서 판독 데이터 지연 제어 모듈(5148)을 포함할 수 있다. 복수의 판독 클럭 지연 요소들(예를 들면, 지연 요소들(5150, 5151))은 판독 데이터 지연 제어 모듈(5148)에 통신이 되게 결합될 수 있다. 판독 클럭 지연 요소(예를 들면, 지연 요소(5150))는 판독 데이터 지연 제어 모듈(5148)로부터 지연 제어 명령을 수신할 수 있다. 또한, 지연 요소(5150)는 마스터 클럭(5118)으로부터 마스터 클럭 신호를 수신할 수 있다. 지연 요소(5150)는 지연 명령에 의해 지시된 량만큼 마스터 클럭 신호를 지연시킨다. 지연 요소(5150)는 결과적인 지연된 클럭 신호를 송신 레지스터(5108)의 판독 클럭 입력(예를 들면, 판독 클럭 입력(5154))에 제공한다. 지연된 클럭 신호는 송신 레지스터(5108)의 저장 셀들(예를 들면, 저장 셀(5156))에 하나 이상의 판독 데이터 비트들을 클럭한다.
또한, 메모리 시스템(5100)은 볼트 타이밍 모듈(5104)의 성분으로서 판독 스트로브 지연 제어 모듈(5158)을 포함할 수 있다. 판독 스트로브 지연 요소(5160)(예를 들면, DLL 또는 PLL)는 판독 스트로브 지연 제어 모듈(5158)에 통신이 되게 결합된다. 판독 스트로브 지연 요소(5160)는 판독 스트로브 지연 제어 모듈(5158)로부터 지연 제어 명령과 마스터 클럭(5118)으로부터 마스터 클럭 신호를 수신할 수 있다. 판독 스트로브 지연 요소(5160)는 지연 제어 명령에 의해 지시된 량만큼 마스터 클럭 신호를 지연시킨다. 판독 스트로브 지연 요소(5160)는 결과적인 지연된 판독 스트로브를 판독 스트로브 드라이버(5162)에 제공한다. 지연된 판독 스트로브는 MVC에 연관된 수신 레지스터(5116)에 한 세트의 판독 데이터 비트들을 스트로브한다.
앞에서 기술된 성분들 중 어느 것이든 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합들의 실시예들을 포함한 다수의 방법들로 구현될 수 있다. 이 맥락에서 "소프트웨어"는 단지 소프트웨어 목록이 아니라 컴퓨터에 의해 실행될 컴퓨터-판독가능 매체 상에 저장된 법정 소프트웨어 구조들을 언급하는 것에 유의한다.
따라서, 메모리 시스템들(100, 5100); 메모리 어레이들(200, 203, 240, 527, 5144); 다이(202, 204); 타일들(205A, 205B, 205C, 208, 212B, 212C, 212D); "Z" 차원(220); 경로들(224, 148, 542); 메모리 볼트들(230, 102, 110); MVC들(104, 106); SCLI들(112, 113, 114, 115, 164); 프로세서(들)(114, 5004); 매트릭스 스위치(116); 레지스터(117); 패킷들(300, 400, 122, 160); 패킷 디코더들(118, 120); 필드들(310, 320, 410); DPSP들(128, 174); 역직렬화기(130); SEDP들(134, 142, 166, 170); 디멀티플렉서(138); 인터페이스(146); 패킷 엔코더들(154, 158); 멀티플렉서(168); 직렬화기(172); 볼트 타이밍 모듈(5104); 프로세서(5105); 레지스터들(5106, 5108, 5114, 5116); 인터페이스들(5110, 5112); 클럭 모듈(5118); 제어 모듈들(5122, 5132, 5140, 5148, 5158); 지연 요소들(5124, 5125, 5134, 5150, 5151, 5160); 클럭 입력들(5128, 5154); 저장 셀들(5130, 5156); 드라이버들(5136, 5162); 및 타이밍 모듈(5142)은 모두가 여기에서는 "모듈들"로서 특징지어질 수 있다.
모듈들은 메모리 시스템(100)의 구조에 의해 요망되는 바와 같이 그리고 여러 실시예들의 특정 구현들에 적합한 대로, 하드웨어 회로, 광학 성분들, 단일 혹은 복수-프로세서 회로들, 메모리 회로들, 컴퓨터 판독가능 매체 상에 저장된 소프트웨어 프로그램 모듈들 및 객체들, 펌웨어, 및 이들의 조합들을 포함할 수 있다.
여러 실시예들의 장치 및 시스템들은 시스템(100) 및 시스템(5100)과 같은 고-밀도, 복수-링크, 고-스루풋 반도체 메모리 서브-시스템 이외의 응용들에서 유용할 수도 있다. 이에 따라, 발명의 여러 실시예들은 이것으로 제한되는 것이 아니다. 메모리 시스템들(100, 5100)의 예시들은 여러 실시예들의 구조의 전반적인 이해를 제공하기 위한 것이다. 이것들은 여기에 기술된 구조들을 이용할 수도 있을 장치 및 시스템들의 모든 요소들 및 특징들에 대한 완전한 설명으로서 사용되도록 의도된 것이 아니다.
여러 실시예들의 신규한 장치 및 시스템들은 컴퓨터들, 통신 및 신호 처리 회로, 단일-프로세서 혹은 복수-프로세서 모듈들, 단일 혹은 복수의 내장형 프로세서들, 복수-코어 프로세서들, 데이터 스위치들, 및 다중층, 다중-칩 모듈들을 포함한 응용특정의 모듈들에서 사용되는 전자회로를 포함하거나 이에 탑재될 수 있다. 이러한 장치 및 시스템들은 텔레비전들, 셀룰라 전화들, 개인용 컴퓨터들(예를 들면, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 휴대 컴퓨터들, 타블렛 컴퓨터들, 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들면, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료장치들(예를 들면, 심장 모니터, 혈압 모니터, 등), 셋탑박스들, 등과 같은 다양한 전자 시스템들 내에 서브-성분들로서 포함될 수 있다. 일부 실시예들은 다수의 방법들을 포함할 수도 있다.
도 6a 및 도 6b는 다양한 실시예들에 따른 방법(1100)을 예시한 흐름도들이다. 방법(1100)은 하나 이상의 데이터 클럭들에 연관된 한 세트의 지연들을 계획적으로 제어하는 것을 포함할 수 있다. 데이터 클럭들은 MVC와 MVC에 대응하는 메모리 볼트 간에 데이터를 전송하기 위해 사용되는 인터페이스(예를 들면, 도 5b의 인터페이스들(5110, 5112))에 연관된 하나 이상의 송신 레지스터들(예를 들면, 도 5b의 송신 레지스터들(5106, 5108))에 한 세트의 데이터 디지트들(예를 들면, 비트들)을 클럭하기 위해 사용된다. 송신 레지스터들은 기입 데이터를 인터페이스에 제공하기 위해 MVC 상에 위치될 수 있고, 혹은 판독 데이터를 인터페이스에 제공하기 위해 메모리 볼트 내 메모리 어레이 다이 상에 위치될 수 있다.
또한, 방법(1100)은 한 세트의 데이터 비트들을 MVC 및/또는 메모리 볼트 상에 하나 이상의 수신 레지스터들에 전송하기 위해 사용되는 하나 이상의 데이터 스트로브들에 연관된 한 세트의 지연들을 계획적으로 제어하는 것을 포함할 수 있다. 방법(1100)은 메모리 어레이 액세스에 연관된 하나 이상의 파라미터들(예를 들면, 메모리 어레이 다이 상에 메모리 어레이에 액세스하기 위해 사용되는 메모리 어레이 타이밍 신호들)을 계획적으로 제어하는 것을 더 포함할 수 있다.
방법(1100)은, 블록(1106)에서, 어레이 타이밍 제어 모듈(예를 들면, 도 5b의 MVC(106)에 연관된 어레이 타이밍 제어 모듈(5140))로부터 하나 이상의 메모리 어레이 타이밍 제어 명령들을 수신하는 것으로 시작할 수 있다. 방법(1100)은 블록(1108)에서, 어레이 타이밍 제어 명령(들)에 따라 메모리 어레이에 연관된 하나 이상의 메모리 어레이 타이밍 파라미터들을 조절하는 것으로 계속될 수 있다. 타이밍 파라미터들은 앞서 언급된 바와 같이, 무엇보다도, tRC 및/또는 tRCD를 포함할 수 있다. 방법(1100)은, 블록(1110)에서, 조절된 메모리 어레이 타이밍 파라미터(들)에 따른 메모리 어레이 타이밍을 사용하여 기입 데이터 및/또는 판독 데이터 동작들을 수행하기 위해 메모리 어레이에 액세스하는 것을 포함할 수 있다.
또한, 방법(1100)은, 블록(1112)에서, 기입 데이터 지연 제어 모듈로부터 지연 제어 명령과 마스터 클럭으로부터 마스터 클럭 신호를 수신하는 것을 포함할 수 있다. 마스터 클럭 신호는, 블록(1114)에서, 지연 제어 명령에 의해 지시된 량만큼 지연될 수 있다. 방법(1100)은, 블록(1116)에서, 지연된 클럭 신호를 MVC에 연관된 송신 레지스터의 기입 클럭 입력에 제공하는 것을 더 포함할 수 있다. 결국, 블록(1118)에서, MVC에 연관된 송신 레지스터의 저장 셀(들)에 하나 이상의 기입 데이터 비트들이 클럭될 수 있다.
방법(1100)은, 블록(1122)에서, 기입 스트로브 지연 제어 모듈로부터 지연 제어 명령과 마스터 클럭으로부터 마스터 클럭 신호를 수신하는 것으로 계속될 수 있다. 방법(1100)은, 블록(1124)에서, 한 세트의 데이터 스트로브들 중 하나 이상을 지연시키기 위해서, DLL에 연관된 지연 및/또는 PLL에 연관된 위상각을 선택하는 것을 포함할 수 있다. 마스터 클럭 신호는, 블록(1126)에서, 지연 제어 명령에 의해 지시된 량만큼 지연될 수 있다. 도 6b로 가서, 방법(1100)은, 블록(1128)에서, 지연된 기입 스트로브를 기입 스트로브 드라이버에 제공하는 것을 포함할 수 있다. 결국, 한 세트의 기입 데이터 비트들은, 블록(1130)에서, 메모리 볼트 및/또는 메모리 볼트의 소부분(예를 들면, 도 5b의 메모리 볼트(110)에 연관된 적층 다이(204))에 연관된 수신 레지스터에 스트로브될 수 있다.
방법(1100)은, 블록(1132)에서, 판독 데이터 지연 제어 모듈로부터 지연 제어 명령과 마스터 클럭으로부터 마스터 클럭 신호를 수신하는 것으로 계속될 수 있다. 마스터 클럭 신호는, 블록(1134)에서, 지연 제어 명령에 의해 지시된 량만큼 지연될 수 있다. 방법(1100)은, 블록(1136)에서, 지연된 클럭 신호를 메모리 볼트 및/또는 메모리 볼트의 소부분에 연관된 송신 레지스터의 판독 클럭 입력에 제공하는 것을 포함할 수 있다. 결국, 하나 이상의 판독 데이터 비트들은, 블록(1138)에서, 메모리 볼트 및/또는 메모리 볼트의 소부분에 연관된 송신 레지스터의 저장 셀(들)에 클럭될 수 있다.
방법(1100)은 블록(1142)에서 판독 스트로브 지연 제어 모듈로부터 지연 제어 명령과 마스터 클럭으로부터 마스터 클럭 신호를 수신하는 것으로 더 계속될 수 있다. 마스터 클럭 신호는, 블록(1144)에서, 지연 제어 명령에 의해 지시된 량만큼 지연될 수 있다. 방법(1100)은, 블록(1146)에서, 지연된 판독 스트로브를 판독 스트로브 드라이버에 제공하는 것을 포함할 수 있다. 결국, 블록(1148)에서, MVC에 연관된 수신 레지스터에 한 세트의 판독 데이터 비트들이 스트로브될 수 있다.
도 7은 여러 실시예들에 따른 방법(1200)을 도시한 흐름도이다. 방법(1200)은 메모리 볼트, 적층된 다이, 및/또는 메모리 어레이 레벨에서, 데이터 및/또는 스트로브 타이밍을 훈련시키는 것을 포함할 수 있다. 또한, 방법(1200)은 tRC 및/또는 tRCD와 같은 메모리 어레이 액세스 타이밍 신호들을 훈련시키는 것을 포함할 수 있다. 복수-볼트 메모리 시스템에서 볼트 단위로 및/또는 볼트 소부분 단위로 타이밍 신호 훈련 동작들을 수행함으로써 여러 메모리 볼트들 및/또는 소부분들은 차별적 액세스 레이턴시들을 갖고 동작할 수 있게 된다. 결과적으로 제조 수율이 증가될 수 있게 된다.
방법(1200)은 블록(1206)에서 하나 이상의 독립적인 데이터 아이 훈련 동작들(예를 들면, 데이터 및/또는 스트로브 타이밍), 및/또는 적층-다이 메모리 시스템 내 몇 개의 메모리 볼트들 각각에 대해 독립적인 메모리 어레이 타이밍 훈련 동작들을 수행함으로써 시작될 수 있다. 방법은, 블록(1210)에서, 적층-다이 메모리 시스템을 다수의 메모리 액세스 레이턴시들을 가지고 동작시키는 것으로 계속될 수 있다. 각각의 메모리 액세스 레이턴시는 하나 이상의 메모리 볼트들에 대응한다.
또한, 방법(1200)은, 블록(1214)에서, 하나 이상의 독립적인 데이터 아이 훈련 동작들, 및/또는 메모리 시스템 내 각각의 볼트에 연관된 한 세트의 적층된 메모리 어레이 다이들 각각에 대해 독립적인 메모리 어레이 타이밍 훈련 동작들을 수행하는 것을 포함할 수 있다. 방법은, 블록(1218)에서, 적층-다이 메모리 시스템을 다수의 메모리 다이 액세스 레이턴시들을 가지고 동작시키는 것을 더 포함할 수 있다. 각각의 메모리 다이 액세스 레이턴시는 하나 이상의 메모리 어레이 다이들에 대응한다.
방법(1200)은, 블록(1222)에서, 각각의 메모리 어레이 다이에 연관된 한 세트의 메모리 어레이 타일들 각각에 대해 하나 이상의 독립적인 데이터 아이 훈련 동작들 및/또는 독립적인 메모리 어레이 타이밍 훈련 동작들을 수행하는 것으로 계속될 수 있다. 또한, 방법(1200)은 블록(1226)에서, 적층-다이 메모리 시스템을 다수의 메모리 어레이 타일 액세스 레이턴시들을 가지고 동작시키는 것을 포함할 수 있다. 각각의 레이턴시는 하나 이상의 메모리 어레이 타일들에 대응한다.
도 8a, 도 8b, 및 도 8c는 여러 실시예들에 따른 방법을 예시한 흐름도들이다. 방법(1300)은 적층-다이 메모리 볼트에 연관된 MVC에서 데이터 아이 훈련 동작 및/또는 메모리 어레이 타이밍 훈련 동작을 수행하는 것을 포함할 수 있다.
방법(1300)은, 블록(1304)에서, MVC에 연관된 기입 데이터 인터페이스(예를 들면, 도 5b의 기입 데이터 인터페이스(5110))를 훈련시키는 것으로 시작될 수 있다. 방법(1300)은, 블록(1306)에서, 명목상 클럭 속도보다 낮은 클럭 속도로 기입 데이터 인터페이스를 동작시키는 것을 포함할 수 있다. 이렇게 하는 것은 훈련에 앞서 동작 기입 데이터 인터페이스의 확정을 용이하게 할 수 있다.
방법(1300)은, 블록(1310)에서, 제 1의 일련의 반복들을 사용하여 하나 이상의 기입 데이터 클럭들에 연관된 지연을 증분적으로 조절하는 것으로 계속될 수 있다. 기입 데이터 클럭들은 한 세트의 기입 데이터 비트들을 송신 레지스터(예를 들면, 도 5b의 송신 레지스터(5106))에 클럭하는데 사용될 수 있다. 또한, 일부 실시예들은, 블록(1312)에서, 제 2의 일련의 반복들을 사용하여 기입 데이터 스트로브에 연관된 지연을 증분적으로 조절하는 것을 포함할 수 있다. 기입 데이터 스트로브는 한 세트의 기입 데이터 비트들을 메모리 볼트에서 수신 레지스터로 클럭하는데 사용될 수 있다. 제 1의 일련의 반복들은 제 2의 일련의 반복들 내에 포함될 수도 있고, 그 반대로 할 수도 있으며, 혹은 기입 데이터 클럭들 및 기입 데이터 스트로브에 연관된 지연들은 함께 반복될 수도 있다.
방법(1300)은, 블록(1314)에서, 제 1 및/또는 제 2의 일련의 반복들에 따라 한 세트의 기입 데이터 비트들을 포함하는 기지의 데이터 패턴을 메모리 볼트에 기입하는 것으로 더욱 계속될 수 있다.
또한, 방법(1300)은, 블록(1315)에서, 기입 데이터 비트들이 메모리 볼트에 성공적으로 수신되었는지를 판정하기 위해 기입 데이터 클럭들 및/또는 기입 데이터 스트로브의 각각의 조절에 이어 메모리 볼트로부터 피드백 신호를 모니터하는 것을 포함할 수 있다. 피드백 신호는 메모리 볼트에서 하나 이상의 기입 데이터 비트들의 성공적 수신을 나타내기 위해서 메모리 볼트에서 MVC에 보내지는 하나 이상의 피드백 비트들로서 구성될 수 있다. 대안적으로, 피드백 신호는 감소된 속도의 판독 데이터 인터페이스를 통해 메모리 볼트에서 MVC로 보내지는 하나 이상의 데이터 워드들로서 구성될 수 있다.
방법(1300)은, 블록(1316)에서, 기입 데이터 클럭들 및/또는 기입 데이터 스트로브에 연관된 한 세트의 동작 지연들을 선택하는 것을 더 포함할 수 있다. 최소한의 데이터 오류들이 일어나게 하는 기입 데이터 클럭들 및/또는 기입 데이터 스트로브의 한 범위의 조절 내에서 한 세트의 지연들이 한 세트의 기입 데이터 동작 지연들로서 선택될 수 있다.
방법(1300)은, 블록(1320)에서, 메모리 볼트에 연관된 메모리 어레이 액세스 타이밍을 훈련하는 것으로 계속될 수 있다. 방법(1300)은, 블록(1322)에서, 제 3의 일련의 반복들을 사용하여 하나 이상의 메모리 어레이 타이밍 파라미터들을 증분적으로 조절하는 것을 포함할 수 있다. 이러한 파라미터들은 tRC 및/또는 tRCD와 같은 메모리 어레이 액세스 타이밍 신호들을 포함할 수 있다. 또한, 방법(1300)은, 블록(1324)에서, 각 반복에서 한 세트의 기입 데이터 비트들의 기지의 데이터 패턴을 기입하는 것을 포함할 수 있다. 기지의 데이터 패턴은 메모리 볼트에 연관된 다이 상에 하나 이상의 메모리 어레이들에 기입될 수 있다.
도 8b에서, 방법(1300)은, 블록(1326)에서, 각 반복에서 메모리 어레이(들) 로부터 기지의 데이터 패턴에 액세스하는 것으로 계속될 수 있다. 블록(1328)에서, 메모리 볼트로부터의 피드백 신호는 메모리 어레이 타이밍 파라미터들의 각각의 조절에 이어 MVC에서 모니터링될 수 있다. 피드백 신호는, 위에 기술된 바와 같이, 감소된 속도의 판독 데이터 인터페이스를 통해 메모리 볼트에서 MVC로 보내진 하나 이상의 데이터 워드들 및/또는 어떤 다른 인터페이스를 거쳐 보내진 하나 이상의 피드백 비트들로서 구성될 수 있다.
또한, 방법(1300)은, 블록(1329)에서, 피드백 신호를 사용하여 기입 데이터 비트들이 메모리 어레이에 성공적으로 기입되고 이로부터 판독되었는지를 판정하는 것을 포함할 수 있다. 방법(1300)은, 블록(1330)에서, 최소한의 데이터 오류들을 일으키는 한 세트의 메모리 어레이 타이밍 파라미터 설정들을 선택하는 것을 더 포함할 수 있다.
방법(1300)은, 블록(1332)에서, 메모리 볼트 혹은 이의 소부분에 연관된 판독 데이터 인터페이스(예를 들면, 도 5b의 판독 데이터 인터페이스(5112))를 훈련시키는 것으로 계속될 수 있다. 판독 데이터 인터페이스 훈련은 블록(1334)에서, 명목상 클럭 속도보다 낮은 클럭 속도로 판독 데이터 인터페이스를 동작시키는 것을 포함할 수 있다. 이렇게 하는 것은 판독 인터페이스 훈련 동작들을 수행하기에 앞서 동작 판독 데이터 인터페이스의 확정을 용이하게 할 수 있다.
방법(1300)은 블록(1336)에서 제 4의 일련의 반복들을 사용하여 하나 이상의 판독 데이터 클럭들에 연관된 지연을 증분적으로 조절하는 것을 포함할 수 있다. 판독 데이터 클럭들은, 블록(1338)에서, 한 세트의 판독 데이터 비트들을 송신 레지스터(예를 들면, 도 5b의 송신 레지스터(5108))에 클럭하는데 사용될 수 있다. 한 세트의 판독 데이터 비트들은 기지의 데이터 패턴을 포함할 수 있다. 또한, 일부 실시예들은, 블록(1340)에서, 제 5의 일련의 반복들을 사용하여 판독 데이터 스트로브에 연관된 지연을 증분적으로 조절하는 것을 포함할 수 있다. 블록(1342)에서, 판독 데이터 스트로브는, MVC에 수신 레지스터에 복수의 판독 데이터 비트들을 스트로브하기 위해 사용될 수 있다.
도 8c에서 계속하여, 이에 따라, 방법(1300)은, 블록(1344)에서, 제 4 및/또는 제 5의 일련의 반복들 각각에 대해서 MVC에서 수신된 데이터 패턴를 판독하고, 블록(1346)에서, 수신된 데이터 패턴을 기지의 데이터 패턴과 비교하는 것을 포함할 수 있다. 블록(1348)에서, 방법(1300)은 판독 데이터 비트들이 MVC에 성공적으로 수신되었는지를 판정하는 단계를 더 포함할 수 있다.
방법(1300)은, 블록(1350)에서, 판독 데이터 클럭들 및/또는 판독 데이터 스트로브에 연관된 한 세트의 동작 지연들을 선택하는 것을 더 포함할 수 있다. 최소한의 데이터 오류들을 일으키는 판독 데이터 클럭들 및/또는 판독 데이터 스트로브의 한 범위의 조절 내에서 한 세트의 지연들이 한 세트의 판독 데이터 동작 지연들로서 선택될 수 있다.
여기에 기술된 동작들은 기술된 순서 이외의 순서로 실행될 수 있음에 유의한다. 여기에서 확인되는 방법들에 관련하여 기술된 다양한 동작들은 반복적으로, 일련으로, 및/또는 병렬로 실행될 수도 있다.
소프트웨어 프로그램은 소프트웨어 프로그램에 정의된 기능들을 실행하기 위해 컴퓨터-기반 시스템에서 컴퓨터-판독가능 매체로부터 기동될 수 있다. 여기에 개시된 방법들을 구현하고 수행하기 위해 설계되는 소프트웨어 프로그램들을 작성하기 위해 각종 프로그래밍 언어들이 사용될 수 있다. 프로그램들은 자바 또는 C++와 같은 객체-지향적 언어를 사용하여 객체-지향적 형식으로 구조화될 수 있다. 대안적으로, 프로그램들은 어셈블리 또는 C와 같은 절차적 언어를 사용하여 절차-지향적 형식으로 구조화될 수 있다. 소프트웨어 성분들은 무엇보다도, 애플리케이션 프로그램 인터페이스들, 프로세스간 통신 기술들, 및 원격 프로시처 호출들을 포함한 공지된 메커니즘들을 사용하여 통신할 수 있다. 여러 실시예들의 교시된 바들은 임의의 특정한 프로그래밍 언어 또는 환경으로 제한되지 않는다.
또한, 데이터 클럭 및 스트로브 조정은 복수-볼트 시스템에서 각각의 메모리 볼트 또는 메모리 볼트의 소부분에 대해 개별적으로 수행될 수도 있다. 예를 들면, 메모리 볼트에 대응하는 한 적층의 다이들에 각각의 다이는 개별적으로 훈련될 수도 있다. 결국, 넓은 범위의 타이밍 능력들을 가진 메모리 어레이 다이들이 메모리 볼트를 제조하기 위해 사용될 수 있다. 결과적으로 증가된 제조 수율 및 감소된 비용의 결과를 가져올 수 있다.
제한이 아니라 예시에 의해서, 동반된 도면들은 요지가 실시될 수 있는 특정 실시예들을 나타낸다. 예시된 실시예들은 당업자들이 여기 개시된 교시된 바들을 실시할 수 있게 하는데 충분한 상세로 기술된다. 구조적 및 논리적 대치들 및 변경들이 본 개시의 범위 내에서 행해질 수 있게 다른 실시예들이 사용될 수 있고 이로부터 도출될 수 있다. 그러므로, 이 상세한 설명은 한정의 의미로 취해지지 않아야 한다. 여러 실시예들의 범위는 첨부된 청구항들 및 이러한 청구항들이 부여하는 완전한 범위의 등가물들에 의해 정의된다.
발명적 요지의 이러한 실시예들은 단지 편의상, 그리고 사실상 하나 이상이 개시되었을지라도 임의의 단일 발명 혹은 발명적 개념으로 본원을 자발적으로 한정하지 않고 "발명"이라는 용어로 개별적으로 혹은 총괄적으로 언급될 수 있다. 따라서, 특정한 실시예들이 여기에 예시되고 기술되었을지라도 동일 결과들을 달성하기 위해 계획되는 임의의 배열은 도시된 특정 실시예들을 대신할 수 있음을 당업자들은 알 것이다. 본 개시는 여러 실시예들의 임의의 및 모든 수정들 또는 변형들을 포함한다. 위에 실시예들, 및 다른 실시예들의 조합들은 위에 설명을 검토하였을 때 당업자들에게 명백해질 것이다.
본원의 초록은 기술적 개시의 본질을 당업자가 신속하게 확인할 수 있게 할 초록을 요구하는 37 C.F.R.§1.72(b)에 준하여 제공된다. 이것은 청구항들의 범위 또는 의미를 해석하거나 제한시키기 위해 사용되지 않을 것이라는 전제로 제출된다. 전술한 상세한 설명에서, 본 개시를 간소화할 목적으로 여러 특징들을 단일의 실시예에 함께 모았다. 개시의 본 방법은 각 청구항에 분명히 인용된 것보다 더 많은 특징들을 요구하는 것으로 해석되지 않아야 한다. 그보다는, 발명적 요지는 단일의 개시된 실시예의 모든 특징들 미만에서 발견될 수도 있다. 따라서, 다음의 청구항들은 상세한 설명에 포함시키고 각 청구항은 개별적 실시예로서 존립한다.

Claims (11)

  1. 제1 적층-다이 메모리 볼트에 연관된 메모리 볼트 제어기(MVC)에서 데이터 아이 훈련 동작(data eye training operation) 또는 메모리 어레이 타이밍 훈련 동작 중 적어도 하나를 수행하는 단계
    를 포함하고,
    상기 제1 적층-다이 메모리 볼트는 복수의 메모리 어레이를 포함하고, 상기 복수의 메모리 어레이는 복수의 적층 메모리 다이 상에 위치하고, 상기 복수의 적층 메모리 다이는 제1 메모리 다이 및 제2 메모리 다이를 포함하고, 상기 제1 적층-다이 메모리 볼트의 상기 복수의 메모리 어레이는 제1 메모리 어레이 및 제2 메모리 어레이를 포함하고, 상기 제1 메모리 어레이는 상기 제1 메모리 다이 상에 위치하고, 상기 제2 메모리 어레이는 상기 제2 메모리 다이 상에 위치하고, 상기 제1 메모리 다이는 제3 메모리 어레이를 더 포함하고, 상기 제2 메모리 다이는 제4 메모리 어레이를 더 포함하고, 상기 제3 및 제4 메모리 어레이는 제2 적층-다이 볼트를 형성하고, 데이터 아이 훈련 동작 또는 메모리 어레이 타이밍 훈련 동작 중 적어도 하나를 수행하는 단계는 상기 제1 적층-다이 메모리 볼트의 제1 메모리 다이에 결합된 판독 데이터 인터페이스를 훈련시키는 단계를 포함하고, 상기 제1 메모리 다이는 상기 MVC의 판독 스트로브 지연 제어 모듈(5158)에 통신가능하게 결합된 판독 스트로브 지연 요소(5160)를 포함하고, 상기 판독 스트로브 지연 요소(5160)는 상기 판독 스트로브 지연 제어 모듈(5158)로부터 지연 제어 명령 및 상기 MVC로부터 마스터 클럭 신호를 수신하고, 상기 판독 스트로브 지연 요소(5160)는 상기 지연 제어 명령에 의해 표시된 양만큼 상기 마스터 클럭 신호를 지연시키는 방법.
  2. 제1항에 있어서, 상기 훈련은,
    상기 MVC에 연관된 기입 데이터 인터페이스를 훈련시키는 단계;
    상기 제1 적층-다이 메모리 볼트 혹은 상기 제1 적층-다이 메모리 볼트의 소부분에 연관된 메모리 어레이 액세스 타이밍을 훈련시키는 단계 중 적어도 하나를 포함하는 방법.
  3. 제1항에 있어서,
    동작 기입 데이터 인터페이스 또는 동작 판독 데이터 인터페이스 중 적어도 하나의 확정을 용이하게 하기 위해, 기입 데이터 인터페이스 또는 판독 데이터 인터페이스 중 적어도 하나를 명목상 클럭 속도(nominal clock speed)보다 낮은 클럭 속도로 동작시키는 단계를 더 포함하는 방법.
  4. 제1항에 있어서, 상기 훈련은,
    제1의 일련의 반복들을 사용하여 복수의 데이터 비트를 송신 레지스터에 클럭하는데 사용되는 데이터 클럭에 연관된 지연을 조절하는 단계 또는 제2의 일련의 반복들을 사용하여 복수의 데이터 비트를 수신 레지스터에 스트로브하는데 사용되는 데이터 스트로브에 연관된 지연을 조절하는 단계 중 적어도 하나의 단계;
    상기 데이터 비트들이 상기 수신 레지스터에서 성공적으로 수신되었는지 여부를 판정하는 단계; 및
    상기 판정하는 단계에 따라, 상기 데이터 클럭에 연관된 동작 지연 또는 상기 데이터 스트로브에 연관된 동작 지연 중 적어도 하나를 선택하는 단계를 포함하는 방법.
  5. 제4항에 있어서,
    제3의 일련의 반복들을 사용하여 상기 MVC에서 복수의 부가적인 데이터 비트를 수신 레지스터에 스트로브하는데 사용되는 부가적인 데이터 스트로브에 연관된 지연을 조절하는 단계;
    상기 MVC에서 상기 부가적인 데이터 비트들이 상기 수신 레지스터에서 성공적으로 수신되었는지 여부를 판정하는 단계; 및
    상기 판정하는 단계에 따라, 상기 부가적인 데이터 스트로브에 연관된 동작 지연을 선택하는 단계를 더 포함하는 방법.
  6. 제4항에 있어서,
    상기 데이터 비트들이 성공적으로 수신되었는지 여부를 판정하는 단계는, 상기 데이터 클럭들 또는 상기 데이터 스트로브의 각각의 조절에 이어 피드백 신호를 모니터하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 피드백 신호는 상기 제1 적층-다이 메모리 볼트와 상기 MVC 사이에서 전달된 피드백 비트 또는 감소된 속도의 데이터 인터페이스를 통해 상기 제1 적층 다이 메모리 볼트와 상기 MVC 사이에서 전달된 데이터 워드 중 적어도 하나를 포함하는 방법.
  8. 제1항에 있어서, 상기 훈련은,
    일련의 반복들을 사용하여 메모리 어레이 타이밍 파라미터를 조절하는 단계;
    상기 일련의 반복들 각각에서 상기 제1 적층-다이 메모리 볼트에 연관된 다이 상에 적어도 하나의 메모리 어레이에 복수의 기입 데이터 비트를 포함하는 데이터 패턴을 기입하는 단계;
    상기 조절들 중 어느 조절이 최소한의 데이터 오류들을 일으키는지 판정하는 단계; 및
    상기 판정하는 단계에 따라, 동작 메모리 어레이 타이밍 파라미터 설정을 선택하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 메모리 어레이 타이밍 파라미터는 행 사이클 시간(tRC) 또는 행 어드레스 대 열 어드레스 지연(tRCD) 기간 중 적어도 하나를 포함하는 방법.
  10. 적층-다이 메모리 시스템의 복수의 메모리 볼트 각각에 대해, 적층-다이 메모리 시스템의 복수의 메모리 다이 각각에 대해, 그리고/또는 적층-다이 메모리 시스템의 복수의 타일 각각에 대해, 독립적인 데이터 아이 훈련 동작들의 제1 세트 또는 독립적인 메모리 어레이 타이밍 훈련 동작들의 세트 중 적어도 하나를 수행하는 단계 - 상기 복수의 메모리 볼트는 제1 적층-다이 메모리 볼트를 포함하고, 상기 제1 적층-다이 메모리 볼트는 복수의 메모리 어레이를 포함하고, 상기 복수의 메모리 어레이는 복수의 메모리 다이 상에 위치하고, 상기 복수의 메모리 다이는 제1 메모리 다이 및 제2 메모리 다이를 포함하고, 상기 제1 적층-다이 메모리 볼트의 상기 복수의 메모리 어레이는 제1 메모리 어레이 및 제2 메모리 어레이를 포함하고, 상기 제1 메모리 어레이는 상기 제1 메모리 다이 상에 위치하고, 상기 제2 메모리 어레이는 상기 제2 메모리 다이 상에 위치하고, 상기 제1 메모리 다이는 제3 메모리 어레이를 더 포함하고, 상기 제2 메모리 다이는 제4 메모리 어레이를 더 포함하고, 상기 제3 및 제4 메모리 어레이는 제2 적층-다이 볼트를 형성하고, 독립적인 데이터 아이 훈련 동작들의 제1 세트 또는 독립적인 메모리 어레이 타이밍 훈련 동작들의 세트 중 적어도 하나를 수행하는 단계는 상기 제1 적층-다이 메모리 볼트의 제1 메모리 다이에 결합된 판독 데이터 인터페이스를 훈련시키는 단계를 포함하고, 상기 제1 메모리 다이는 메모리 볼트 제어기(MVC)의 판독 스트로브 지연 제어 모듈(5158)에 통신가능하게 결합된 판독 스트로브 지연 요소(5160)를 포함하고, 상기 판독 스트로브 지연 요소(5160)는 상기 판독 스트로브 지연 제어 모듈(5158)로부터 지연 제어 명령 및 상기 MVC로부터 마스터 클럭 신호를 수신하고, 상기 판독 스트로브 지연 요소(5160)는 상기 지연 제어 명령에 의해 표시된 양만큼 상기 마스터 클럭 신호를 지연시킴 - ; 및
    상기 적층-다이 메모리 시스템을 복수의 메모리 액세스 레이턴시들을 가지고 동작시키는 단계 - 상기 복수의 메모리 액세스 레이턴시는 각각 상기 복수의 메모리 볼트, 상기 복수의 메모리 다이, 또는 상기 복수의 타일 중 각각의 하나에 대응함 -
    를 포함하는 방법.
  11. 제10항에 있어서, 상기 훈련은,
    제1의 일련의 반복들을 사용하여 복수의 데이터 비트를 송신 레지스터에 클럭하는데 사용되는 데이터 클럭에 연관된 지연을 조절하는 단계 또는 제2의 일련의 반복들을 사용하여 복수의 데이터 비트를 수신 레지스터에 스트로브하는데 사용되는 데이터 스트로브에 연관된 지연을 조절하는 단계 중 적어도 하나의 단계;
    상기 데이터 비트들이 상기 수신 레지스터에서 성공적으로 수신되었는지 여부를 판정하는 단계; 및
    상기 판정하는 단계에 따라, 상기 데이터 클럭에 연관된 동작 지연 또는 상기 데이터 스트로브에 연관된 동작 지연 중 적어도 하나를 선택하는 단계를 포함하는 방법.
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