TWI520146B - 堆疊晶粒記憶體系統與用於訓練堆疊晶粒記憶體系統之方法 - Google Patents

堆疊晶粒記憶體系統與用於訓練堆疊晶粒記憶體系統之方法 Download PDF

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Description

堆疊晶粒記憶體系統與用於訓練堆疊晶粒記憶體系統之方法
本文中所闡述之各種實施例係關於與半導體記憶體相關聯之設備、系統及方法，包含堆疊晶粒記憶體系統及用於訓練該等堆疊晶粒記憶體系統之方法。
微處理器技術已以比半導體記憶體技術之速率更快之一速率演變。因此，現代主機處理器與半導體記憶體子系統之間通常在效能方面存在一不匹配，該處理器配接至該等半導體記憶體子系統以接收指令及資料。舉例而言，據估計，某些高端伺服器閒置四分之三的時鐘等待對記憶體請求之回應。
另外，隨著處理器核心及執行緒之數目不斷增加，軟體應用及作業系統技術之演變對較高密度記憶體系統具有增加之需求。然而，當前技術之記憶體系統通常表示效能與密度之間的一折衷。較高頻寬可在不超過JEDEC電氣技術規範之情況下限制在一系統中可連接之記憶體卡或記憶體模組之數目。
雖然已提出對JEDEC介面之擴展，但通常可發現關於未來所預期之記憶體頻寬及密度之不足。缺點包含記憶體功率最佳化之不足及主機處理器與記憶體子系統之間的介面之唯一性。隨著處理器及/或記憶體技術改變，後一缺點可導致需要重新設計介面。
圖1係根據本發明之各種實例性實施例之一記憶體系統100之一方塊圖。一個或多個實施例運作以在一個或多個發端裝置(例如，一個或多個主機處理器)與一組堆疊陣列記憶體「儲存庫」之間大致同時傳送命令、位址及/或資料之複數個傳出流。可導致增加之記憶體系統密度、頻寬、平行性及可縮放性。
本文中之多晶粒記憶體陣列實施例聚集在先前設計中通常位於每一個別記憶體陣列晶粒上之控制邏輯。一堆疊晶粒群組之子區段(本文中稱為一「記憶體儲存庫」)共享共同控制邏輯。該記憶體儲存庫架構戰略性地分割記憶體控制邏輯以提高能量效率同時提供一較細粒度之已通電記憶體庫。本文中之實施例亦達成一標準化主機處理器至記憶體系統介面。隨著記憶體技術演變，該標準化介面可減少重新設計循環次數。
圖2係根據各種實例性實施例堆疊有一邏輯晶粒202之一堆疊晶粒3D記憶體陣列200之一剖面概念圖。記憶體系統100併入有記憶塊式記憶體陣列(諸如，堆疊晶粒3D記憶體陣列200)之一個或多個堆疊。將多個記憶體陣列(例如，記憶體陣列203)製作至複數個堆疊晶粒(例如，下文用作一實例之堆疊晶粒204)中之每一者上。
將該等堆疊晶粒中之每一者在邏輯上劃分成多個「記憶塊」(例如，與堆疊晶粒204相關聯之記憶塊205A、205B及205C)。每一記憶塊(例如，記憶塊205C)可包含一個或多個記憶體陣列203。在某些實施例中，每一記憶體陣列203可組態為記憶體系統100中之一個或多個獨立記憶體庫。記憶體陣列203不受限於任一特定記憶體技術且可包含動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體等。
一堆疊組記憶體陣列記憶塊208可包含來自該等堆疊晶粒中之每一者之一單個記憶塊(例如，記憶塊212B、212C及212D，其中基底記憶塊於圖1中無法看出)。功率、位址及/或資料及類似共同信號可沿「Z」維220在傳導路徑(例如，傳導路徑224)上(例如，「貫穿晶圓互連」(TWI))橫穿該堆疊組記憶塊208。因此，將堆疊晶粒3D記憶體陣列200分割成一組記憶體「儲存庫」(例如，記憶體儲存庫230)。每一記憶體儲存庫包含一堆疊組記憶塊，一個記憶塊來自複數個堆疊晶粒中之每一者。該儲存庫中之每一記憶塊包含一個或多個記憶體陣列(例如，記憶體陣列240)。
圖1中顯示所得組記憶體儲存庫102。將此處下文所闡述之控制、切換及通信邏輯製作至邏輯晶粒202上。記憶體系統100包含複數個記憶體儲存庫控制器(MVC)104(例如，下文用作一實例性MVC之MVC 106)。每一MVC以一一對一關係以通信方式耦合至一對應記憶體儲存庫(例如，記憶體儲存庫110)。因此，每一MVC能夠獨立於其他MVC與其各別記憶體儲存庫之間的通信與一對應記憶體儲存庫通信。
記憶體系統100亦包含複數個可組態串列化通信鏈路介面(SCLI)112。將SCLI 112劃分為一傳出群組之SCLI 113(例如，傳出SCLI 114)及一傳入群組之SCLI 115。複數個SCLI 112中之每一者能夠與其他SCLI 112同時運作。SCLI 112將複數個MVC 104一起以通信方式耦合至一個或多個主機處理器114。記憶體系統100提供一高度抽象、多鏈路、高通量介面給該(等)主機處理器114。
記憶體系統100亦可包含一矩陣開關116。矩陣開關116以通信方式耦合至複數個SCLI 112且耦合至複數個MVC 104。矩陣開關116能夠將每一SCLI交叉連接至一選定MVC。因此，該(等)主機處理器114可跨越複數個SCLI 112以一大致同時方式存取複數個記憶體儲存庫102。此架構可提供現代處理器技術(包含多核技術)所需之主機處理器至記憶體頻寬。
記憶體系統100亦可包含以通信方式耦合至矩陣開關116之一記憶體構造控制暫存器117。記憶體構造控制暫存器117接受來自一組態源之記憶體構造組態參數且組態記憶體系統100之一個或多個組件以根據一可選擇模式運作。舉例而言，矩陣開關116及複數個記憶體儲存庫102及複數個MVC 104中之每一者通常可經組態以回應於單獨記憶體請求而彼此獨立地運作。此一組態可由於SCLI 112與記憶體儲存庫102之間的平行性而增加記憶體系統頻寬。
另一選擇係，記憶體系統100可經由記憶體構造控制暫存器117重新組態以致使複數個記憶體儲存庫102中之兩者或更多者之一子組與一對應子組MVC回應於一單個請求而同步運作。後一組態可用以存取一比正常寬之資料字以縮短延時，如下文進一步闡述。可藉由將一選定位元型樣載入至記憶體構造控制暫存器117中來達成其他組態。
圖3及圖4係顯示根據各種實例性實施例分別與實例性封包300及400相關聯之欄位之封包圖。根據圖3及圖4轉至圖1，記憶體系統100亦可包含以通信方式耦合至矩陣開關116之複數個封包解碼器118(例如，封包解碼器120)。該(等)主機處理器114組裝一傳出封包122，其在某些實施例中可在結構上類似於實例性封包300或400。亦即，傳出封包122可含有一命令欄位310、一位址欄位320及/或一資料欄位410。然後，主機處理器114跨越一傳出SCLI(例如，傳出SCLI 114)以下文進一步解釋之一方式將傳出封包122發送至封包解碼器120。
傳出SCLI 114可包含複數個傳出差分對串列路徑(DPSP)128。DPSP 128以通信方式耦合至該(等)主機處理器114且可集體地輸送傳出封包122。亦即，複數個傳出DPSP 128中之每一DPSP可以一第一資料速率輸送傳出封包122之一第一資料速率傳出子封包部分。
傳出SCLI 114亦可包含以通信方式耦合至複數個傳出DPSP 128之一解串列化器130。解串列化器130將傳出封包122之每一第一資料速率傳出子封包部分轉換為複數個第二資料速率傳出子封包。跨越一第一複數個傳出單端資料路徑(SEDP)134以一第二資料速率發送該複數個第二資料速率傳出子封包。該第二資料速率比該第一資料速率慢。
傳出SCLI 114亦可包含以通信方式耦合至解串列化器130之一解多工器138。解多工器138將該複數個第二資料速率傳出子封包中之每一者轉換為複數個第三資料速率傳出子封包。跨越一第二複數個傳出SEDP 142以一第三資料速率將該複數個第三資料速率傳出子封包發送至封包解碼器120。該第三資料速率比該第二資料速率慢。
封包解碼器120接收傳出封包122且擷取命令欄位310(例如，實例性封包300之命令欄位)、位址欄位320(例如，實例性封包300之位址欄位)及/或資料欄位(例如，實例性封包400之資料欄位)。在某些實施例中，封包解碼器120解碼位址欄位320以確定一對應組記憶體儲存庫選擇信號。封包解碼器120在一介面146上將該組記憶體儲存庫選擇信號提供至矩陣開關116。該等儲存庫選擇信號致使將輸入資料路徑148切換至對應於傳出封包122之MVC 106。
現轉至對傳入資料路徑之一論述，記憶體系統100可包含以通信方式耦合至矩陣開關116之複數個封包編碼器154(例如，封包編碼器158)。封包編碼器158可經由矩陣開關116自複數個MVC 104中之一者接收一傳入記憶體命令、一傳入記憶體位址及/或傳入記憶體資料。封包編碼器158將傳入記憶體命令、位址及/或資料編碼成一傳入封包160以供跨越一傳入SCLI 164傳輸至該(等)主機處理器114。
在某些實施例中，封包編碼器158可將傳入封包160分段成複數個第三資料速率傳入子封包。封包編碼器158可跨越一第一複數個傳入單端資料路徑(SEDP)166以一第三資料速率發送該複數個第三資料速率傳入子封包。記憶體系統100亦可包含以通信方式耦合至封包編碼器158之一多工器168。多工器168可將複數個第三資料速率傳入子封包子組中之每一者多工處理成一第二資料速率傳入子封包。多工器168跨越一第二複數個傳入SEDP 170以比該第三資料速率快之一第二資料速率發送該等第二資料速率傳入子封包。
記憶體系統100可進一步包含以通信方式耦合至多工器168之一串列化器172。串列化器172將第二資料速率傳入子封包之複數個子組中之每一者聚集成一第一資料速率傳入子封包。跨越複數個傳入差分對串列路徑(DPSP)174以比該第二資料速率快之一第一資料速率將該等第一資料速率傳入子封包發送至該(等)主機處理器114。因此，經由矩陣開關116跨越SCLI 112在該(等)主機處理器114與MVC 104之間往復地傳送命令、位址及資料資訊。
轉至圖5A，記憶體系統5100包含如先前闡述所組織之一個或多個堆疊晶粒記憶體儲存庫102(例如，記憶體儲存庫110)。記憶體系統5100亦包含以一一對一對應以通信方式耦合至記憶體儲存庫102以提供記憶體定序作業之一個或多個MVC 104(例如，MVC 106)。MVC 104中之每一者亦包含一儲存庫定時模組5104。邏輯晶粒202上之一處理器5105以通信方式耦合至儲存庫定時模組5104。處理器5105及儲存庫定時模組5104協同運作以執行一寫入資料介面訓練作業序列、一記憶體陣列存取信號訓練作業序列及/或一讀取介面訓練作業序列中之一者或多者。
轉至圖5B，儲存庫定時模組5104提供對與用以將一個或多個資料數位(例如，位元)記錄至一個或多個傳輸暫存器(例如，傳輸暫存器5106及5108)中之一個或多個資料時鐘相關聯之一個或多個(例如，複數個，諸如一組)延遲之集中控制。傳輸暫存器5106及5108分別與MVC 106與記憶體儲存庫110之間的一寫入資料介面5110及一讀取資料介面5112相關聯。
儲存庫定時模組5104亦可控制與一組資料選通相關聯之一組延遲，該組資料選通用以將該組資料位元傳送至一個或多個接收暫存器(例如，分別與寫入資料介面5110及讀取資料介面5112相關聯之接收暫存器5114及5116)。
在某些實施例中，儲存庫定時模組5104亦控制與記憶體陣列存取相關聯之一組記憶體陣列定時參數。該等記憶體陣列定時參數可尤其包含一列循環時間(tRC)及/或一列位址至行位址延遲(tRCD)週期。
一主時鐘模組5118可以通信方式耦合至儲存庫定時模組5104以提供一主時鐘，以自該主時鐘導出該組資料時鐘及/或該組資料選通。
記憶體系統5100可包含一寫入資料延遲控制模組5122作為儲存庫定時模組5104之一組件。複數個寫入時鐘延遲元件(例如，延遲元件5124及5125)以通信方式耦合至寫入資料延遲控制模組5122。一寫入時鐘延遲元件(例如，延遲元件5124)可自寫入資料延遲控制模組5122接收一延遲控制命令。延遲元件5124亦可自主時鐘5118接收一主時鐘信號。延遲元件5124根據該延遲命令延遲該主時鐘信號(例如，以由該延遲命令所指示之一量)。該延遲元件將所得經延遲之時鐘信號提供至傳輸暫存器5106之一寫入時鐘輸入端(例如，寫入時鐘輸入端5128)。該經延遲時鐘信號將一個或多個寫入資料位元記錄至傳輸暫存器5106之一個或多個儲存單元(例如，儲存單元5130)中。
記憶體系統5100亦可包含一寫入選通延遲控制模組5132作為儲存庫定時模組5104之一組件。一寫入選通延遲元件5134(例如，一延遲-鎖定迴路(DLL)或一相位-鎖定迴路(PLL))以通信方式耦合至寫入選通延遲控制模組5132。寫入選通延遲元件5134可自寫入選通延遲控制模組5132接收一延遲控制命令且自主時鐘5118接收一主時鐘信號。寫入選通延遲元件5134將該主時鐘信號延遲一由該延遲控制命令所指示之量。寫入選通延遲元件5134將所得經延遲之寫入選通提供至一寫入選通驅動器5136。該經延遲寫入選通將一組寫入資料位元選通至與記憶體儲存庫及/或記憶體儲存庫之一子區段相關聯之接收暫存器5114(例如，與記憶體儲存庫110相關聯之實例性堆疊記憶體晶粒204)中。
記憶體系統5100可進一步包含一陣列定時控制模組5140作為儲存庫定時模組5104之一組件。一陣列定時模組5142可被包含作為堆疊記憶體晶粒204之一組件且可以通信方式耦合至陣列定時控制模組5140。陣列定時模組5142自陣列定時控制模組5140接收一陣列定時控制命令且根據該陣列定時控制命令調整該等記憶體陣列定時參數中之一者或多者。一個或多個記憶體陣列(例如，記憶體陣列5144)以通信方式耦合至陣列定時模組5142且根據記憶體陣列定時參數使用記憶體陣列定時來運作。
記憶體系統5100亦可包含一讀取資料延遲控制模組5148作為儲存庫定時模組5104之一組件。複數個讀取時鐘延遲元件(例如，延遲元件5150及5151)以通信方式耦合至讀取資料延遲控制模組5148。一讀取時鐘延遲元件(例如，延遲元件5150)可自讀取資料延遲控制模組5148接收一延遲控制命令。延遲元件5150亦可自主時鐘5118接收一主時鐘信號。延遲元件5150將該主時鐘信號延遲一由該延遲命令所指示之量。延遲元件5150將所得經延遲之時鐘信號提供至傳輸暫存器5108之一讀取時鐘輸入端(例如，讀取時鐘輸入端5154)。該經延遲時鐘信號將一個或多個讀取資料位元記錄至傳輸暫存器5108之儲存單元(例如，儲存單元5156)中。
記憶體系統5100亦可包含一讀取選通延遲控制模組5158作為儲存庫定時模組5104之一組件。一讀取選通延遲元件5160(例如，一DLL或一PLL)以通信方式耦合至讀取選通延遲控制模組5158。讀取選通延遲元件5160可自讀取選通延遲控制模組5158接收一延遲控制命令且自主時鐘5118接收一主時鐘信號。讀取選通延遲元件5160將該主時鐘信號延遲一由該延遲控制命令所指示之量。讀取選通延遲元件5160將所得經延遲之讀取選通提供至一讀取選通驅動器5162。該經延遲讀取選通將一組讀取資料位元選通至與MVC相關聯之接收暫存器5116中。
可以若干方式實施先前所闡述之該等組件中之任一者，該等方式包含硬體、軟體、韌體或其組合中之實施例。應注意：此上下文中之「軟體(software)」係指儲存於一電腦可讀媒體上之將由一電腦執行之法定軟體結構，且並非僅係軟體列表。
因此，記憶體系統100、5100；記憶體陣列200、203、240、527、5144；晶粒202、204；記憶塊205A、205B、205C、208、212B、212C、212D；「Z」維220；路徑224、148、542；記憶體儲存庫230、102、110；MVC 104、106；SCLI 112、113、114、115、164；處理器114、5004；矩陣開關116；暫存器117；封包300、400、122、160；封包解碼器118、120；欄位310、320、410；DPSP 128、174；解串列化器130；SEDP 134、142、166、170；解多工器138；介面146；封包編碼器154、158；多工器168；串列化器172；儲存庫定時模組5104；處理器5105；暫存器5106、5108、5114、5116；介面5110、5112；時鐘模組5118；控制模組5122、5132、5140、5148、5158；延遲元件5124、5125、5134、5150、5151、5160；時鐘輸入端5128、5154；儲存單元5130、5156；驅動器5136、5162；及定時模組5142在本文中可全部表徵為「模組」。
該等模組可包含硬體電路、光學組件、單處理器或多處理器電路、記憶體電路、儲存於一電腦可讀媒體上之軟體程式模組及物件、韌體及其組合，如記憶體系統100之設計者所期望及如對於各種實施例之特定實施方案所適當。
各種實施例之設備及系統可用於除高密度、多鏈路、高通量半導體記憶體系統(例如，系統100及系統5100)以外之應用中。因此，本發明之各種實施例並不限於此。實例性記憶體系統100及5100意欲提供對各種實施例之結構之一一般理解。該等實例性記憶體系統並非意欲用作對可利用本文中所闡述之該等結構之設備及系統之所有元件及特徵之一完全說明。
各種實施例之新穎設備及系統可包括用於電腦中之電子電路、通信及信號處理電路、單處理器或多處理器模組、單個或多個嵌入式處理器、多核處理器、資料開關及包含多層、多晶片模組之專用模組或併入至其中。此等設備及系統可進一步作為子組件包含於各種電子系統內，例如電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作臺、無線電、視訊播放器、聲訊播放器(例如，MP3(動畫專家群、聲訊層3)播放器)、車輛、醫療裝置(例如，心臟監視器、血壓監視器等)、機上盒及其他裝置。某些實施例可包含若干方法。
圖6A及6B係圖解說明根據各種實例性實施例之一方法1100之流程圖。方法1100可包含程式化地控制與一個或多個資料時鐘相關聯之一組延遲。該等資料時鐘用以將一組資料數位(例如，位元)記錄至與一介面(例如，圖5B之介面5110、5112)相關聯之一個或多個傳輸暫存器(例如，圖5B之傳輸暫存器5106、5108)中，該介面用以在一MVC與對應於該MVC之一記憶體儲存庫之間傳送資料。該等傳輸暫存器可位於該MVC上以將寫入資料提供至該介面，或可位於該記憶體儲存庫中之一記憶體陣列晶粒上以將讀取資料提供至該介面。
方法1100亦可包含程式化地控制與一個或多個資料選通相關聯之一組延遲，該一個或多個選通用以將該組資料位元傳送至該MVC及/或該記憶體儲存庫上之一個或多個接收暫存器。方法1100可進一步包含程式化地控制與記憶體陣列存取相關聯之一個或多個參數(例如，用以存取記憶體陣列晶粒上之一記憶體陣列之記憶體陣列定時信號)。
方法1100可在區塊1106處開始以自一陣列定時控制模組(例如，與圖5B之MVC 106相關聯之陣列定時控制模組5140)接收一個或多個記憶體陣列定時控制命令。方法1100可在區塊1108處繼續以根據該(等)陣列定時控制命令調整與該記憶體陣列相關聯之一個或多個記憶體陣列定時參數。該等定時參數可尤其包含tRC及/或tRCD，如先前所提及。方法1100可包含在區塊1110處存取該記憶體陣列以根據該(等)經調整之記憶體陣列定時參數使用記憶體陣列定時來執行寫入資料及/或讀取資料作業。
方法1100亦可包含在區塊1112處自一寫入資料延遲控制模組接收一延遲控制命令且自一主時鐘接收一主時鐘信號。在區塊1114處可將該主時鐘信號延遲一由該延遲控制命令所指示之量。方法1100可進一步包含在區塊1116處將經延遲時鐘信號提供至與MVC相關聯之一傳輸暫存器之一寫入時鐘輸入端。因此，可在區塊1118處將一個或多個寫入資料位元記錄至與MVC相關聯之一傳輸暫存器之一(或多個)儲存單元中。
方法1100可在區塊1122處繼續以自一寫入選通延遲控制模組接收一延遲控制命令且自一主時鐘接收一主時鐘信號。方法1100可包含在區塊1124處選擇與一DLL相關聯之一延遲及/或與一PLL相關聯之一相位角以延遲該組資料選通中之一者或多者。在區塊1126處可將該主時鐘信號延遲一由該延遲控制命令所指示之量。轉至圖6B，方法1100可包含在區塊1128處將經延遲寫入選通提供至一寫入選通驅動器。因此，可在區塊1130處將一組寫入資料位元選通至與記憶體儲存庫及/或記憶體儲存庫之一子區段(例如，與圖5B之記憶體儲存庫110相關聯之堆疊晶粒204)相關聯之一接收暫存器中。
方法1100可在區塊1132處繼續以自一讀取資料延遲控制模組接收一延遲控制命令且自一主時鐘接收一主時鐘信號。在區塊1134處可將該主時鐘信號延遲一由該延遲控制命令所指示之量。方法1100可包含在區塊1136處將經延遲時鐘信號提供至與記憶體儲存庫及/或記憶體儲存庫之一子區段相關聯之一傳輸暫存器之一讀取時鐘輸入端。因此，可在區塊1138處將一個或多個讀取資料位元記錄至與記憶體儲存庫及/或記憶體儲存庫之子區段相關聯之該傳輸暫存器之一(或多個)儲存單元中。
方法1100可進一步在區塊1142處繼續以自一讀取選通延遲控制模組接收一延遲控制命令且自一主時鐘接收一主時鐘信號。在區塊1144處可將該主時鐘信號延遲一由該延遲控制命令所指示之量。方法1100可包含在區塊1146處將一經延遲讀取選通提供至一讀取選通驅動器。因此，在區塊1148處可將一組讀取資料位元選通至與MVC相關聯之一接收暫存器中。
圖7係圖解說明根據各種實例性實施例之一方法1200之一流程圖。方法1200可包含以一記憶體儲存庫、堆疊晶粒及/或記憶體陣列位準訓練資料及/或選通定時。方法1200亦可包含訓練記憶體陣列存取定時信號，諸如，tRC及/或tRCD。在一多儲存庫記憶體系統中基於每儲存庫地及/或基於儲存庫子區段地執行定時信號訓練作業可允許各種記憶體儲存庫及/或子區段以差分存取延時運作。可導致增加之製造良率。
方法1200可在區塊1206處開始以對一堆疊晶粒記憶體系統中之數個記憶體儲存庫中之每一者執行一個或多個獨立資料眼圖訓練作業(例如，資料及/或選通定時)及/或獨立記憶體陣列定時訓練作業。該方法可繼續在區塊1210處以多個記憶體存取延時運作該堆疊晶粒記憶體系統。每一記憶體存取延時對應於記憶體儲存庫中之一者或多者。
方法1200亦可包含在區塊1214處對與記憶體系統中之每一儲存庫相關聯之該組堆疊記憶體陣列晶粒中之每一者執行一個或多個獨立資料眼圖訓練作業及/或獨立記憶體陣列定時訓練作業。該方法可進一步包含在區塊1218處以多個記憶體晶粒存取延時運作該堆疊晶粒記憶體系統。每一記憶體晶粒存取延時對應於該等記憶體陣列晶粒中之一者或多者。
方法1200可在區塊1222處繼續以對與每一記憶體陣列晶粒相關聯之記憶體陣列記憶塊組中之每一者執行一個或多個獨立資料眼圖訓練作業及/或獨立記憶體陣列定時訓練作業。方法1200亦可包含在區塊1226處以多個記憶體陣列記憶塊存取延時運作該堆疊晶粒記憶體系統。每一延時對應於該等記憶體陣列記憶塊中之一者或多者。
圖8A、8B及8C係圖解說明根據各種實例性實施例之一方法之流程圖。方法1300可包含在與一堆疊晶粒記憶體儲存庫相關聯之一MVC處執行一資料眼圖訓練作業及/或一記憶體陣列定時訓練作業。
方法1300可在區塊1304處開始以訓練與MVC相關聯之一寫入資料介面(例如，圖5B之寫入資料介面5110)。方法1300可包含在區塊1306處以低於一標稱時鐘速度之一時鐘速度運作該寫入資料介面。這樣做可促進在訓練之前建立一運作寫入資料介面。
方法1300可繼續在區塊1310處使用一第一系列之反覆遞增地調整與一個或多個寫入資料時鐘相關聯之一延遲。該等寫入資料時鐘可用以將一組寫入資料位元記錄至一傳輸暫存器(例如，圖5B之傳輸暫存器5106)中。某些實施例亦可包含在區塊1312處使用一第二系列之反覆遞增地調整與一寫入資料選通相關聯之一延遲。該寫入資料選通可用以將該組寫入資料位元記錄至記憶體儲存庫處之一接收暫存器中。該第一系列之反覆可嵌套於該第二系列之反覆內，或反之亦然；或可將與寫入資料時鐘及寫入資料選通相關聯之該等延遲一起反覆。
方法1300可進一步在區塊1314處繼續以根據該第一及/或第二系列之反覆將包括該組寫入資料位元之一已知資料型樣寫入至記憶體儲存庫。
方法1300亦可包含在區塊1315處在對寫入資料時鐘及/或寫入資料選通之每一調整之後監視來自記憶體儲存庫之一回饋信號以確定是否在記憶體儲存庫處成功地接收該等寫入資料位元。該回饋信號可組態為自記憶體儲存庫發送至MVC之一個或多個回饋位元以指示該等寫入資料位元中之一者或多者在記憶體儲存庫處之一成功接收。另一選擇係，該回饋信號可組態為經由一減速讀取資料介面自記憶體儲存庫發送至MVC之一個或多個資料字。
方法1300可進一步包含在區塊1316處選擇與寫入資料時鐘及/或寫入資料選通相關聯之一組運作延遲。可將寫入資料時鐘及/或寫入資料選通之一調整範圍內之一組延遲(導致最少資料錯誤)選擇為該組寫入資料運作延遲。
方法1300可在區塊1320處繼續以訓練與記憶體儲存庫相關聯之記憶體陣列存取定時。方法1300可包含在區塊1322處使用一第三系列之反覆遞增地調整一個或多個記憶體陣列定時參數。此等參數可包含記憶體陣列存取定時信號，例如，tRC及/或tRCD。方法1300亦可包含在區塊1324處在每一反覆處寫入一組寫入資料位元之一已知資料型樣。可將該已知資料型樣寫入至與記憶體儲存庫相關聯之一晶粒上之一個或多個記憶體陣列。
方法1300可在圖8B處繼續以在區塊1326處在每一反覆時自該(等)記憶體陣列存取該已知資料型樣。在區塊1328處，可在對該等記憶體陣列定時參數之每一調整之後在MVC處監視來自記憶體儲存庫之一回饋信號。該回饋信號可組態為經由一減速讀取資料介面自記憶體儲存庫發送至MVC之一個或多個資料字及/或跨越某一其他介面發送之一個或多個回饋位元，如上所述。
方法1300亦可包含在區塊1329處使用該回饋信號確定是否已將該等寫入資料位元成功地寫入至該記憶體陣列及自其讀取該等寫入資料位元。方法1300可進一步包含在區塊1330處選擇導致最少資料錯誤之一組記憶體陣列定時參數設定。
方法1300可在區塊1332處繼續以訓練與記憶體儲存庫或其子區段相關聯之讀取資料介面(例如，圖5B之讀取資料介面5112)。讀取資料介面訓練可包含在區塊1334處以低於一標稱時鐘速度之一時鐘速度運作該讀取資料介面。這樣做可促進在執行讀取介面訓練作業之前建立一運作讀取資料介面。
方法1300可包含在區塊1336處使用一第四系列之反覆遞增地調整與一個或多個讀取資料時鐘相關聯之一延遲。該等讀取資料時鐘可用以在區塊1338處將一組讀取資料位元記錄至一傳輸暫存器(例如，圖5B之傳輸暫存器5108)中。該組讀取資料位元可包括一已知資料型樣。某些實施例亦可包含在區塊1340處使用一第五系列之反覆遞增地調整與一讀取資料選通相關聯之一延遲。該讀取資料選通可用以在區塊1342處將複數個讀取資料位元選通至MVC處之一接收暫存器中。
在圖8C處繼續，方法1300可因此包含在區塊1344處針對該第四及/或第五系列之反覆中之每一者讀取該MVC處之一所接收資料型樣，且在區塊1346處將所接收資料型樣與該習知資料型樣相比較。方法1300可進一步包含在區塊1348處確定是否已在該MVC處成功地接收該等讀取資料位元。
方法1300可進一步包含在區塊1350處選擇與讀取資料時鐘及/或讀取資料選通相關聯之一組運作延遲。可將讀取資料時鐘及/或讀取資料選通之一調整範圍內之導致最少資料錯誤之一組延遲選擇為該組讀取資料運作延遲。
應注意，可以除所述次序以外之一次序執行本文中所述之活動。亦可以重複、串行及/或並行方式執行關於本文中所識別之方法所述之各種活動。
可自一基於電腦之系統中之一電腦可讀媒體啟動一軟體程式以執行該軟體程式中所定義之功能。可採用各種程式化語言來創建經設計以實施及執行本文中所揭示之方法之軟體程式。可使用一物件導向語言(例如，Java或C++)以一物件導向格式構造該等程式。另一選擇係，可使用一程序語言(例如，組合語言或C語言)以一程序導向格式構造該等程式。該等軟體組件可使用眾所周知之機制來通信，該等眾所周知之機制尤其包含應用程式介面、過程間通信技術及遠端程序呼叫。各種實施例之教示不限於任一特定程式化語言或環境。
此外，可針對一多儲存庫系統中之每一記憶體儲存庫或一記憶體儲存庫之每一子區段個別地執行資料時鐘及選通校準。舉例而言，可單獨訓練對應於一記憶體儲存庫之一晶粒堆疊中之每一晶粒。因此，可使用具有一較寬廣範圍之定時能力之記憶體陣列晶粒來製造一記憶體儲存庫。可導致增加之製造良率及減少之成本。
以圖解說明而非限定性方式，該等附圖顯示其中可實踐標的物之具體實施例。所圖解說明之實施例經足夠詳細地闡述以使彼等熟習此項技術者能夠實踐本文中所揭示之教示。可使用其他實施例且從本發明導出其他實施例，以使得可在不背離本發明之範疇之情況下做出結構及邏輯替代及改變。因此，此實施方式不應視為具有限定意義。各種實施例之廣度係由隨附申請專利範圍及此申請專利範圍授權之等效內容之全部範圍界定。
本發明性標的物之此等實施例在本文中可僅出於方便而個別地或集體地由術語「發明(invention)」指示且並非意欲在事實上揭示多於一個之發明或發明性概念時自發地將此應用限定至任一者。因此，雖然本文中已圖解說明且闡述了具體實施例，但經計算以達成相同目的之任一配置可替代所示之該等具體實施例。本發明意欲涵蓋各種實施例之任一及所有改動或變化形式。在審閱以上闡述之後，彼等熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。
提供本發明摘要以符合37 C.F.R. § 1.72(b)，其需要將允許讀者快速獲取該技術性發明之性質之一摘要。提交本發明摘要係基於以下理解：其並非將用以解釋或限定該申請專利範圍之範疇或意義。在前述實施方式中，出於簡化本發明之目的而將各種特徵一起集合在一單個實施例中。此發明之方法不應理解為需要比每一請求項中所明確陳述之特徵更多之特徵。相反，本發明標的物可存在於少於一單個所揭示實施例之所有特徵中。因此，以下申請專利範圍藉此併入至實施方式中，其中每一請求項獨立地作為一單獨實施例。
100．．．實例性記憶體系統
102．．．記憶體儲存庫組/堆疊晶粒記憶體儲存庫
104．．．記憶體儲存庫控制器
106．．．MVC
110．．．記憶體儲存庫
112．．．可組態串列化通信鏈路介面(SCLI)
113．．．傳出SCLI群組
114．．．傳出SCLI/主機處理器
115．．．傳入SCLI群組/SCLI
116．．．矩陣開關
117．．．記憶體構造控制暫存器
118．．．封包解碼器
120．．．封包解碼器
122．．．傳出封包
128．．．傳出差分對串列路徑(DPSP)
130．．．解串列化器
134．．．傳出單端資料路徑(SEDP)
138．．．解多工器
142．．．傳出SEDP
146．．．介面
148．．．輸入資料路徑
154．．．封包編碼器
158．．．封包編碼器
160．．．傳入封包
164．．．傳入SCLI
166．．．傳入單端資料路徑(SEDP)
168．．．多工器
170．．．傳入SEDP
172．．．串列化器
174．．．傳入差分對串列路徑(DPSP)
200．．．堆疊晶粒3D記憶體陣列
202．．．邏輯晶粒
203．．．記憶體陣列
204．．．堆疊記憶體晶粒
205A．．．記憶塊
205B．．．記憶塊
205C．．．記憶塊
208．．．堆疊記憶體陣列記憶塊組/記憶塊
212B．．．記憶塊
212C．．．記憶塊
212D．．．記憶塊
224．．．傳導路徑
230．．．記憶體儲存庫
240．．．記憶體陣列
300．．．實例性封包
310．．．命令欄位
320．．．位址欄位
400．．．實例性封包
410．．．資料欄位
5100．．．實例性記憶體系統
5104．．．儲存庫定時模組
5105．．．處理器
5106．．．傳輸暫存器
5108．．．傳輸暫存器
5110．．．寫入資料介面
5112．．．讀取資料介面
5114．．．接收暫存器
5116．．．接收暫存器
5118．．．主時鐘模組/主時鐘
5122．．．寫入資料延遲控制模組
5124．．．延遲元件
5125．．．延遲元件
5128．．．寫入時鐘輸入端
5130．．．儲存單元
5132．．．寫入選通延遲控制模組
5134．．．寫入選通延遲元件
5136．．．寫入選通驅動器
5140．．．陣列定時控制模組
5142．．．陣列定時模組
5144．．．記憶體陣列
5148．．．讀取資料延遲控制模組
5150．．．延遲元件
5151．．．延遲元件
5154．．．讀取時鐘輸入端
5156．．．儲存單元
5158．．．讀取選通延遲控制模組
5160．．．讀取選通延遲元件
5162．．．讀取選通驅動器
圖1係根據本發明之各種實例性實施例之一記憶體系統之一方塊圖；
圖2係根據各種實例性實施例之堆疊有一邏輯晶粒之一堆疊晶粒3D記憶體陣列之一剖面概念視圖；
圖3及圖4係顯示根據各種實例性實施例與實例性封包相關聯之欄位之封包圖；
圖5A及5B係根據各種實例性實施例之一記憶體系統之方塊圖；
圖6A及6B係圖解說明根據各種實例性實施例之一方法之流程圖；
圖7係圖解說明根據各種實例性實施例之一方法之一流程圖；及
圖8A、8B及8C係圖解說明根據各種實例性實施例之一方法之流程圖。
100．．．記憶體系統
102．．．記憶體儲存庫組/堆疊晶粒記憶體儲存庫
104．．．記憶體儲存庫控制器
106．．．MVC
110．．．記憶體儲存庫
112．．．可組態串列化通信鏈路介面(SCLI)
113．．．傳出SCLI群組
114．．．傳出SCLI/主機處理器
115．．．傳入SCLI群組/SCLI
116．．．矩陣開關
117．．．記憶體構造控制暫存器
118．．．封包解碼器
120．．．封包解碼器
122．．．傳出封包
128．．．傳出差分對串列路徑(DPSP)
130．．．解串列化器
134．．．傳出單端資料路徑(SEDP)
138．．．解多工器
142．．．傳出SEDP
146．．．介面
148．．．輸入資料路徑
154．．．封包編碼器
158．．．封包編碼器
160．．．傳入封包
164．．．傳入SCLI
166．．．傳入單端資料路徑(SEDP)
168．．．多工器
170．．．傳入SEDP
172．．．串列化器
174．．．傳入差分對串列路徑(DPSP)

Claims (21)

  1. 一種記憶體系統，其包括：一記憶體儲存庫，其包括複數個記憶體陣列，該等記憶體陣列位於複數個堆疊記憶體晶粒上；及一記憶體儲存庫控制器(MVC)，其位於堆疊有該等記憶體晶粒之一邏輯晶粒上且以通信方式耦合至該記憶體儲存庫以提供與該記憶體儲存庫相關聯之控制、切換或通信邏輯中之至少一者，其中該MVC與一儲存庫定時模組相關聯以提供對與用以將一資料數位記錄至與該MVC相關聯之一儲存單元中之一資料時鐘相關聯之一延遲、與用以將該資料數位傳送至與該記憶體儲存庫及/或該記憶體儲存庫之一子區段相關聯之一儲存單元之一資料選通相關聯之一延遲、及/或與記憶體陣列存取相關聯之一記憶體陣列定時參數之控制。
  2. 如請求項1之記憶體系統，其進一步包括：一處理器，其以通信方式耦合至該儲存庫定時模組以命令該儲存庫定時模組執行一寫入資料介面訓練作業序列、一記憶體陣列存取信號訓練作業序列或一讀取介面訓練作業序列中之至少一者。
  3. 如請求項1之記憶體系統，其進一步包括：一主時鐘模組，其以通信方式耦合至該儲存庫定時模組以提供一主時鐘，以自該主時鐘導出該資料時鐘或該資料選通中之至少一者。
  4. 如請求項1之記憶體系統，其中該儲存庫定時模組包含一寫入資料延遲控制模組且該MVC進一步包含一寫入時鐘延遲元件及一寫入時鐘輸入端，該延遲元件以通信方式耦合至該寫入資料延遲控制模組，該延遲元件用以接收來自該寫入資料延遲控制模組之一延遲控制命令及一時鐘信號且用以根據該延遲控制命令延遲該時鐘信號，且該寫入時鐘輸入端用以根據該經延遲時鐘信號將該資料數位記錄至與該MVC相關聯之該儲存單元。
  5. 如請求項4之記憶體系統，其中與該MVC相關聯之該儲存單元位於該邏輯晶粒上。
  6. 如請求項1之記憶體系統，其中該儲存庫控制模組包含一寫入選通延遲控制模組且該MVC進一步包含一寫入選通延遲元件及一寫入選通驅動器，該延遲元件以通信方式耦合至該寫入選通延遲控制模組，該延遲元件用以接收來自該寫入選通延遲控制模組之一延遲控制命令及一時鐘信號且用以根據該延遲控制命令延遲該時鐘信號，且該寫入選通驅動器用以根據該經延遲時鐘信號將該資料數位選通至與該記憶體儲存庫及/或該記憶體儲存庫之該子區段相關聯之該儲存單元。
  7. 如請求項1之記憶體系統，其中該儲存庫控制模組包含一陣列定時控制模組且該記憶體儲存庫包含一陣列定時模組，該陣列定時模組以通信方式耦合至該陣列定時控制模組以自該陣列定時控制模組接收一陣列定時控制命令且根據該陣列定時控制命令調整至少一個記憶體陣列 定時參數。
  8. 如請求項1之記憶體系統，其中該記憶體陣列定時參數包括一列循環時間(tRC)或一列位址至行位址延遲(tRCD)週期中之至少一者。
  9. 如請求項1之記憶體系統，其中該儲存庫控制模組包含一讀取資料延遲控制模組且該記憶體儲存庫包含一讀取時鐘延遲元件及一讀取時鐘輸入端，該讀取時鐘延遲元件以通信方式耦合至該讀取資料延遲控制模組，該延遲元件用以接收來自該讀取資料延遲控制模組之一延遲控制命令及一時鐘信號且用以根據該延遲控制命令延遲該時鐘信號，且該讀取時鐘輸入端用以根據該經延遲時鐘信號將一資料數位記錄至與該記憶體儲存庫或該記憶體儲存庫之該子區段相關聯之一傳輸暫存器。
  10. 如請求項1之記憶體系統，其中該儲存庫控制模組包含一讀取選通延遲控制模組且該記憶體儲存庫包含一讀取選通延遲元件及一讀取選通驅動器，該延遲元件以通信方式耦合至該讀取選通延遲控制模組，該延遲元件用以接收來自該讀取選通延遲控制模組之一延遲控制命令及一時鐘信號且用以根據該延遲控制命令延遲該時鐘信號，且該讀取選通驅動器用以根據該經延遲時鐘信號將一資料數位選通至與該MVC相關聯之一接收暫存器。
  11. 如請求項10之記憶體系統，其中該讀取選通延遲元件包括一延遲-鎖定迴路或一相位-鎖定迴路中之至少一者。
  12. 如請求項1之記憶體系統，其中該記憶體儲存庫之該子 區段係該等記憶體晶粒中之一者。
  13. 一種操作一記憶體系統之方法，其包括：控制與將一資料數位記錄至與用以在一記憶體儲存庫控制器(MVC)與對應於該MVC之一記憶體儲存庫之間傳送資料之一介面相關聯之一儲存單元相關聯之一延遲、與將該資料位元傳送至與該介面相關聯之一其他儲存單元相關聯之一延遲、或與存取該記憶體儲存庫之一記憶體陣列相關聯之一定時參數中之至少一者。
  14. 如請求項13之方法，其中與該介面相關聯之該儲存單元包括與該MVC相關聯之一傳輸暫存器，且該控制包括：接收一延遲控制命令及一時鐘信號；根據該延遲控制命令延遲該時鐘信號；及根據該經延遲時鐘信號將該資料數位記錄至與該MVC相關聯之該傳輸暫存器。
  15. 如請求項13之方法，其中與介面相關聯之該其他儲存單元包括與該記憶體陣列相關聯之一接收暫存器，且其中該控制包括：接收一延遲控制命令及一時鐘信號；根據該延遲控制命令延遲該時鐘信號；及根據該經延遲時鐘信號將該資料數位選通至與該記憶體陣列相關聯之該接收暫存器。
  16. 如請求項13之方法，其中與該介面相關聯之該儲存單元包括與該記憶體陣列相關聯之一傳輸暫存器，且該控制包括： 接收一延遲控制命令及一時鐘信號；根據該延遲控制命令延遲該時鐘信號；及根據該經延遲時鐘信號將該資料位元記錄至與該記憶體陣列相關聯之該傳輸暫存器。
  17. 如請求項13之方法，其中與該介面相關聯之該其他儲存單元包括與該MVC相關聯之一接收暫存器，且該控制包括：接收一延遲控制命令及一時鐘信號；根據該延遲控制命令延遲該時鐘信號；及將該資料位元選通至與該MVC相關聯之該接收暫存器。
  18. 如請求項13之方法，其中該控制包括：接收一陣列定時控制命令；根據該定時控制命令調整與該記憶體陣列相關聯之該記憶體陣列定時參數；及根據該經調整之參數運作該陣列。
  19. 如請求項13之方法，其中該控制包括：選擇與一延遲-鎖定迴路(DLL)相關聯之一延遲或與一相位-鎖定迴路(PLL)相關聯之一相位角中之至少一者以控制該等延遲中之至少一者。
  20. 一種操作一記憶體系統之方法，其包括：對一堆疊晶粒記憶體系統中之複數個記憶體儲存庫中之每一者、對一堆疊晶粒記憶體系統中之複數個記憶體晶粒中之每一者及/或對一堆疊晶粒記憶體系統中之複數 個記憶塊中之每一者執行一第一組獨立資料眼圖訓練作業或一組獨立記憶體陣列定時訓練作業中之至少一者；及以複數個記憶體存取延時運作該堆疊晶粒記憶體系統，該複數個記憶體存取延時分別對應於該複數個記憶體儲存庫、該複數個記憶體晶粒或該複數個記憶塊中之各別一者。
  21. 如請求項20之方法，其中該訓練包括：使用一第一系列之反覆調整與用以將複數個資料位元記錄至一傳輸暫存器之一資料時鐘相關聯之一延遲或使用一第二系列之反覆調整與用以將該複數個資料位元選通至一接收暫存器之一資料選通相關聯之一延遲中之至少一者；確定是否已在該接收暫存器處成功地接收該等資料位元；及根據該確定行為選擇與該資料時鐘相關聯之一運作延遲或與該資料選通相關聯之一運作延遲中之至少一者。
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