CN101303886A

CN101303886A - 芯片数据的读写方法和装置

Info

Publication number: CN101303886A
Application number: CNA2008101262275A
Authority: CN
Inventors: 钟长龙
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2008-06-26
Filing date: 2008-06-26
Publication date: 2008-11-12

Abstract

本发明公开了一种芯片数据的读写方法和装置，其中，该方法包括：根据给定延迟时间设置读写周期；在读写周期内设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点；根据设置的进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点对存储芯片进行数据的读取和写入。通过使用本发明，可以在仅使用一片memory芯片的情况下实现数据的延时读写。

Description

芯片数据的读写方法和装置

技术领域

本发明涉及通信领域，并且特别地，涉及一种芯片数据的读写方法和装置。

背景技术

在电路设计的许多技术领域当中，经常会遇到需要对输入的数据进行一定时间的延迟然后输出给外围芯片的情况。

在这种需要延迟发送的情况下，通常的做法是使用两片存储(memory)芯片，并且采用乒乓方式同时访问两片memory芯片，一片memory芯片在写入数据时，另外一片memory芯片在读出数据，类似地，对于外围memory芯片也采用类似的乒乓方式进行访问。

在这种方式下，延迟的时间取决于memory的大小，从而达到控制读出和写入的时间，从而可以实现数据的延时输出。

具体的实现方式如图1所示。即，两个memory芯片均通过地址总线和数据总线与一般装置进行连接，接收一般装置的时钟信号A并在一般装置的读写控制下进行读写。

这种方案需要两片memory芯片，因此会占用很多的资源。目前，尚未提出能够解决这种资源占用过多的问题的技术方案。

发明内容

考虑到上述问题而做出本发明，为此，本发明的主要目的在于提供一种芯片数据的读写机制，以解决相关技术中数据读写占用芯片资源过多的问题。

根据本发明的实施例，提供了一种芯片数据的读写方法，用于对存储芯片执行延迟的读取和写入。

该方法包括：根据给定延迟时间设置读写周期；在读写周期内设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点；根据设置的进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点对存储芯片进行数据的读取和写入。

其中，设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点的处理具体为：

将以读写周期为周期的时钟信号作为参照，将时钟信号的一次开始上升的时刻以及之后的最近一次下降完毕的时刻之间的时间段作为一个时钟信号周期；

在每个时钟信号周期当中，将时钟信号开始上升的时刻作为进行读取的起始时间点，将时钟信号开始下降的时刻作为进行读取的结束时间点以及进行写入的起始时间点，并将时钟信号下降完毕的时刻作为进行写入的结束时间点。

并且，在读写周期发生变化的情况下，进一步包括：根据变化后的读写周期调节时钟信号的周期，并根据调节后的时钟信号进行读取和写入。

此外，在读写周期内，进行读取的时间与进行写入的时间相等。

根据本发明的另一实施例，提供了一种芯片数据的读写装置，用于对存储芯片执行延迟的读取和写入。

该装置包括：数据接口，用于从外部接收给定的延迟时间；时钟倍频电路，用于根据给定的延迟时间对改变预定时钟信号的周期；存储接口，用于在预定信号的周期内的完成对存储芯片的读取和写入。

其中，存储接口在预定始终信号的周期内和读取的处理具体为：

将时钟信号的一次开始上升的时刻以及之后的最近一次下降完毕的时刻之间的时间段作为一个时钟信号周期；在每个时钟信号周期当中，将时钟信号开始上升的时刻作为进行读取的起始时间点，将时钟信号开始下降的时刻作为进行读取的结束时间点以及进行写入的起始时间点，并将时钟信号下降完毕的时刻作为进行写入的结束时间点；根据进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点多对存储芯片进行读取和写入。

并且，时钟倍频电路还用于在读写周期发生变化的情况下，根据变化后的读写周期调节预定时钟信号的周期，并根据调节后的预定时钟信号的周期进行读取和写入。

通过本发明的上述技术方案，可以在仅使用一片memory芯片的情况下实现数据的延时读写。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据相关技术的芯片数据读写的示意图；

图2是根据本发明方法实施例的芯片数据的读写方法的流程图；

图3是根据本发明装置实施例的芯片数据的读写装置的框图；

图4是根据本发明装置实施例的芯片数据的读写装置在实际应用过程中的连接示意图；

图5是根据本发明装置实施例的芯片数据的读写装置进行读写的时序图。

具体实施方式

方法实施例

在本实施例中，提供了一种芯片数据的读写方法，用于对memory芯片执行延迟的读取和写入。

如图2所示，根据本实施例的芯片数据的读写方法包括：步骤S202，根据给定延迟时间设置读写周期；步骤S204，在读写周期内设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点；步骤S206，根据设置的进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点对memory芯片进行数据的读取和写入。

其中，设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点的处理具体可以为：

当然，本领域技术人员应当理解，具体时间点的选择可以有很多其它方式，即，可以将一个将时钟信号的一次开始下降的时刻以及之后的最近一次上升完毕的时刻之间的时间段作为一个时钟信号周期；并且，在每个时钟信号周期当中，将时钟信号开始下降的时刻作为进行读取的起始时间点，将时钟信号开始上升的时刻作为进行读取的结束时间点以及进行写入的起始时间点，并将时钟信号上升完毕的时刻作为进行写入的结束时间点。

另外，还可以将一个时钟信号周期内的其它指定时间点作为写入以及读取的执行时间点。

另外，在读写周期发生变化的情况下，进一步包括：根据变化后的读写周期调节时钟信号的周期，并根据调节后的时钟信号进行读取和写入。

并且，在上述处理中，在每个读写周期内，进行读取的时间与进行写入的时间相等。

装置实施例

在本实施例中，提供了一种芯片数据的读写装置，用于对memory芯片执行延迟的读取和写入。

如图3所示，根据本实施例的芯片数据的读写装置包括：数据接口302，用于从外部接收给定的延迟时间，以及与外部实现数据的传递；时钟倍频电路304，用于根据给定的延迟时间对改变预定时钟信号的周期，具体地，可以将预定时钟信号的频率提高为原始时钟频率的2倍；memory接口306，用于在预定信号的周期内的完成对memory芯片的读取和写入。

该装置与memory芯片的连接关系如图4所示。其中，在该装置中，包括：数据接口402，memory接口控制模块404，以及时钟模块406，其中，将倍频电路集成在时钟模块406中，使时钟模块406能够实现发送时钟信号，并且能够自行控制时钟信号的频率。

该装置通过地址总线和数据总线与memory芯片连接，并进行读写的控制。

为了实现使用一片memory芯片完成对数据的延时，需要在一个时钟周期里完成一次数据的写操作和一次数据的读操作，即，需要用到一个时钟的上升沿和下降沿。具体地，memory接口在预定始终信号的周期内和读取的处理具体为：

将时钟信号的一次开始上升的时刻以及之后的最近一次下降完毕的时刻之间的时间段作为一个时钟信号周期；

在每个时钟信号周期当中，将时钟信号开始上升的时刻作为进行读取的起始时间点，将时钟信号开始下降的时刻作为进行读取的结束时间点以及进行写入的起始时间点，并将时钟信号下降完毕的时刻作为进行写入的结束时间点；

根据进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点多对memory芯片进行读取和写入。

并且，上述时钟倍频电路还用于在读写周期发生变化的情况下，根据变化后的读写周期调节预定时钟信号的周期，并根据调节后的预定时钟信号的周期进行读取和写入。

另外，在每个读写周期内，进行读取的时间与进行写入的时间相等。

采用提高时钟频率的方法，即提高时钟频率为原来时钟频率的两倍就可以实现在原来的一个时钟周期里完成一次数据写和一次数据读操作。在新的时钟频率下，当前时钟周期完成一次数据的读出操作，在下一个时钟周期完成一次数据的写入操作。具体操作时序如图5所示。

在图5中的c点完成对memory芯片的数据读出操作，在d点完成对memory芯片的数据写入操作，即，相当于在a点完成对memory芯片的数据读出操作和b点完成对memory芯片的数据写入操作。对于用时钟A(如图1所示)，在一个时钟周期完成一次数据读出操作和一次数据写入操作与使用时钟B在一个时钟周期完成一次数据读出操作在接着的一个时钟周期完成一次数据写入操作在时间上是相等的，即，在宏观上二者功能是一致的，但是采用本发明之后，还能够进一步达到控制读写延迟的目的。

综上所述，借助于本发明的技术方案，可以在仅使用一片memory芯片的情况下实现数据的延时读写，从而节省了memory芯片和其它相关的控制资源，降低了制造成本，方便了电路板的布局设计。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种芯片数据的读写方法，用于对存储芯片执行延迟的读取和写入，其特征在于，所述方法包括：

根据给定延迟时间设置读写周期；

在所述读写周期内设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点；

根据设置的所述进行读取的起始时间点和结束时间点、以及所述进行写入的起始时间点和结束时间点对所述存储芯片进行数据的读取和写入。

2.根据权利要求1所述的方法，其特征在于，设置所述进行读取的起始时间点和结束时间点、以及所述进行写入的起始时间点和结束时间点的处理具体为：

将以所述读写周期为周期的时钟信号作为参照，将所述时钟信号的一次开始上升的时刻以及之后的最近一次下降完毕的时刻之间的时间段作为一个时钟信号周期；

在每个时钟信号周期当中，将所述时钟信号开始上升的时刻作为进行读取的起始时间点，将所述时钟信号开始下降的时刻作为进行读取的结束时间点以及进行写入的起始时间点，并将所述时钟信号下降完毕的时刻作为进行写入的结束时间点。

3.根据权利要求2所述的方法，其特征在于，在所述读写周期发生变化的情况下，进一步包括：根据变化后的所述读写周期调节所述时钟信号的周期，并根据调节后的所述时钟信号进行读取和写入。

4.根据权利要求1至3中任一项所述的方法，其特征在于，在所述读写周期内，进行读取的时间与进行写入的时间相等。

5.一种芯片数据的读写装置，用于对存储芯片执行延迟的读取和写入，其特征在于，所述装置包括：

数据接口，用于从外部接收给定的延迟时间；

时钟倍频电路，用于根据给定的所述延迟时间对改变预定时钟信号的周期；

存储接口，用于在所述预定信号的周期内的完成对所述存储芯片的读取和写入。

6.根据权利要求5所述的装置，其特征在于，所述存储接口在预定始终信号的周期内和读取的处理具体为：

将所述时钟信号的一次开始上升的时刻以及之后的最近一次下降完毕的时刻之间的时间段作为一个时钟信号周期；

在每个时钟信号周期当中，将所述时钟信号开始上升的时刻作为进行读取的起始时间点，将所述时钟信号开始下降的时

刻作为进行读取的结束时间点以及进行写入的起始时间点，并将所述时钟信号下降完毕的时刻作为进行写入的结束时间点；

根据进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点多对所述存储芯片进行读取和写入。

7.根据权利要求5所述的装置，其特征在于，所述时钟倍频电路还用于在所述读写周期发生变化的情况下，根据变化后的所述读写周期调节所述预定时钟信号的周期，并根据调节后的所述预定时钟信号的周期进行读取和写入。

8.根据权利要求5至7中任一项所述的装置，其特征在于，在所述读写周期内，进行读取的时间与进行写入的时间相等。