CN102341860B - 堆叠式裸片存储器系统及用于训练堆叠式裸片存储器系统的方法 - Google Patents

堆叠式裸片存储器系统及用于训练堆叠式裸片存储器系统的方法 Download PDF

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Abstract

本文中揭示系统及方法，例如操作以控制以下各项的那些系统及方法：与用以将数据位集合计时到一个或一个以上传输寄存器中的一个或一个以上数据时钟、用以将所述数据位集合传送到至少一个接收寄存器的一个或一个以上数据选通相关联的延迟集合，及/或用以存取与堆叠式裸片存储器库相关联的裸片上的存储器阵列的存储器阵列定时信号集合。本文中的系统及方法也包含执行与所述堆叠式裸片存储器库相关联的数据眼训练操作及/或存储器阵列定时训练操作的那些系统及方法。

Description

堆叠式裸片存储器系统及用于训练堆叠式裸片存储器系统的方法
相关申请案交叉参考
本专利申请案请求对在2009年2月4日提出申请的第12/365,712号美国申请案的优先权权益，所述美国申请案以引用方式并入本文中。
技术领域
本文中所描述的各种实施例涉及与半导体存储器相关联的设备、系统及方法，包含堆叠式裸片存储器系统及用于训练所述堆叠裸片存储器系统的方法。
背景技术
微处理器技术以比半导体存储器技术的速率更快的速率演进。因此，现代主机处理器与半导体存储器子系统之间通常在性能方面存在不匹配，所述处理器与所述半导体存储器子系统配对以接收指令及数据。举例来说，据估计，一些高端服务器闲置四分之三的时钟等待对存储器请求的响应。
另外，随着处理器核心及线程的数目不断增加，软件应用程序及操作系统技术的演进对较高密度的存储器系统具有增加的需求。然而，当前技术的存储器系统通常表示性能与密度之间的折衷。较高带宽可在不超出JEDEC电气规范的情况下限制在系统中可连接的存储器卡或存储器模块的数目。
虽然已提出对JEDEC接口的扩展，但通常可发现关于未来所预期的存储器带宽及密度的不足。缺点包含存储器功率优化的不足及主机处理器与存储器子系统之间的接口的唯一性。随着处理器及/或存储器技术改变，后一缺点可导致需要重新设计接口。
附图说明
图1是根据本发明的各种实例性实施例的存储器系统的框图。
图2是根据各种实例性实施例的堆叠有逻辑裸片的堆叠式裸片3D存储器阵列的剖面概念视图。
图3及图4是展示根据各种实例性实施例与实例性包相关联的字段的包图。
图5A及5B是根据各种实例性实施例的存储器系统的框图。
图6A及6B是图解说明根据各种实例性实施例的方法的流程图。
图7是图解说明根据各种实例性实施例的方法的流程图。
图8A、8B及8C是图解说明根据各种实例性实施例的方法的流程图。
具体实施方式
图1是根据本发明的各种实例性实施例的存储器系统100的框图。一个或一个以上实施例操作以在一个或一个以上发起装置(例如，一个或一个以上主机处理器)与堆叠式阵列存储器“库”集合之间大致同时传送命令、地址及/或数据的多个传出流。可产生增加的存储器系统密度、带宽、平行性及可缩放性。
本文中的多裸片存储器阵列实施例聚集在先前设计中通常位于每一个别存储器阵列裸片上的控制逻辑。堆叠裸片群组的子区段(本文中称为“存储器库”)共享共用控制逻辑。所述存储器库架构战略性地分割存储器控制逻辑以提高能量效率同时提供较细粒度的已通电存储器组。本文中的实施例还实现标准化的主机处理器到存储器系统接口。随着存储器技术演进，所述标准化接口可减少重新设计循环次数。
图2是根据各种实例性实施例堆叠有逻辑裸片202的堆叠式裸片3D存储器阵列200的剖面概念图。存储器系统100并入有瓦片式存储器阵列(例如，堆叠式裸片3D存储器阵列200)的一个或一个以上堆叠。将多个存储器阵列(例如，存储器阵列203)制作到多个堆叠裸片(例如，下文用作实例的堆叠裸片204)中的每一者上。
将所述堆叠裸片中的每一者在逻辑上划分成多个“瓦片”(例如，与堆叠裸片204相关联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存储器阵列203。在一些实施例中，每一存储器阵列203可配置为存储器系统100中的一个或一个以上独立存储器组。存储器阵列203不受限于任一特定存储器技术且可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。
堆叠存储器阵列瓦片208集合可包含来自所述堆叠裸片中的每一者的单个瓦片(例如，瓦片212B、212C及212D，其中基底瓦片在图1中无法看出)。功率、地址及/或数据及类似共用信号可沿“Z”维220在传导路径(例如，传导路径224)上(例如，“贯穿晶片互连”(TWI))横穿所述堆叠瓦片208集合。因此，将堆叠式裸片3D存储器阵列200分割成存储器“库”(例如，存储器库230)集合。每一存储器库包含堆叠瓦片集合，一个瓦片来自多个堆叠裸片中的每一者。所述库中的每一瓦片包含一个或一个以上存储器阵列(例如，存储器阵列240)。
图1中展示所得存储器库102集合。将下文所描述的控制、切换及通信逻辑制作到逻辑裸片202上。存储器系统100包含多个存储器库控制器(MVC)104(例如，下文用作实例性MVC的MVC 106)。每一MVC以一对一关系通信地耦合到对应存储器库(例如，存储器库110)。因此，每一MVC能够独立于其它MVC与其相应存储器库之间的通信而与对应存储器库通信。
存储器系统100还包含多个可配置串行化通信链路接口(SCLI)112。将SCLI 112划分成传出群组的SCLI 113(例如，传出SCLI 114)及传入群组的SCLI 115。多个SCLI112中的每一者能够与其它SCLI 112同时操作。SCLI 112将多个MVC 104一起通信地耦合到一个或一个以上主机处理器114。存储器系统100呈现高度抽象、多链路、高吞吐量接口给所述主机处理器114。
存储器系统100还可包含矩阵开关116。矩阵开关116通信地耦合到多个SCLI 112且耦合到多个MVC 104。矩阵开关116能够将每一SCLI交叉连接到选定MVC。因此，所述主机处理器114可跨越多个SCLI 112以大致同时方式存取多个存储器库102。此架构可提供现代处理器技术(包含多核技术)所需的主机处理器到存储器带宽。
存储器系统100还可包含通信地耦合到矩阵开关116的存储器组构控制寄存器117。存储器组构控制寄存器117接受来自配置源的存储器组构配置参数且配置存储器系统100的一个或一个以上组件以根据可选择模式操作。举例来说，矩阵开关116及多个存储器库102及多个MVC 104中的每一者通常可经配置以响应于单独存储器请求而彼此独立地操作。此一配置可由于SCLI 112与存储器库102之间的平行性而增加存储器系统带宽。
或者，存储器系统100可经由存储器组构控制寄存器117重新配置以致使多个存储器库102中的两者或两者以上的子集与对应子集MVC响应于单个请求而同步操作。后一配置可用以存取比正常宽的数据字以缩短等待时间，如下文进一步描述。可通过将选定位型式加载到存储器组构控制寄存器117中来实现其它配置。
图3及图4是展示根据各种实例性实施例分别与实例性包300及400相关联的字段的包图。根据图3及图4转到图1，存储器系统100还可包含通信地耦合到矩阵开关116的多个包解码器118(例如，包解码器120)。所述主机处理器114组装传出包122，其在一些实施例中可在结构上类似于实例性包300或400。也就是说，传出包122可含有命令字段310、地址字段320及/或数据字段410。接着，主机处理器114跨越传出SCLI(例如，传出SCLI 114)以下文进一步解释的方式将传出包122发送到包解码器120。
传出SCLI 114可包含多个传出差分对串行路径(DPSP)128。DPSP 128通信地耦合到所述主机处理器114且可集体地输送传出包122。也就是说，多个传出DPSP 128中的每一DPSP可以第一数据速率输送传出包122的第一数据速率传出子包部分。
传出SCLI 114还可包含通信地耦合到多个传出DPSP 128的解串行化器130。解串行化器130将传出包122的每一第一数据速率传出子包部分转换为多个第二数据速率传出子包。跨越第一多个传出单端数据路径(SEDP)134以第二数据速率发送所述多个第二数据速率传出子包。所述第二数据速率比所述第一数据速率慢。
传出SCLI 114还可包含通信地耦合到解串行化器130的多路分用器138。多路分用器138将所述多个第二数据速率传出子包中的每一者转换为多个第三数据速率传出子包。跨越第二多个传出SEDP 142以第三数据速率将所述多个第三数据速率传出子包发送到包解码器120。所述第三数据速率比所述第二数据速率慢。
包解码器120接收传出包122且抽取命令字段310(例如，实例性包300的命令字段)、地址字段320(例如，实例性包300的地址字段)及/或数据字段(例如，实例性包400的数据字段)。在一些实施例中，包解码器120解码地址字段320以确定对应存储器库选择信号集合。包解码器120在接口146上将所述存储器库选择信号集合呈现给矩阵开关116。所述库选择信号致使将输入数据路径148切换到对应于传出包122的MVC 106。
现转到对传入数据路径的论述，存储器系统100可包含通信地耦合到矩阵开关116的多个包编码器154(例如，包编码器158)。包编码器158可经由矩阵开关116从多个MVC 104中的一者接收传入存储器命令、传入存储器地址及/或传入存储器数据。包编码器158将传入存储器命令、地址及/或数据编码成传入包160以供跨越传入SCLI 164传输到所述主机处理器114。
在一些实施例中，包编码器158可将传入包160分段成多个第三数据速率传入子包。包编码器158可跨越第一多个传入单端数据路径(SEDP)166以第三数据速率发送所述多个第三数据速率传入子包。存储器系统100还可包含通信地耦合到包编码器158的多路复用器168。多路复用器168可将第三数据速率传入子包的多个子集中的每一者多路复用成第二数据速率传入子包。多路复用器168跨越第二多个传入SEDP 170以比所述第三数据速率快的第二数据速率发送所述第二数据速率传入子包。
存储器系统100可进一步包含通信地耦合到多路复用器168的串行化器172。串行化器172将第二数据速率传入子包的多个子集中的每一者聚集成第一数据速率传入子包。跨越多个传入差分对串行路径(DPSP)174以比所述第二数据速率快的第一数据速率将所述第一数据速率传入子包发送到所述主机处理器114。因此，经由矩阵开关116跨越SCLI 112在所述主机处理器114与MVC 104之间往复地传送命令、地址及数据信息。
转到图5A，存储器系统5100包含如先前所描述组织的一个或一个以上堆叠式裸片存储器库102(例如，存储器库110)。存储器系统5100还包含以一对一对应通信地耦合到存储器库102以提供存储器排序操作的一个或一个以上MVC 104(例如，MVC 106)。MVC 104中的每一者还包含库定时模块5104。逻辑裸片202上的处理器5105通信地耦合到库定时模块5104。处理器5105与库定时模块5104协同操作以执行写入数据接口训练操作序列、存储器阵列存取信号训练操作序列及/或读取接口训练操作序列中的一者或一者以上。
转到图5B，库定时模块5104提供对与用以将一个或一个以上数据数字(例如，位)计时到一个或一个以上传输寄存器(例如，传输寄存器5106及5108)中的一个或一个以上数据时钟相关联的一个或一个以上延迟(例如，多个延迟，例如延迟集合)的集中式控制。传输寄存器5106及5108分别与MVC 106与存储器库110之间的写入数据接口5110及读取数据接口5112相关联。
库定时模块5104还可控制与数据选通集合相关联的延迟集合，所述数据选通集合用以将所述数据位集合传送到一个或一个以上接收寄存器(例如，分别与写入数据接口5110及读取数据接口5112相关联的接收寄存器5114及5116)。
在一些实施例中，库定时模块5104还控制与存储器阵列存取相关联的存储器阵列定时参数集合。所述存储器阵列定时参数可包含行循环时间(tRC)及/或行地址到列地址延迟(tRCD)周期以及其它。
主时钟模块5118可通信地耦合到库定时模块5104以提供主时钟，以从所述主时钟导出所述数据时钟集合及/或所述数据选通集合。
存储器系统5100可包含写入数据延迟控制模块5122作为库定时模块5104的组件。多个写入时钟延迟元件(例如，延迟元件5124及5125)通信地耦合到写入数据延迟控制模块5122。写入时钟延迟元件(例如，延迟元件5124)可从写入数据延迟控制模块5122接收延迟控制命令。延迟元件5124还可从主时钟5118接收主时钟信号。延迟元件5124根据所述延迟命令延迟所述主时钟信号(例如，延迟由所述延迟命令所指示的量)。所述延迟元件将所得经延迟时钟信号呈现给传输寄存器5106的写入时钟输入(例如，写入时钟输入5128)。所述经延迟时钟信号将一个或一个以上写入数据位计时到传输寄存器5106的一个或一个以上存储单元(例如，存储单元5130)中。
存储器系统5100还可包含写入选通延迟控制模块5132作为库定时模块5104的组件。写入选通延迟元件5134(例如，延迟-锁定回路(DLL)或相位-锁定回路(PLL))通信地耦合到写入选通延迟控制模块5132。写入选通延迟元件5134可从写入选通延迟控制模块5132接收延迟控制命令且从主时钟5118接收主时钟信号。写入选通延迟元件5134将所述主时钟信号延迟由所述延迟控制命令所指示的量。写入选通延迟元件5134将所得经延迟写入选通呈现给写入选通驱动器5136。所述经延迟写入选通将写入数据位集合选通到与存储器库及/或存储器库的子区段相关联的接收寄存器5114(例如，与存储器库110相关联的实例性堆叠存储器裸片204)中。
存储器系统5100可进一步包含阵列定时控制模块5140作为库定时模块5104的组件。阵列定时模块5142可被包含作为堆叠存储器裸片204的组件且可通信地耦合到阵列定时控制模块5140。阵列定时模块5142从阵列定时控制模块5140接收阵列定时控制命令且根据所述阵列定时控制命令调整所述存储器阵列定时参数中的一者或一者以上。一个或一个以上存储器阵列(例如，存储器阵列5144)通信地耦合到阵列定时模块5142且根据存储器阵列定时参数使用存储器阵列定时来操作。
存储器系统5100还可包含读取数据延迟控制模块5148作为库定时模块5104的组件。多个读取时钟延迟元件(例如，延迟元件5150及5151)通信地耦合到读取数据延迟控制模块5148。读取时钟延迟元件(例如，延迟元件5150)可从读取数据延迟控制模块5148接收延迟控制命令。延迟元件5150还可从主时钟5118接收主时钟信号。延迟元件5150将所述主时钟信号延迟由所述延迟命令所指示的量。延迟元件5150将所得经延迟时钟信号呈现给传输寄存器5108的读取时钟输入(例如，读取时钟输入5154)。所述经延迟时钟信号将一个或一个以上读取数据位计时到传输寄存器5108的存储单元(例如，存储单元5156)中。
存储器系统5100还可包含读取选通延迟控制模块5158作为库定时模块5104的组件。读取选通延迟元件5160(例如，DLL或PLL)通信地耦合到读取选通延迟控制模块5158。读取选通延迟元件5160可从读取选通延迟控制模块5158接收延迟控制命令且从主时钟5118接收主时钟信号。读取选通延迟元件5160将所述主时钟信号延迟由所述延迟控制命令所指示的量。读取选通延迟元件5160将所得经延迟读取选通呈现给读取选通驱动器5162。所述经延迟读取选通将读取数据位集合选通到与MVC相关联的接收寄存器5116中。
可以若干方式实施先前所描述的所述组件中的任一者，所述方式包含硬件、软件、固件或其组合中的实施例。应注意，此上下文中的“软件(software)”是指存储于计算机可读媒体上的将由计算机执行的合法软件结构，且并非仅为软件列表。
因此，存储器系统100、5100；存储器阵列200、203、240、527、5144；裸片202、204；瓦片205A、205B、205C、208、212B、212C、212D；“Z”维220；路径224、148、542；存储器库230、102、110；MVC 104、106；SCLI 112、113、114、115、164；处理器114、5004；矩阵开关116；寄存器117；包300、400、122、160；包解码器118、120；字段310、320、410；DPSP 128、174；解串行化器130；SEDP 134、142、166、170；多路分用器138；接口146；包编码器154、158；多路复用器168；串行化器172；库定时模块5104；处理器5105；寄存器5106、5108、5114、5116；接口5110、5112；时钟模块5118；控制模块5122、5132、5140、5148、5158；延迟元件5124、5125、5134、5150、5151、5160；时钟输入5128、5154；存储单元5130、5156；驱动器5136、5162；及定时模块5142在本文中可全部表征为“模块”。
所述模块可包含硬件电路、光学组件、单处理器或多处理器电路、存储器电路、存储于计算机可读媒体上的软件程序模块及对象、固件及其组合，如存储器系统100的设计者所期望及如对于各种实施例的特定实施方案所适当。
各种实施例的设备及系统可适用于除高密度、多链路、高吞吐量半导体存储器系统(例如，系统100及系统5100)以外的应用中。因此，本发明的各种实施例并不如此受限制。实例性存储器系统100及5100打算提供对各种实施例的结构的一般理解。所述实例性存储器系统并非打算用作对可利用本文中所描述的所述结构的设备及系统的所有元件及特征的完全说明。
各种实施例的新颖设备及系统可包括用于计算机中的电子电路、通信及信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、数据开关及包含多层、多芯片模块的专用模块或并入到其中。此些设备及系统可进一步作为子组件包含于各种电子系统内，例如电视、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作台、无线电、视频播放器、音频播放器(例如，MP3(运动图片专家组、音频层3)播放器)、车辆、医疗装置(例如，心脏监视器、血压监视器等)、机顶盒及其它装置。一些实施例可包含若干种方法。
图6A及6B是图解说明根据各种实例性实施例的方法1100的流程图。方法1100可包含程序化地控制与一个或一个以上数据时钟相关联的延迟集合。所述数据时钟用以将数据数字(例如，位)集合计时到与接口(例如，图5B的接口5110、5112)相关联的一个或一个以上传输寄存器(例如，图5B的传输寄存器5106、5108)中，所述接口用以在MVC与对应于所述MVC的存储器库之间传送数据。所述传输寄存器可位于所述MVC上以将写入数据呈现给所述接口，或可位于所述存储器库中的存储器阵列裸片上以将读取数据呈现给所述接口。
方法1100还可包含程序化地控制与一个或一个以上数据选通相关联的延迟集合，所述一个或一个以上选通用以将所述数据位集合传送到所述MVC及/或所述存储器库上的一个或一个以上接收寄存器。方法1100可进一步包含程序化地控制与存储器阵列存取相关联的一个或一个以上参数(例如，用以存取存储器阵列裸片上的存储器阵列的存储器阵列定时信号)。
方法1100可在框1106处以从阵列定时控制模块(例如，与图5B的MVC 106相关联的阵列定时控制模块5140)接收一个或一个以上存储器阵列定时控制命令而开始。方法1100可在框1108处以根据所述阵列定时控制命令调整与所述存储器阵列相关联的一个或一个以上存储器阵列定时参数而继续。所述定时参数可包含tRC及/或tRCD以及其它，如先前所提及。方法1100可包含在框1110处存取所述存储器阵列以根据所述经调整存储器阵列定时参数使用存储器阵列定时来执行写入数据及/或读取数据操作。
方法1100还可包含在框1112处从写入数据延迟控制模块接收延迟控制命令且从主时钟接收主时钟信号。在框1114处可将所述主时钟信号延迟由所述延迟控制命令所指示的量。方法1100可进一步包含在框1116处将经延迟时钟信号呈现给与MVC相关联的传输寄存器的写入时钟输入。因此，可在框1118处将一个或一个以上写入数据位计时到与MVC相关联的传输寄存器的存储单元中。
方法1100可在框1122处以从写入选通延迟控制模块接收延迟控制命令且从主时钟接收主时钟信号而继续。方法1100可包含在框1124处选择与DLL相关联的延迟及/或与PLL相关联的相位角以延迟所述数据选通集合中的一者或一者以上。在框1126处可将所述主时钟信号延迟由所述延迟控制命令所指示的量。转到图6B，方法1100可包含在框1128处将经延迟写入选通呈现给写入选通驱动器。因此，可在框1130处将写入数据位集合选通到与存储器库及/或存储器库的子区段(例如，与图5B的存储器库110相关联的堆叠裸片204)相关联的接收寄存器中。
方法1100可在框1132处以从读取数据延迟控制模块接收延迟控制命令且从主时钟接收主时钟信号而继续。在框1134处可将所述主时钟信号延迟由所述延迟控制命令所指示的量。方法1100可包含在框1136处将经延迟时钟信号呈现给与存储器库及/或存储器库的子区段相关联的传输寄存器的读取时钟输入。因此，可在框1138处将一个或一个以上读取数据位计时到与存储器库及/或存储器库的子区段相关联的所述传输寄存器的存储单元中。
方法1100可进一步在框1142处以从读取选通延迟控制模块接收延迟控制命令且从主时钟接收主时钟信号而继续。在框1144处可将所述主时钟信号延迟由所述延迟控制命令所指示的量。方法1100可包含在框1146处将经延迟读取选通呈现给读取选通驱动器。因此，在框1148处可将读取数据位集合选通到与MVC相关联的接收寄存器中。
图7是图解说明根据各种实例性实施例的方法1200的流程图。方法1200可包含存储器库、堆叠裸片及/或存储器阵列等级的训练数据及/或选通定时。方法1200还可包含训练存储器阵列存取定时信号，例如，tRC及/或tRCD。在多库存储器系统中在每库的基础上及/或在库子区段的基础上执行定时信号训练操作可允许各种存储器库及/或子区段以差分存取等待时间操作。可产生增加的制造合格率。
方法1200可在框1206处以对堆叠式裸片存储器系统中的数个存储器库中的每一者执行一个或一个以上独立数据眼训练操作(例如，数据及/或选通定时)及/或独立存储器阵列定时训练操作而开始。所述方法可在框1210处以多个存储器存取等待时间操作所述堆叠式裸片存储器系统而继续。每一存储器存取等待时间对应于存储器库中的一者或一者以上。
方法1200还可包含在框1214处对与存储器系统中的每一库相关联的所述堆叠存储器阵列裸片集合中的每一者执行一个或一个以上独立数据眼训练操作及/或独立存储器阵列定时训练操作。所述方法可进一步包含在框1218处以多个存储器裸片存取等待时间操作所述堆叠式裸片存储器系统。每一存储器裸片存取等待时间对应于所述存储器阵列裸片中的一者或一者以上。
方法1200可在框1222处以对与每一存储器阵列裸片相关联的存储器阵列瓦片集合中的每一者执行一个或一个以上独立数据眼训练操作及/或独立存储器阵列定时训练操作而继续。方法1200还可包含在框1226处以多个存储器阵列瓦片存取等待时间操作所述堆叠式裸片存储器系统。每一等待时间对应于所述存储器阵列瓦片中的一者或一者以上。
图8A、8B及8C是图解说明根据各种实例性实施例的方法的流程图。方法1300可包含在与堆叠式裸片存储器库相关联的MVC处执行数据眼训练操作及/或存储器阵列定时训练操作。
方法1300可在框1304处以训练与MVC相关联的写入数据接口(例如，图5B的写入数据接口5110)而开始。方法1300可包含在框1306处在低于标称时钟速度的时钟速度下操作所述写入数据接口。这样做可促进在训练之前建立操作写入数据接口。
方法1300可在框1310处以使用第一系列的迭代递增地调整与一个或一个以上写入数据时钟相关联的延迟而继续。所述写入数据时钟可用以将写入数据位集合计时到传输寄存器(例如，图5B的传输寄存器5106)中。一些实施例还可包含在框1312处使用第二系列的迭代递增地调整与写入数据选通相关联的延迟。所述写入数据选通可用以将所述写入数据位集合计时到存储器库处的接收寄存器中。所述第一系列的迭代可嵌套于所述第二系列的迭代内，或反之亦然；或可将与写入数据时钟及写入数据选通相关联的所述延迟一起迭代。
方法1300可进一步在框1314处以根据所述第一及/或第二系列的迭代将包括所述写入数据位集合的已知数据型式写入到存储器库而继续。
方法1300还可包含在框1315处监视在对写入数据时钟及/或写入数据选通的每一调整之后来自存储器库的反馈信号以确定是否在存储器库处成功地接收所述写入数据位。所述反馈信号可配置为从存储器库发送到MVC的一个或一个以上反馈位以指示所述写入数据位中的一者或一者以上在存储器库处的成功接收。或者，所述反馈信号可配置为经由减小速度的读取数据接口从存储器库发送到MVC的一个或一个以上数据字。
方法1300可进一步包含在框1316处选择与写入数据时钟及/或写入数据选通相关联的操作延迟集合。可将写入数据时钟及/或写入数据选通的调整范围内的一组延迟(产生最少的数据错误)选择为所述组写入数据操作延迟。
方法1300可在框1320处以训练与存储器库相关联的存储器阵列存取定时而继续。方法1300可包含在框1322处使用第三系列的迭代递增地调整一个或一个以上存储器阵列定时参数。此些参数可包含存储器阵列存取定时信号，例如，tRC及/或tRCD。方法1300还可包含在框1324处在每一迭代处写入写入数据位集合的已知数据型式。可将所述已知数据型式写入到与存储器库相关联的裸片上的一个或一个以上存储器阵列。
方法1300可在图8B处框1326处以在每一迭代时从所述存储器阵列存取所述已知数据型式而继续。在框1328处，可在对所述存储器阵列定时参数的每一调整之后在MVC处监视来自存储器库的反馈信号。所述反馈信号可配置为经由减小速度的读取数据接口从存储器库发送到MVC的一个或一个以上数据字及/或跨越某一其它接口发送的一个或一个以上反馈位，如上所述。
方法1300还可包含在框1329处使用所述反馈信号确定是否已将所述写入数据位成功地写入到所述存储器阵列及从其读取所述写入数据位。方法1300可进一步包含在框1330处选择产生最少的数据错误的存储器阵列定时参数设定集合。
方法1300可在框1332处以训练与存储器库或其子区段相关联的读取数据接口(例如，图5B的读取数据接口5112)而继续。读取数据接口训练可包含在框1334处在低于标称时钟速度的时钟速度下操作所述读取数据接口。这样做可促进在执行读取接口训练操作之前建立操作读取数据接口。
方法1300可包含在框1336处使用第四系列的迭代递增地调整与一个或一个以上读取数据时钟相关联的延迟。所述读取数据时钟可用以在框1338处将读取数据位集合计时到传输寄存器(例如，图5B的传输寄存器5108)中。所述读取数据位集合可包括已知数据型式。一些实施例还可包含在框1340处使用第五系列的迭代递增地调整与读取数据选通相关联的延迟。所述读取数据选通可用以在框1342处将多个读取数据位选通到MVC处的接收寄存器中。
在图8C处继续，方法1300可因此包含在框1344处针对所述第四及/或第五系列的迭代中的每一者读取所述MVC处的所接收数据型式，且在框1346处将所接收数据型式与所述已知数据型式相比较。方法1300可进一步包含在框1348处确定是否已在所述MVC处成功地接收所述读取数据位。
方法1300可进一步包含在框1350处选择与读取数据时钟及/或读取数据选通相关联的操作延迟集合。可将读取数据时钟及/或读取数据选通的调整范围内的产生最少的数据错误的延迟集合选择为所述读取数据操作延迟集合。
应注意，可以除所述次序以外的次序执行本文中所述的活动。也可以重复、串行及/或并行方式执行关于本文中所识别的方法所述的各种活动。
可从基于计算机的系统中的计算机可读媒体启动软件程序以执行所述软件程序中所定义的功能。可采用各种编程语言来创建经设计以实施及执行本文中所揭示的方法的软件程序。可使用对象导向语言(例如，Java或C++)以对象导向格式结构化所述程序。或者，可使用程序语言(例如，汇编语言或C语言)以程序导向格式结构化所述程序。所述软件组件可使用众所周知的机制来通信，所述众所周知的机制包含应用程序接口、过程间通信技术及远程程序调用及其它。各种实施例的教示不限于任一特定编程语言或环境。
此外，可针对多库系统中的每一存储器库或存储器库的每一子区段个别地执行数据时钟及选通校准。举例来说，可单独训练对应于存储器库的裸片堆叠中的每一裸片。因此，可使用具有较宽广范围的定时能力的存储器阵列裸片来制造存储器库。可产生增加的制造合格率及减少的成本。
以图解说明而非限定性方式，所述附图展示其中可实践标的物的具体实施例。所图解说明的实施例经足够详细地描述以使所属领域的技术人员能够实践本文中所揭示的教示。可使用其它实施例且从本发明导出其它实施例，以使得可在不背离本发明的范围的情况下做出结构及逻辑替代及改变。因此，此实施方式不应视为具有限定意义。各种实施例的广度由所附权利要求书及属于此权利要求书的等效内容的整个范围界定。
本发明性标的物的此些实施例在本文中可仅出于方便而个别地或集体地由术语“发明(invention)”指示且并非打算在事实上揭示一个以上发明或发明性概念时自发地将此应用限定到任一单个发明或发明性概念。因此，虽然本文中已图解说明且描述了具体实施例，但经计算以实现相同目的的任一配置可替代所示的所述具体实施例。本发明打算涵盖各种实施例的任一及所有改动或变化形式。在审阅以上描述之后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。
提供本发明摘要以符合37C.F.R.§1.72(b)，其需要将允许读者快速获取所述技术性发明的性质的摘要。提交本发明摘要是基于以下理解：其并非将用以解释或限定所述权利要求书的范围或意义。在前述实施方式中，出于简化本发明的目的而将各种特征一起集合在单个实施例中。此发明的方法不应理解为需要比每一权利要求中所明确陈述的特征更多的特征。相反，本发明标的物可存在于少于单个所揭示实施例的所有特征中。因此，以下权利要求书借此并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (30)

1.一种存储器系统，其包括：
存储器库，所述存储器库包括堆叠瓦片集合，一个瓦片来自多个堆叠式存储器裸片中的每一者，所述存储器库中的每一瓦片包括一个或多个存储器阵列；及
存储器库控制器(MVC)，其位于与所述存储器裸片堆叠在一起的逻辑裸片上且通信地耦合到所述存储器库以提供与所述存储器库相关联的控制、切换或通信逻辑中的至少一者，其中所述MVC与库定时模块相关联以提供对以下各项的控制：与用以将数据数字计时到与所述MVC相关联的存储单元中的数据时钟相关联的延迟、与用以将所述数据数字传送到与所述存储器库及／或所述存储器库的子区段相关联的存储单元的数据选通相关联的延迟，及／或与存储器阵列存取相关联的存储器阵列定时参数。
2.根据权利要求1所述的存储器系统，其进一步包括：
处理器，其通信地耦合到所述库定时模块以命令所述库定时模块执行写入数据接口训练操作序列、存储器阵列存取信号训练操作序列或读取接口训练操作序列中的至少一者。
3.根据权利要求1所述的存储器系统，其进一步包括：
主时钟模块，其通信地耦合到所述库定时模块以提供主时钟，以从所述主时钟导出所述数据时钟或所述数据选通中的至少一者。
4.根据权利要求1所述的存储器系统，其中所述库定时模块包含写入数据延迟控制模块，且所述MVC进一步包含写入时钟延迟元件及写入时钟输入，所述延迟元件通信地耦合到所述写入数据延迟控制模块，所述延迟元件用以接收来自所述写入数据延迟控制模块的延迟控制命令及时钟信号且用以根据所述延迟控制命令延迟所述时钟信号，且所述写入时钟输入用以根据所述经延迟时钟信号将所述数据数字计时到与所述MVC相关联的所述存储单元。
5.根据权利要求4所述的存储器系统，其中与所述MVC相关联的所述存储单元位于所述逻辑裸片上。
6.根据权利要求1所述的存储器系统，其中所述库定时模块包含写入选通延迟控制模块，且所述MVC进一步包含写入选通延迟元件及写入选通驱动器，所述延迟元件通信地耦合到所述写入选通延迟控制模块，所述延迟元件用以接收来自所述写入选通延迟控制模块的延迟控制命令及时钟信号且用以根据所述延迟控制命令延迟所述时钟信号，且所述写入选通驱动器用以根据所述经延迟时钟信号将所述数据数字选通到与所述存储器库及／或所述存储器库的所述子区段相关联的所述存储单元。
7.根据权利要求1所述的存储器系统，其中所述库定时模块包含阵列定时控制模块，且所述存储器库包含阵列定时模块，所述阵列定时模块通信地耦合到所述阵列定时控制模块以从所述阵列定时控制模块接收阵列定时控制命令且根据所述阵列定时控制命令调整至少一个存储器阵列定时参数。
8.根据权利要求1所述的存储器系统，其中所述存储器阵列定时参数包括行循环时间(tRC)或行地址到列地址延迟(tRCD)周期中的至少一者。
9.根据权利要求1所述的存储器系统，其中所述库控制模块包含读取数据延迟控制模块，且所述存储器库包含读取时钟延迟元件及读取时钟输入，所述读取时钟延迟元件通信地耦合到所述读取数据延迟控制模块，所述延迟元件用以接收来自所述读取数据延迟控制模块的延迟控制命令及时钟信号且用以根据所述延迟控制命令延迟所述时钟信号，且所述读取时钟输入用以根据所述经延迟时钟信号将数据数字计时到与所述存储器库或所述存储器库的所述子区段相关联的传输寄存器。
10.根据权利要求1所述的存储器系统，其中所述库控制模块包含读取选通延迟控制模块，且所述存储器库包含读取选通延迟元件及读取选通驱动器，所述延迟元件通信地耦合到所述读取选通延迟控制模块，所述延迟元件用以接收来自所述读取选通延迟控制模块的延迟控制命令及时钟信号且用以根据所述延迟控制命令延迟所述时钟信号，且所述读取选通驱动器用以根据所述经延迟时钟将数据数字选通到与所述MVC相关联的接收寄存器。
11.根据权利要求10所述的存储器系统，其中所述读取选通延迟元件包括延迟-锁定回路或相位-锁定回路中的至少一者。
12.根据权利要求1所述的存储器系统，其中所述存储器库的所述子区段为所述存储器裸片中的一者。
13.一种用于执行与存储器相关联的操作的方法，其包括：
控制以下各项中的至少一者：与将数据数字计时到与用以在存储器库控制器(MVC)与对应于所述MVC的存储器库之间传送数据的接口相关联的存储单元相关联的延迟、与将数据位传送到与所述接口相关联的其它存储单元相关联的延迟、或与存取所述存储器库的存储器阵列相关联的定时参数，其中，所述存储器库包括堆叠瓦片集合，一个瓦片来自多个堆叠式存储器裸片中的每一者，所述存储器库中的每一瓦片包括一个或多个存储器阵列。
14.根据权利要求13所述的方法，其中与所述接口相关联的所述存储单元包括与所述MVC相关联的传输寄存器，且所述控制包括：
接收延迟控制命令及时钟信号；
根据所述延迟控制命令延迟所述时钟信号；及
根据所述经延迟时钟信号将所述数据数字计时到与所述MVC相关联的所述传输寄存器。
15.根据权利要求13所述的方法，其中与接口相关联的所述其它存储单元包括与所述存储器阵列相关联的接收寄存器，且其中所述控制包括：
接收延迟控制命令及时钟信号；
根据所述延迟控制命令延迟所述时钟信号；及
根据所述经延迟时钟信号将所述数据数字选通到与所述存储器阵列相关联的所述接收寄存器。
16.根据权利要求13所述的方法，其中与所述接口相关联的所述存储单元包括与所述存储器阵列相关联的传输寄存器，且所述控制包括：
接收延迟控制命令及时钟信号；
根据所述延迟控制命令延迟所述时钟信号；及
根据所述经延迟时钟信号将所述数据位计时到与所述存储器阵列相关联的所述传输寄存器。
17.根据权利要求13所述的方法，其中与所述接口相关联的所述其它存储单元包括与所述MVC相关联的接收寄存器，且所述控制包括：
接收延迟控制命令及时钟信号；
根据所述延迟控制命令延迟所述时钟信号；及
将所述数据位选通到与所述MVC相关联的所述接收寄存器。
18.根据权利要求13所述的方法，其中所述控制包括：
接收阵列定时控制命令；
根据所述定时控制命令调整与所述存储器阵列相关联的所述存储器阵列定时参数；及
根据所述经调整参数操作所述阵列。
19.根据权利要求13所述的方法，其中所述控制包括：
选择与延迟-锁定回路(DLL)相关联的延迟或与相位-锁定回路(PLL)相关联的相位角中的至少一者以控制所述延迟中的至少一者。
20.一种用于执行与存储器相关联的操作的方法，其包括：
在与堆叠式裸片存储器库相关联的存储器库控制器(MVC)处执行数据眼训练操作或存储器阵列定时训练操作中的至少一者，其中，所述堆叠式裸片存储器库包括堆叠瓦片集合，一个瓦片来自多个堆叠式存储器裸片中的每一者，所述堆叠式裸片存储器库中的每一瓦片包括一个或多个存储器阵列。
21.根据权利要求20所述的方法，其中所述训练包括以下各项中的至少一者：
训练与所述MVC相关联的写入数据接口；
训练与所述存储器库或所述存储器库的子区段中的至少一者相关联的存储器阵列存取定时；或
训练与所述存储器库或所述存储器库的所述子区段中的所述至少一者相关联的读取数据接口。
22.根据权利要求20所述的方法，其进一步包括：
在低于标称时钟速度的时钟速度下操作写入数据接口或读取数据接口中的至少一者以促进操作性的写入数据接口或操作性的读取数据接口中的至少一者的建立。
23.根据权利要求20所述的方法，其中所述训练包括：
使用第一系列的迭代来调整与用以将多个数据位计时到传输寄存器的数据时钟相关联的延迟或使用第二系列的迭代来调整与用以将所述多个数据位选通到接收寄存器的数据选通相关联的延迟中的至少一者；
确定是否在所述接收寄存器处成功地接收到所述数据位；及
根据所述确定动作选择与所述数据时钟相关联的操作延迟或与所述数据选通相关联的操作延迟中的至少一者。
24.根据权利要求23所述的方法，其进一步包括：
使用第三系列的迭代来调整与用以将多个额外数据位选通到所述MVC处的接收寄存器中的额外数据选通相关联的延迟；
确定是否在所述MVC处的所述接收寄存器处成功地接收到所述额外数据位；及
根据所述确定动作选择与所述额外数据选通相关联的操作延迟。
25.根据权利要求23所述的方法，其中确定是否成功地接收到所述数据位包括监视对所述数据时钟或所述数据选通的每一调整之后的反馈信号。
26.根据权利要求25所述的方法，其中所述反馈信号包括在所述存储器库与所述MVC之间传送的反馈位或经由减小速度的数据接口在所述存储器库与所述MVC之间传送的数据字中的至少一者。
27.根据权利要求20所述的方法，其中所述训练包括：
使用一系列的迭代来调整存储器阵列定时参数；
在所述系列的迭代中的每一者处将包括多个写入数据位的数据型式写入到与所述存储器库相关联的裸片上的至少一个存储器阵列；
确定所述调整中的哪一者产生最少的数据错误；及
根据所述确定动作选择操作存储器阵列定时参数设定。
28.根据权利要求27所述的方法，其中所述存储器阵列定时参数包括行循环时间(tRC)或行地址到列地址延迟(tRCD)周期中的至少一者。
29.一种用于执行与存储器相关联的操作的方法，其包括：
针对以下各项执行第一独立数据眼训练操作集合或独立存储器阵列定时训练操作集合中的至少一者：堆叠式裸片存储器系统中的多个存储器库中的每一者、堆叠式裸片存储器系统中的多个存储器裸片中的每一者及／或堆叠式裸片存储器系统中的多个瓦片中的每一者；及
以多个存储器存取等待时间操作所述堆叠式裸片存储器系统，所述多个存储器存取等待时间分别对应于所述多个存储器库、所述多个存储器裸片或所述多个瓦片中的相应者。
30.根据权利要求29所述的方法，其中所述训练包括：
使用第一系列的迭代来调整与用以将多个数据位计时到传输寄存器的数据时钟相关联的延迟或使用第二系列的迭代来调整与用以将所述多个数据位选通到接收寄存器的数据选通相关联的延迟中的至少一者；
确定是否在所述接收寄存器处成功地接收到所述数据位；及
根据所述确定动作选择与所述数据时钟相关联的操作延迟或与所述数据选通相关联的操作延迟中的至少一者。
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