JP2002342153A - 多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置 - Google Patents

多様に配置されたメモリ・コンポーネントからメモリ・オペレーションを調整する方法と装置

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Abstract

(57)【要約】 【課題】 さまざまな位置に配置されたメモリ・コンポ
ーネントの間でメモリ動作を調整する方法および装置を
提供すること。 【解決手段】 本発明の実施形態によれば、複数のメモ
リ・コンポーネントに結合されたアドレス・バスについ
て、ウェーブパイプライン化が実施される。複数のメモ
リ・コンポーネントが、アドレス・バス伝搬遅延および
データ・バス伝搬遅延に関係する調整に従って構成され
る。アドレス信号および／または制御信号に関連する、
これらの信号の伝搬遅延を複製するタイミング信号が、
メモリ動作の調整に使用される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全般的には情報の
蓄積および検索に関し、具体的には、メモリ・コンポー
ネントの調整に関する。
【０００２】
【従来の技術】コンピュータおよびデータ処理機器の能
力が高まるにつれて、ユーザは、それらの機器に対する
ますます高まる要求を課す応用例を開発してきた。した
がって、所与の時間の間により多くの情報を処理するこ
とに対する、継続的に高まる要求がある。所与の時間の
間により多くの情報を処理する方法の１つが、情報の各
要素をより短い時間で処理することである。時間が短縮
されるにつれて、電子信号の通信を支配する物理的な速
度の限界に近づく。遅延なしで情報の電子表現を移動で
きることが理想的であるが、そのような遅延は回避不能
である。実際、遅延が回避不能であるばかりではなく、
遅延の量が距離の関数なので、遅延は、通信する装置の
相対的な位置に従って変動する。
【０００３】単一の電子デバイスの能力に限界があるの
で、メモリ・コンポーネントなどのデバイスを多数組み
合わせて、システムの総合性能を高めるために一緒に機
能させることが望ましいことがしばしばである。しか
し、デバイスは、空間内の同一の位置にすべてが同時に
存在することができないので、ある面積にわたって異な
る位置に配置されたデバイスを有するシステムの動作に
対する考慮が必要である。
【０００４】従来は、デバイスの動作のタイミングが、
デバイスの位置の変動がその動作にとって問題になる点
まで加速されていなかった。しかし、性能の要求が高ま
ったので、従来のタイミング・パラダイムが、進歩に対
する障害になった。
【０００５】既存のメモリ・システムの一例では、ＤＤ
Ｒ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリ・コン
ポーネントが使用される。このメモリ・システムには、
メモリ・コントローラとメモリ・モジュールが含まれ
る。伝搬遅延が、メモリ・コントローラとメモリ・モジ
ュールの間のアドレス・バスに沿って発生する。もう１
つの伝搬遅延が、メモリ・コントローラとメモリ・モジ
ュールの間のデータ・バスに沿って発生する。
【０００６】メモリ・モジュール内の制御信号および制
御クロック信号の分配が、厳密な制約を受ける。通常、
制御線は、各メモリ・コンポーネントへの長さが等しく
なるようにルーティングされる。「スター」トポロジま
たは「２進木」トポロジが、通常は使用され、この場合
に、スターの各スポークまたは２進木の各枝が、同一の
長さを有する。その意図は、メモリ・モジュールの異な
るメモリ・コンポーネントの間の制御信号および制御ク
ロック信号のタイミングの変動を除去することである
が、各メモリ・コンポーネントへのワイヤの長さの平衡
化は、システム性能を損なう（一部のパスが、必要以上
に長くなる）。さらに、等しい長さをもたらすようにワ
イヤをルーティングする必要によって、メモリ・コンポ
ーネントの数が制限され、メモリ・コンポーネントの接
続が複雑になる。
【０００７】そのようなＤＤＲシステムでは、データ・
ストローブ信号が、データ読取動作とデータ書込動作の
両方のタイミングを制御するのに使用される。データ・
ストローブ信号は、周期的なタイミング信号ではなく、
データが転送される時に限ってアサートされる。制御信
号のタイミング信号は、周期的なクロックである。書込
データのデータ・ストローブ信号は、制御信号のクロッ
クに整列される。読取データのストローブは、アドレス
・バスに沿った伝搬遅延とデータ・バスに沿った伝搬遅
延の合計に等しい、制御クロックに対する相対的な遅延
だけ遅延される。読取転送の後に書込転送が続く時に
は、シグナリングの一時停止を設けて、使用されるさま
ざまな信号線に沿った干渉を防がなければならない。そ
のような一時停止は、システム性能を低下させる。
【０００８】そのようなシステムは、複数の形で制約を
受ける。第１に、制御ワイヤが、スター・トポロジまた
は２進木ルーティングを有するので、スタブ（スポーク
または枝の終点）で反射が発生する。反射は、信号の整
定時間を増やし、制御ワイヤの転送帯域幅を制限する。
その結果、制御ワイヤ上で１つの情報が駆動されるタイ
ム・インターバルが、信号波面が制御ワイヤの一端から
他端まで伝搬するのに要する時間より長くなる。さら
に、より多くのモジュールがシステムに追加される時
に、より多くのワイヤ・スタブが、データ・バスの各導
体に追加され、これによって、スタブからの反射が増え
る。これによって、信号の整定時間が増加し、データ・
バスの転送帯域幅がさらに制限される。
【０００９】また、このシステム内のアドレス・バスに
沿った伝搬遅延とデータ・バスに沿った伝搬遅延の間の
関係に対する制約があるので、メモリ・コンポーネント
のタイミング・パラメータに違反せずに動作周波数を高
めることは困難である。クロック信号が、別のクロック
信号と独立である場合に、これらのクロック信号および
それに関係するコンポーネントは、異なるクロック・ド
メインであるとみなされる。メモリ・コンポーネント内
で、書込データ・レシーバは、メモリ・コンポーネント
のロジックの残りと異なるクロック・ドメインで動作し
ており、ドメイン・クロッシング回路は、これらの２つ
のドメインの間の限られた量のスキューだけに対処す
る。データのシグナリング・レートを高めると、このス
キュー・パラメータ（時間単位で測定された時の）が減
り、基板上のデータ・ワイヤと制御ワイヤの間のルーテ
ィング不一致がタイミング違反を引き起こす機会が増え
る。
【００１０】また、ほとんどのＤＤＲシステムは、アド
レス・バスおよびデータ・バスの伝搬遅延の長さ（時間
単位）に対する厳密な制限を有する。これは、通常、コ
ントローラの読取データ・レシーバ・クロック・ドメイ
ンからコントローラの残りの部分が使用するクロック・
ドメインへのクロッシングのために含まれるロジック
と、メモリ・コントローラとによって課せられる制限で
ある。通常は、これらの伝搬遅延の合計の長さに対する
制限（クロック・サイクル単位で表される）もある。マ
ザーボード・レイアウトのためにこの合計が大きくなり
すぎる（時間単位で測定された時に）場合に、システム
の信号レートを下げなければならない場合があるが、こ
れによって性能が低下する。
【００１１】既存のメモリ・システムのもう１つの例で
は、制御ワイヤおよびデータ・バスが、メモリ・コント
ローラに接続され、各メモリ・モジュール上のメモリ・
コンポーネントを通って一緒にルーティングされる。１
つのクロックが、書込データ信号と制御信号のタイミン
グを制御するのに使用され、もう１つのクロックが、読
取データのタイミングを制御するのに使用される。これ
らの２つのクロックは、メモリ・コントローラで整列さ
れる。前の従来技術の例と異なって、これらの２つのタ
イミング信号は、別々のワイヤで搬送される。
【００１２】そのような代替システムでは、複数の組の
制御ワイヤと１つのデータ・バスを使用して、メモリ・
コントローラを１つまたは複数のメモリ・コンポーネン
トに相互結合することができる。別の組の制御ワイヤが
必要なので、追加のコストと複雑さが導入されるが、こ
れは、望ましくない。また、大容量メモリ・システムが
必要な場合に、各データ・バス上のメモリ・コンポーネ
ントの数が、相対的に多くなる。これは、データ・バス
上の最大信号レートを制限する傾向を有し、これによっ
て性能が制限される。
【００１３】既存のメモリ・システムのもう１つの例
が、ハンセン（Ｈａｎｓｅｎ）他に１９９８年７月７日
に発行された米国特許第５７７８４１９号に見られる。
ハンセン他の特許は、パケットおよびアービトレーショ
ンを使用する高帯域幅インターフェースを有するダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関
するが、そのようなＤＲＡＭは、その有用性を制限する
いくつかの不利益をこうむる。
【００１４】
【発明が解決しようとする課題】したがって、さまざま
な位置に配置されたメモリ・コンポーネントの間でメモ
リ動作を調整する技法が必要である。
【００１５】
【課題を解決するための手段】本発明は、メモリ・コン
トローラ・コンポーネントと、スライスを含むメモリ・
コンポーネントのランクと、該メモリ・コントローラ・
コンポーネントをメモリ・コンポーネントの該ランクに
結合し、該メモリ・コントローラ・コンポーネントをメ
モリ・コンポーネントの該ランクの該スライスに結合す
る導体であって、導体のうちで、アドレス信号、書込デ
ータ信号、および読取データ信号からなる群から選択さ
れた信号を搬送する１つの伝搬遅延が、該信号によって
表される情報の要素が該導体に印加される時間の量より
長く、該導体が、該メモリ・コントローラ・コンポーネ
ントを該ランクの該スライスのそれぞれに連続して接続
する共通アドレス・バスと、該メモリ・コントローラ・
コンポーネントを該ランクの該スライスのそれぞれに接
続する別のデータ・バスとを含むことを特徴とするメモ
リ・システムである。
【００１６】
【発明の実施の形態】
【発明の実施の形態】さまざまな位置に配置されたメモ
リ・コンポーネントの間でメモリ動作を調整する方法お
よび装置を説明する。本発明の実施形態によれば、ウェ
ーブ・パイプライン化が、複数のメモリ・コンポーネン
トに結合されたアドレス・バスに対して実施される。複
数のメモリ・コンポーネントは、アドレス・バス伝搬遅
延およびデータ・バス伝搬遅延に関する調整に従って構
成される。アドレス信号および／または制御信号に関連
する、これらの信号の伝搬遅延を複製するタイミング信
号を使用して、メモリ動作を調整する。アドレス・バス
伝搬遅延または共通アドレス・バス伝搬遅延は、メモリ
・コントローラ・コンポーネントとメモリ・コンポーネ
ントの間でアドレス・バスに沿って進む信号の遅延を指
す。データ・バス伝搬遅延は、メモリ・コントローラ・
コンポーネントとメモリ・コンポーネントの間でデータ
・バスに沿って進む信号の遅延を指す。
【００１７】本発明の一実施形態によれば、メモリ・シ
ステムに、メモリ・コンポーネントの複数のランクおよ
び複数のスライスを提供する複数のメモリ・モジュール
が含まれる。そのようなシステムは、図２７に関して理
解することができる。図２７のメモリ・システムには、
メモリ・モジュール２７０３およびメモリ・モジュール
２７３０が含まれる。メモリ・モジュール２７０３に
は、メモリ・コンポーネント２７１６から２６１８を含
むランクと、メモリ・コンポーネント２７４４から２７
４６を含むもう１つのランクが含まれる。
【００１８】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。図２７のメモリ・システ
ムには、メモリ・コントローラ２７０２の一部と、メモ
リ・コンポーネント２７１６および２７４４を含むメモ
リ・モジュール２７０３の一部と、メモリ・コンポーネ
ント２７３１および２７３４を含むメモリ・モジュール
２７３０の一部とを含むスライス２７１３が含まれる。
図２７のメモリ・システムには、メモリ・コントローラ
２７０２のもう１つの部分と、メモリ・コンポーネント
２７１７およびメモリ・コンポーネント２７４５を含む
メモリ・モジュール２７０３のもう１つの部分と、メモ
リ・コンポーネント２７３２および２７３５を含むメモ
リ・モジュール２７３０のもう１つの部分とを含むもう
１つのスライス２７１４が含まれる。図２７のメモリ・
システムには、さらに、メモリ・コントローラ２７０２
のもう１つの部分と、メモリ・コンポーネント２７１８
および２７４６を含むメモリ・モジュール２７０３のも
う１つの部分と、メモリ・コンポーネント２７３３およ
び２７３６を含むメモリ・モジュール２７３０のもう１
つの部分とを含むもう１つのスライス２７１５が含まれ
る。
【００１９】複数のモジュールを使用して実施すること
ができる複数のスライスおよびランクを使用することに
よって、データ・バスまたはアドレス・バスがそれへの
多数の接続を有する時に発生する可能性がある性能低下
を回避すると同時に、メモリ・コントローラおよび複数
のメモリ・コンポーネントの効率的な相互接続が可能に
なる。スライスごとに別々のデータ・バスを設けると、
各データ・バスへの接続の数を、適度な数にすることが
できる。別々のデータ・バスは、互いに独立に異なる信
号を搬送することができる。スライスに、１モジュール
ごとに１つまたは複数のメモリ・コンポーネントを含め
ることができる。たとえば、１つのスライスに、各ラン
クの１つのメモリ・コンポーネントを含めることができ
る。用語スライスが、スライスのうちでメモリ・コント
ローラを除く部分を指すのに使用される場合があること
に留意されたい。この形で、メモリ・コントローラを、
スライスに結合されているものとみなすことができる。
複数のモジュールを使用することによって、メモリ・コ
ンポーネントを、メモリ・コントローラへのパス長に従
って編成できる。そのようなパス長のわずかな相違であ
っても、メモリ・コンポーネントのランクへの編成に従
って管理することができる。ランクおよびモジュールに
従ってメモリ・コンポーネントを編成することによっ
て、アドレス信号および制御信号を、たとえばランクま
たはモジュール内のアドレス・バスの共有を介して、効
率的に分配できる。
【００２０】一実施形態では、スライスに、データ・バ
スに結合された複数の要素が含まれると理解することが
できる。一例として、これらの要素には、メモリ・コン
トローラ・コンポーネントの一部、１モジュール上の１
つまたは複数のメモリ・コンポーネント、および、任意
選択として、別のモジュール上の１つまたは複数のメモ
リ・コンポーネントを含めることができる。一実施形態
では、ランクに、共通アドレス・バスによって結合され
た複数のメモリ・コンポーネントが含まれると理解する
ことができる。共通アドレス・バスを、任意選択とし
て、１つまたは複数のモジュール上の複数のランクに結
合することができる。共通アドレス・バスは、メモリ・
コントローラ・コンポーネントを、１ランク内のスライ
スのそれぞれに連続して接続することができ、これによ
って、共通アドレス・バスを、ランクの第１スライスか
らランクの第２スライスへ、およびランクの第２スライ
スからランクの第３スライスへとルーティングすること
が可能になる。そのような構成によって、共通アドレス
・バスのルーティングを単純にすることができる。
【００２１】説明のために、ある概念を例示するため
に、単純化された形のメモリ・システムをまず説明し、
その後で、複数のモジュールおよびランクを含むより複
雑なメモリ・システムを、本明細書で説明する。
【００２２】図１は、本発明の実施形態を実施すること
ができる、メモリ・コンポーネントの単一のランクを有
するメモリ・システムを示すブロック図である。メモリ
・システム１０１には、メモリ・コントローラ・コンポ
ーネント１０２およびメモリ・モジュール１０３が含ま
れる。アドレス・バス１０７に沿って伝搬するアドレス
信号および制御信号に関連するタイミング信号として働
くアドレス・クロック信号がアドレス・クロック１０４
によって供給される。アドレス・クロック１０４は、ア
ドレス・クロック導体１０９に沿ってそのアドレス・ク
ロック信号を供給する。アドレス・クロック導体１０９
は、メモリ・コントローラ・コンポーネント１０２およ
びメモリ・モジュール１０３に結合される。アドレス信
号および制御信号を、時々、単にアドレス信号またはア
ドレス・バスと称する。しかし、制御信号は、アドレス
信号と共通のトポロジに従ってルーティングすることが
できるので、これらの単語は、使用される時に、アドレ
ス信号または制御信号もしくはその両方を含むものとし
て理解されなければならない。
【００２３】書込クロック１０５は、書込動作中にデー
タ・バス１０８に沿って伝搬するデータ信号に関連する
タイミング信号として働く書込クロック信号を供給す
る。書込クロック１０５は、書込クロック導体１１０に
沿ってその書込クロック信号を供給し、書込クロック導
体１１０は、メモリ・コントローラ・コンポーネント１
０２およびメモリ・モジュール１０３に結合される。読
取クロック１０６は、読取動作中にデータ・バス１０８
に沿って伝搬するデータ信号に関連するタイミング信号
として働く読取クロック信号を供給する。読取クロック
１０６は、読取クロック導体１１１に沿ってその読取ク
ロック信号を供給し、読取クロック導体１１１は、メモ
リ・コントローラ・コンポーネント１０２およびメモリ
・モジュール１０３に結合される。
【００２４】終端コンポーネント１２０が、メモリ・コ
ントローラ・コンポーネント１０２の近くでデータ・バ
ス１０８に結合される。一例として、終端コンポーネン
ト１２０を、メモリ・コントローラ・コンポーネント１
０２に組み込むことができる。終端コンポーネント１２
１が、メモリ・モジュール１０３の近くでデータ・バス
１０８に結合される。終端コンポーネント１２１は、メ
モリ・モジュール１０３に組み込まれることが好まし
い。終端コンポーネント１２３が、メモリ・モジュール
１０３のメモリ・コンポーネント１１６の近くで書込ク
ロック導体１１０に結合される。終端コンポーネント１
２３は、メモリ・モジュール１０３に組み込まれること
が好ましい。終端コンポーネント１２４が、メモリ・コ
ントローラ・コンポーネント１０２の近くで読取クロッ
ク導体１１１に結合される。一例として、終端コンポー
ネント１２４を、メモリ・コントローラ・コンポーネン
ト１０２に組み込むことができる。終端コンポーネント
１２５が、メモリ・モジュール１０３のメモリ・コンポ
ーネント１１６の近くで読取クロック導体１１１に結合
される。終端コンポーネント１２５は、メモリ・モジュ
ール１０３に組み込まれることが好ましい。終端コンポ
ーネントでは、能動デバイス（たとえばトランジスタま
たは他の半導体デバイス）または受動デバイス（たとえ
ば抵抗、コンデンサ、インダクタ）を使用することがで
きる。終端コンポーネントに、オープン接続を使用する
ことができる。終端コンポーネントを、１つまたは複数
のメモリ・コントローラ・コンポーネントもしくは１つ
または複数のメモリ・コンポーネントに組み込むことが
でき、また、モジュール上またはメイン回路基板上の別
のコンポーネントとすることができる。
【００２５】メモリ・モジュール１０３には、メモリ・
コンポーネント１１６、１１７、および１１８のランク
１１２が含まれる。メモリ・モジュール１０３は、各メ
モリ・コンポーネントが１つのスライスに対応するよう
に編成される。メモリ・コンポーネント１１６は、スラ
イス１１３に対応し、メモリ・コンポーネント１１７
は、スライス１１４に対応し、メモリ・コンポーネント
１１８は、スライス１１５に対応する。図１には示され
ていないが、スライス１１３に関して図示されている、
データ・バスと、書込クロックおよび関連する導体と、
読取クロックおよび関連する導体とに関連する特定の回
路が、他のスライス１１４および１１５のそれぞれにつ
いて複製される。したがって、そのような回路は、図を
簡単にするために図１に図示されていないが、そのよう
なスライス単位の専用の回路が、図示のメモリ・システ
ムに含まれることが好ましいことを理解されたい。
【００２６】メモリ・モジュール１０３内で、アドレス
・バス１０７が、メモリ・コンポーネント１１６、１１
７、および１１８のそれぞれに結合される。アドレス・
クロック導体１０９が、メモリ・コンポーネント１１
６、１１７、および１１８のそれぞれに結合される。メ
モリ・モジュール１０３内のアドレス・バス１０７の末
端で、終端コンポーネント１１９が、アドレス・バス１
０７に結合される。アドレス・クロック導体１０９の末
端で、終端コンポーネント１２２が、アドレス・クロッ
ク導体１０９に結合される。
【００２７】図１のメモリ・システムでは、各データ信
号導体が、１つのコントローラ・データ・バス・ノード
を１つのメモリ・デバイス・データ・バス・ノードに接
続する。しかし、制御信号導体およびアドレス信号導体
のそれぞれが、１つのコントローラ・アドレス／制御バ
ス・ノードを、メモリ・ランクの各メモリ・コンポーネ
ント上のアドレス／制御バス・ノードに接続することが
可能である。これは、複数の理由から可能になる。第１
に、制御信号導体およびアドレス信号導体には、単一方
向信号が流れる（信号波面が、コントローラからメモリ
・デバイスに伝搬する）。両方向信号導体（データ信号
導体など）上よりも、単一方向信号導体上の方が、よい
信号完全性を維持するのが簡単である。第２に、アドレ
ス信号と制御信号に、すべてのメモリ・デバイスについ
て同一の情報が含まれる。データ信号は、すべてのメモ
リ・デバイスについて異なる。各メモリ・デバイスにつ
いて異なる、いくつかの制御信号（書き込みイネーブル
信号など）がある可能性があることに留意されたい。こ
れらの信号は、単一方向データ信号として扱われ、この
説明においてはデータ・バスの一部とみなされる。たと
えば、いくつかの場合に、データ・バスに、多数のビッ
トに対応するデータ信号線が含まれる場合があるが、い
くつかの応用例で、データ・バスによって搬送されるビ
ットの一部だけが、特定のメモリ動作についてメモリに
書き込まれる場合がある。たとえば、１６ビット・デー
タ・バスに２バイトのデータが含まれるが、特定のメモ
リ動作中に、２バイトのうちの１バイトだけが、特定の
メモリ・デバイスに書き込まれる場合がある。そのよう
な例では、追加の制御信号を、データ信号がたどるもの
に類似するパスに沿って設けることができ、データ・ビ
ット線上のデータを書き込むか否かを制御する制御信号
が、データの遅延に全般的に一致する遅延を伴うパスに
沿ってシステムをトラバースし、データの書込を制御す
る際の制御信号の使用が適当なタイミングを与えられる
ようにする。第３に、アドレス信号および制御信号のす
べてのメモリ・デバイスへのルーティングによって、コ
ントローラおよびメモリ・モジュールのインターフェー
スのピンが節約される。
【００２８】その結果、制御信号およびアドレス信号
が、データ信号の伝搬に使用されるワイヤより長いワイ
ヤで伝搬されるようになる。これによって、いくつかの
場合に、データ信号で、制御信号およびアドレス信号よ
り高いシグナリング・レートを使用することが可能にな
る。
【００２９】メモリ・システムの性能を損なわないよう
にするために、アドレス信号および制御信号を、本発明
の実施形態に従って、ウェーブ・パイプライン化するこ
とができる。メモリ・システムは、ウェーブ・パイプラ
イン化の助けになる複数の条件を満たすように構成され
る。第１に、複数のメモリ・コンポーネントが、ランク
として編成される。第２に、アドレス信号および制御信
号の一部またはすべてが、ランクのすべてのメモリ・コ
ンポーネントに共通する。第３に、共通のアドレス信号
および制御信号が、低ひずみで（たとえばインピーダン
スを制御されて）伝搬する。第４に、共通のアドレス信
号および制御信号が、低シンボル間干渉で（たとえば単
一終端または二重終端）伝搬する。
【００３０】ウェーブ・パイプライン化は、Ｔｂｉｔ＜
Ｔｗｉｒｅの時に発生し、ここで、タイミング・パラメ
ータＴｗｉｒｅは、コントローラで作られる波面が、信
号を搬送するワイヤの端の終端コンポーネントに伝搬す
る時間遅延として定義され、タイミング・パラメータＴ
ｂｉｔは、ワイヤ上の連続する情報（ビット）の間のタ
イム・インターバルとして定義される。そのような情報
は、個々のビットまたは、同時伝送用にエンコードされ
た複数のビットを表すことができる。ワイヤ上のウェー
ブ・パイプライン化された信号は、ワイヤに接続された
レシーバによってサンプリングされる入射波である。こ
れは、一般に、波面が伝送線（たとえばワイヤ）の端か
ら反射される前にサンプリングが行われることを意味す
る。
【００３１】本発明の適用可能性を、複数の形でメモリ
・コンポーネントの単一のランクから複数のランクに拡
張することが可能である。第１に、メモリ・コンポーネ
ントの複数のランクを、１つのメモリ・モジュールに実
装することができる。第２に、複数のメモリ・モジュー
ルを、１つのメモリ・システム内に実装することができ
る。第３に、データ信号導体を、各モジュールの専用、
共有、または「チェインされる」ものとすることができ
る。チェイン化には、バスが１つのモジュールを通過で
きるようにすることと、そのモジュール上の適当な回路
に接続することが含まれるが、その特定のモジュールか
ら出た時に、別のモジュールに入るか終端に達すること
ができるようにすることが含まれる。導体のそのような
チェイン化の例を、図２９、３２、および３５と下に示
し、さらに詳細に説明する。第４に、共通の制御信号導
体およびアドレス信号導体を、各モジュールの専用、共
有、またはチェインされるものとすることができる。第
５に、データ信号導体を、各モジュール上で終端される
伝送線または終端されるスタブとすることができる。こ
の議論について、伝送線は、その伝送線を介する正しい
信号伝送を保証するために反射および他の伝送線特性を
考慮しなければならない、十分な長さを有する信号線を
表すものと理解される。対照的に、終端されるスタブ
は、そのようなスタブに関連する寄生反射および他の伝
送線特性を一般に無視することができる限られた長さを
有すると理解される。第６に、共通の制御信号導体およ
びアドレス信号導体を、各モジュール上で終端される伝
送線または終端されるスタブとすることができる。共有
されるアドレス信号および制御信号をウェーブ・パイプ
ライン化できるようにすることによって、それらのシグ
ナリング・レートを高めることができ、これによってメ
モリ・システムの性能が向上する。
【００３２】図２は、本発明の実施形態による、図１に
示されたものなどのメモリ・システムのメモリ・コンポ
ーネントのランクの１スライスのクロッキングの詳細を
示すブロック図である。メモリ・コントローラ・コンポ
ーネント１０２に、アドレス送出ブロック２０１が含ま
れ、アドレス送出ブロック２０１は、アドレス・バス１
０７およびアドレス・クロック導体１０９に結合され
る。メモリ・コントローラ・コンポーネント１０２に
は、スライスごとに、データ送出ブロック２０２および
データ受取ブロック２０３が含まれ、これらはデータ・
バス１０８に結合される。データ送出ブロック２０２
は、書込クロック導体１１０に結合され、データ受取ブ
ロック２０３は、読取クロック導体１１１に結合され
る。
【００３３】メモリ・コンポーネント１１６などの各メ
モリ・コンポーネント内に、アドレス受取ブロック２０
４、データ受取ブロック２０５、およびデータ送出ブロ
ック２０６が設けられる。アドレス受取ブロック２０４
は、アドレス・バス１０７およびアドレス・クロック導
体１０９に結合される。データ受取ブロック２０５は、
データ・バス１０８および書込クロック導体１１０に結
合される。データ送出ブロック２０６は、データ・バス
１０８および読取クロック導体１１１に結合される。
【００３４】ｔPD0と表される伝搬遅延２０７が、アド
レス・バス１０７に沿って、メモリ・コントローラ・コ
ンポーネント１０２とメモリ・モジュール１０３の間に
存在する。ｔPD1と表される伝搬遅延２０８が、アドレ
ス・バス１０７に沿って、メモリ・モジュール１０３内
に存在する。
【００３５】図２に表された基本トポロジは、複数の属
性を有する。このトポロジには、メモリ・コントローラ
が含まれる。このトポロジには、単一のメモリ・モジュ
ールが含まれる。このトポロジには、メモリ・コンポー
ネントの単一のランクが含まれる。このトポロジには、
スライスされたデータ・バス（ＤＱ）が含まれ、ワイヤ
の各スライスが、コントローラをメモリ・コンポーネン
トに接続する。このトポロジには、コントローラをすべ
てのメモリ・コンポーネントに接続する共通のアドレス
および制御バス（Ａｄｄｒ／ＣｔｒｌまたはＡＣ）が含
まれる。ソース同期式クロック信号が、データ信号、制
御信号、およびアドレス信号と共に流れる。制御信号お
よびアドレス信号は、単一方向であり、コントローラか
らメモリ・コンポーネントへ流れる。データ信号は、両
方向であり、コントローラからメモリ・コンポーネント
へ流れることができ（書込動作）、メモリ・コンポーネ
ントからコントローラへ流れることができる（読取動
作）。データ信号と同一のトポロジを有する制御信号が
いくつかある場合があるが、それらの制御信号は、コン
トローラからメモリ・コンポーネントへ流れるのみであ
る。そのような信号は、たとえば書込動作で書込データ
をマスクするのに使用することができる。これらは、こ
の議論においては単一方向データ信号として扱うことが
できる。データ・ワイヤ、アドレス・ワイヤ、制御ワイ
ヤ、およびクロック・ワイヤは、低ひずみで（たとえば
インピーダンスを制御された導体に沿って）伝搬する。
データ・ワイヤ、アドレス・ワイヤ、制御ワイヤ、およ
びクロック・ワイヤは、低シンボル間干渉で（たとえば
単一方向信号の単一終端および両方向信号の二重終端が
ある）伝搬する。これらの属性は、明瞭さを保つために
リストされたものである。本発明が、これらの属性を用
いて実践されることに制限されず、他のシステム・トポ
ロジを含むように実践することができることを理解され
たい。
【００３６】図２には、データ・バスおよびメモリ・コ
ンポーネントのスライス番号（Ｓ＝｛０、１、…、
ＮS｝）およびモジュール番号（Ｍ＝｛０、１｝）、に
基づく２次元座標系がある。ここで、スライス番号
「０」およびモジュール番号「０」が、コントローラを
参照する。この座標系を用いると、ワイヤ上の異なる位
置で信号に命名することができる。この座標系を用いる
と、複数のメモリ・ランクまたはメモリ・モジュールを
有するトポロジへの拡張も可能になる。
【００３７】図２には、３つのクロック・ソース（ＡＣ
ｌｋ信号を生成するアドレス・クロック１０４、ＷＣｌ
ｋ信号を生成する書込クロック１０５、およびＲＣｌｋ
信号を生成する読取クロック１０６）も示されており、
これらが、３種類の情報転送のためのクロッキング基準
信号を生成する。これらのクロック・ソースのそれぞれ
が、それに関連する信号バスと並列のクロック・ワイヤ
を駆動する。システム内のクロック・ソースの位置は、
クロック・ソースが対応するクロック信号を駆動する、
クロック線上の物理的位置が、バス線の関係する駆動点
に隣接し、特定のバスのクロックの伝搬が、一般に、関
連するバス上の関係する情報の伝搬を追跡するようにな
っていることが好ましい。たとえば、アドレス・クロッ
ク（ＡＣｌｋクロック１０４）の位置決めは、アドレス
信号がアドレス・バス１０７へ駆動される物理位置に近
いことが好ましい。そのような構成では、アドレス・ク
ロックが、回路全体を通じて伝搬する時に、アドレス・
クロック信号線と全般的に同一のルートをたどるバスに
沿って伝搬するアドレス信号が経験する遅延に類似する
遅延を経験する。
【００３８】各バスのクロック信号は、関連するバスの
信号の最大ビット・レートに関係する。この関係は、通
常は、整数または整数比である。たとえば、最大データ
・レートを、データ・クロック信号の周波数の２倍とす
ることができる。クロック・ソースの１つまたは２つを
「仮想」クロック・ソースとすることも可能であり、こ
の場合に、３つのクロック・ソースが、互いに整数分数
比（Ｎ／Ｍ）関係になり、それらのいずれをも、フェー
ズ・ロック・ループ（ＰＬＬ）技法を使用して周波数お
よび位相をセットすることによって、他の２つのいずれ
かから合成することができる。仮想クロック・ソース
は、回路内の実際のクロック・ソースの数を最小にする
ことができる手段を表す。たとえば、ＷＣｌｋクロック
を、メモリ・デバイスが受け取るアドレス・クロック
（ＡＣｌｋ）から導出し、メモリ・デバイスが、外部ソ
ースから実際にＷＣｌｋクロックを受け取る必要をなく
すことができる。したがって、メモリ・デバイスは、実
際には独自の個別に生成されたＷＣｌｋクロックを受け
取らないが、ＡＣｌｋクロックから生成されたＷＣｌｋ
クロックは、機能的に同等である。合成されたクロック
信号の位相は、図示の位置のクロック・ソースによって
生成された場合と同一になるように調整される。
【００３９】図示のクロック信号のいずれでも、代替案
では、情報が関連するバス上に存在する時に限ってアサ
ートされる非周期的信号（たとえばストローブ制御信
号）とすることができる。クロック・ソースに関して上
で説明したように、非周期的信号ソースは、物理的な意
味で、非周期的信号に関連する伝搬遅延がそれが対応す
るバス上の信号の伝搬遅延と全般的に一致するように、
それが対応する適当なバスに隣接して位置決めされるこ
とが好ましい。
【００４０】図３は、他の図のタイミング図で使用され
るアドレス・タイミングおよび制御タイミングの表記を
示すタイミング図である。図３では、ＡＣｌｋ信号３０
１の立ち上がりエッジ３０２が、アドレス情報ＡＣａ
３０５の送出中の時刻３０７に発生する。ＡＣｌｋ信号
の立ち上がりエッジ３０３が、アドレス情報ＡＣｂ３０
６の送出中の時刻３０８に発生する。時刻３０８は、Ａ
Ｃｌｋ信号３０１の次の立ち上がりエッジ３０４の時刻
３０９より時間ｔCCだけ前に発生する。時間ｔCCは、メ
モリ・コントローラ・コンポーネントのクロック回路の
サイクル・タイムを表す。タイミング図の破線は、信号
のうちで、時間的にアドレス情報またはデータ情報と同
時の部分を示すのに使用される。たとえば、ＡＣｌｋ信
号３０１には、アドレス情報ＡＣａ ３０５の存在に対
応する時間的部分と、アドレス情報ＡＣｂ ３０６の存
在に対応するもう１つの時間的部分が含まれる。アドレ
ス情報は、アドレス信号としてアドレス・バスを介して
送出することができる。
【００４１】１ビット／ワイヤがｔCCごとに発生する場
合には、アドレス・ビット３１１が、サイクル３１０中
に送出される。２ビット／ワイヤがｔCCごとに発生する
場合には、アドレス・ビット３１３および３１４が、サ
イクル３１２中に送出される。４ビット／ワイヤがｔCC
ごとに発生する場合には、アドレス・ビット３１６、３
１７、３１８、および３１９が、サイクル３１５中に送
出される。８ビット／ワイヤがｔCCごとに発生する場合
には、アドレス・ビット３２１、３２２、３２３、３２
４、３２５、３２６、３２７、および３２８が、サイク
ル３２０中に送出される。各ビット・ウィンドウの駆動
点およびサンプル点を、使用されるドライバおよびサン
プラの回路技法に応じて、オフセット（１ビット時間す
なわちｔ CC／ＮACまで）だけ遅らせるか進めることがで
きることに留意されたい。パラメータＮACおよびＮ
DQは、それぞれアドレス／制御ワイヤおよびデータ・ワ
イヤのｔCCごとのビット数を表す。一実施形態では、固
定オフセットを使用する。駆動／サンプル点とビット・
ウィンドウの間のオフセットは、駆動コンポーネントと
サンプリング・コンポーネントの間で一貫性を有しなけ
ればならない。特定のシステムで、バスの駆動ポイント
に関連するオフセットのいずれもが、システム全体を通
じて一貫性を有することが好ましい。同様に、バスに関
して理解されるサンプリング・オフセットも、一貫性を
有しなければならない。たとえば、データが、あるデー
タ・バス線の関係するクロック信号の立ち上がりエッジ
に全般的に対応する点で駆動されることが期待される場
合に、その理解されるオフセット（またはその不在）
が、すべてのデータ線について一貫した形で使用される
ことが好ましい。バスへのデータの駆動に関連するオフ
セットを、そのバスによって搬送されるデータのサンプ
リングに関連するオフセットと完全に異なるものにする
ことができることに留意されたい。したがって、上の例
を継続すると、全般的に立ち上がりエッジと同時に駆動
されるデータのサンプル点は、立ち上がりエッジに対し
て１８０°位相はずれとし、データの有効ウィンドウが
サンプリング点によってよりよくターゲティングされる
ようにすることができる。
【００４２】図４は、他の図のタイミング図で使用され
るデータ・タイミングの表記を示すタイミング図であ
る。図４では、ＷＣｌｋ信号４０１の立ち上がりエッジ
４０２が、書込データ情報Ｄａ ４０５の送出中の時刻
４０７に発生する。ＷＣｌｋ信号４０１の立ち上がりエ
ッジ４０３が、時刻４０８に発生する。ＷＣｌｋ信号４
０１の立ち上がりエッジ４０４が、読取データ情報Ｑｂ
４０６の送出中の時刻４０９に発生する。時刻４０７
は、時刻４０８から時間ｔCCだけ離れており、時刻４０
８は、時刻４０９から時間ｔCCだけ離れている。時間ｔ
CCは、クロック・サイクルの持続時間を表す。ＲＣｌｋ
信号４１０に、立ち上がりエッジ４１１および立ち上が
りエッジ４１２が含まれる。これらの立ち上がりエッジ
を、ＲＣｌｋ信号４１０のクロック・サイクルに対する
基準として使用することができる。たとえば、書込デー
タ情報Ｄａ ４０５の送出は、ＲＣｌｋ信号４１０の、
立ち上がりエッジ４１１を含むクロック・サイクル中に
発生し、読取データ情報Ｑｂ４０６の送出は、ＲＣｌｋ
信号４１０の、立ち上がりエッジ４１２を含むクロック
・サイクル中に発生する。当業者に明白であるように、
アドレス・クロックに関連するクロック・サイクル・タ
イムは、読取クロックまたは書込クロックに関連するク
ロック・サイクル・タイムと異なるものとすることがで
きる。
【００４３】書込データ情報は、書き込まれる情報の要
素であり、データ・バス上で書込データ信号として送出
することができる。読取データ情報は、読み取られる情
報の要素であり、データ・バス上で読取データ信号とし
て送出することができる。表記Ｄｘは、書込データ情報
ｘを表すのに使用され、表記Ｑｙは、読取データ情報ｙ
を表すのに使用される。信号は、アドレス信号、書込デ
ータ信号、読取データ信号、または他の信号のいずれで
あっても、要素タイム・インターバルと称する時間の
間、導体またはバスに印加することができる。そのよう
な要素タイム・インターバルを、タイミング信号を搬送
する導体またはバス上で発生するイベントと関連付ける
ことができ、そのようなイベントを、タイミング信号イ
ベントと称する場合がある。そのようなタイミング信号
の例には、クロック信号、別の信号または情報の要素か
ら導出されるタイミング信号、および、タイミングをそ
こから導出することができる他の信号が含まれる。メモ
リ・アクセス動作では、アドレス信号がアドレス・バス
に印加され始める時からそのアドレス信号に対応するデ
ータ信号がデータ・バスに印加され始める時までの時間
を、アクセス・タイム・インターバルと称することがで
きる。
【００４４】１ビット／ワイヤがｔCCごとに発生する場
合には、データ・ビット４１５が、サイクル４１４中に
送出される。２ビット／ワイヤがｔCCごとに発生する場
合には、データ・ビット４１７および４１８が、サイク
ル４１６中に送出される。４ビット／ワイヤがｔCCごと
に発生する場合には、データ・ビット４２０、４２１、
４２２、および４２３が、サイクル４１９中に送出され
る。８ビット／ワイヤがｔCCごとに発生する場合には、
データ・ビット４２５、４２６、４２７、４２８、４２
９、４３０、４３１、および４３２が、サイクル４２４
中に送出される。各ビット・ウィンドウの駆動点および
サンプル点を、使用されるドライバおよびサンプラの回
路技法に応じて、オフセット（１ビット時間すなわちｔ
CC／ＮDQまで）だけ遅らせるか進めることができること
に留意されたい。一実施形態では、固定オフセットを使
用する。駆動／サンプル点とビット・ウィンドウの間の
オフセットは、駆動コンポーネントとサンプリング・コ
ンポーネントの間で一貫性を有しなければならない。た
とえば、データがコントローラ側の適当なクロック信号
の立ち上がりエッジにサンプリングされるように、デー
タ・ウィンドウが位置決めされると仮定すると、有効な
データも回路内のその位置での対応するクロックの立ち
上がりエッジに存在すると仮定されるように、類似する
規約をメモリ・デバイスで使用しなければならない。
【００４５】１ビット／ワイヤがｔCCごとに発生する場
合には、データ・ビット４３４が、サイクル４３３中に
送出される。２ビット／ワイヤがｔCCごとに発生する場
合には、データ・ビット４３６および４３７が、サイク
ル４３５中に送出される。４ビット／ワイヤがｔCCごと
に発生する場合には、データ・ビット４３９、４４０、
４４１、および４４２が、サイクル４３８中に送出され
る。８ビット／ワイヤがｔCCごとに発生する場合には、
データ・ビット４４４、４４５、４４６、４４７、４４
８、４４９、４５０、および４５１が、サイクル４４３
中に送出される。各ビット・ウィンドウの駆動点および
サンプル点を、使用されるドライバおよびサンプラの回
路技法に応じて、オフセット（１ビット時間すなわちｔ
CC／ＮDQまで）だけ遅らせるか進めることができること
に留意されたい。一実施形態では、固定オフセットを使
用する。駆動／サンプル点とビット・ウィンドウの間の
オフセットは、駆動コンポーネントとサンプリング・コ
ンポーネントの間で一貫性を有しなければならない。上
で述べたように、特定のシステムで、あるバスの駆動点
またはサンプリング点に関連するオフセットは、システ
ム全体を通じて一貫性を有することが好ましい。
【００４６】メモリ・コンポーネントのカラム・サイク
ル・タイムは、連続するカラム・アクセス動作（読取ま
たは書込）を実行するのに必要なタイム・インターバル
を表す。図示の例では、ＡＣｌｋクロック信号、ＲＣｌ
ｋクロック信号、およびＷＣｌｋクロック信号が、カラ
ム・サイクル・タイムに等しいサイクル・タイムを有す
るものとして図示されている。当業者に明白であるよう
に、システムで使用されるクロック信号のサイクル・タ
イムは、他の実施形態では、カラム・サイクル・タイム
と異なるものとすることができる。
【００４７】その代わりに、クロックのすべてが、カラ
ム・サイクル・タイムと異なるサイクル・タイムを有す
ることができる。バス上での信号の送出または受取に適
当な速度のクロックは、分配されるクロックと合成され
たクロックの間に整数比または整数分数比がある限り、
必ず、分配されるクロックから合成することができる。
前に述べたように、必要なクロックのいずれであって
も、他のバスからの分配されるクロックのいずれかから
合成することができる。
【００４８】この説明では、タイミング図をできる限り
単純にするために、各ｔCCインターバル中に各ワイヤ上
で単一のビットがサンプリングされるか駆動されると仮
定する。しかし、各ｔCCインターバル中に各信号ワイヤ
上で送出されるビット数を、変更することができる。パ
ラメータＮACおよびＮDQは、それぞれアドレス／制御ワ
イヤおよびデータ・ワイヤの、ｔCCごとのビット数を表
す。分配されるクロックまたは合成されるクロックは、
ｔCCごとに複数のビットを駆動し、サンプリングするの
に適当なクロック・エッジを作るために逓倍される。各
ビット・ウィンドウの駆動点およびサンプル点を、使用
されるドライバおよびサンプラの回路技法に応じて、オ
フセット（１ビット時間すなわちｔCC／ＮACまたはｔCC
／ＮDQまで）だけ遅らせるか進めることができることに
留意されたい。一実施形態では、固定オフセットを使用
する。駆動／サンプル点とビット・ウィンドウの間のオ
フセットは、駆動コンポーネントとサンプリング・コン
ポーネントの間で一貫性を有しなければならない。やは
り、上で述べたように、特定のシステムで、あるバスの
駆動点またはサンプリング点に関連するオフセットは、
システム全体を通じて一貫性を有することが好ましい。
【００４９】図５は、本発明の実施形態による、アドレ
スおよび制御バス（Ａｄｄｒ／ＣｔｒｌまたはＡ
ＣS、M）上で通信される信号のタイミングを示すタイミ
ング図である。このバスには、このバスと本質的に同一
のワイヤ・パスを見るクロック信号ＡＣｌｋS、Mが付随
する。添字（Ｓ、Ｍ）は、特定のモジュールＭまたは特
定のスライスＳでのバスまたはクロック信号を示す。コ
ントローラは、スライス０になるように定義される。
【００５０】ＡＣｌｋクロック信号５０１の波形に、メ
モリ・コントローラ・コンポーネントでのＡＣｌｋクロ
ック信号のタイミングが示されている。ＡＣｌｋクロッ
ク信号５０１の立ち上がりエッジ５０２が、時刻５１０
に発生し、アドレス情報ＡＣａ ５１８の送出に関連す
る。ＡＣｌｋクロック信号５０１の立ち上がりエッジ５
０３が、時刻５１１に発生し、アドレス情報ＡＣｂ ５
１９の送出に関連する。
【００５１】ＡＣｌｋクロック信号５２０の波形に、ス
ライス１に配置されたメモリ・コンポーネントでのＡＣ
ｌｋクロック信号のタイミングが示されている。ＡＣｌ
ｋクロック信号５２０は、信号５０１からｔPD0の遅延
だけ遅れている。たとえば、信号５２０の立ち上がりエ
ッジ５２３は、信号５０１のエッジ５０２からｔPD0の
遅延だけ遅れている。アドレス情報ＡＣａ ５３７が、
信号５２０の立ち上がりエッジ５２３に関連する。アド
レス情報ＡＣｂ ５３８が、信号５２０の立ち上がりエ
ッジ５２５に関連する。
【００５２】ＡＣｌｋクロック信号５３９の波形に、ス
ライスＮSに配置されたメモリ・コンポーネントでのＡ
Ｃｌｋクロック信号のタイミングが示されている。ＡＣ
ｌｋクロック信号５３９は、信号５２０からｔPD1の遅
延だけ遅れている。たとえば、信号５３９の立ち上がり
エッジ５４１は、信号５２０のエッジ５２３からｔPD 1
の遅延だけ遅れている。アドレス情報ＡＣａ ５４８
が、信号５３９の立ち上がりエッジ５４１に関連する。
アドレス情報ＡＣｂ ５４９が、信号５３９の立ち上が
りエッジ５４２に関連する。
【００５３】クロック信号ＡＣｌｋは、カラム・サイク
ル・タイムに対応するサイクル・タイムを有するものと
して図示されている。前に述べたように、この信号は、
コントローラおよびメモリ・コンポーネントがバス上の
情報をサンプリングし、駆動するのに必要なタイミング
点を生成できるように周波数および位相が制約される限
り、より短いサイクル・タイムを有することもできる。
同様に、バスは、ｔCCインターバルごとに送出される単
一ビット／ワイヤを有するものとして図示されている。
前に述べたように、コントローラおよびメモリ・コンポ
ーネントが、バス上の情報をサンプリングし、駆動する
のに必要なタイミング点を生成できるので、各ｔCCイン
ターバルに複数のビットを転送することができる。バス
の実際の駆動点（データ信号、アドレス信号、または制
御信号もしくはこれらの組合せがバスに印加される点）
が、示されたものからのオフセット（クロックの立ち上
がりエッジおよび立ち下がりエッジに対して）を有する
ことができ、これが、コントローラおよびメモリ・コン
ポーネント内の送出回路および受取回路の設計に依存す
ることに留意されたい。一実施形態では、固定オフセッ
トを使用する。駆動／サンプル点とビット・ウィンドウ
の間のオフセットは、駆動コンポーネントとサンプリン
グ・コンポーネントの間で一貫性を有しなければならな
い。上で繰り返したように、特定のシステムで、あるバ
スの駆動点またはサンプリング点に関連するオフセット
は、システム全体を通じて一貫性を有することが好まし
い。
【００５４】図５で、クロックＡＣｌｋS、Mおよびバス
ＡＣS、Mが、コントローラから第１スライスに伝搬する
際に、ｔPD0の遅延があることに留意されたい。図示さ
れているように、ＡＣｌｋ信号５２０は、時間および空
間においてＡＣｌｋ信号５０１からシフトされている。
また、クロックＡＣｌｋS、MおよびバスＡＣS、Mが、第１
スライスから最後のスライスＮSに伝搬する際に、第２
の遅延ｔPD1があることに留意されたい。クロックおよ
びバスが、各スライスの間を進む際に、ｔPD1／（ＮS−
１）の遅延がある。この計算では、スライスの間の全般
的に等しい間隔が仮定され、そのような物理的特性がシ
ステムに存在しない場合には、遅延がこの式に従わない
ことに留意されたい。したがって、図示されているよう
に、ＡＣｌｋ信号５３９は、時間および空間においてＡ
Ｃｌｋ信号５２０からシフトされている。その結果、Ｎ
S個のメモリ・コンポーネントのそれぞれが、時間的に
わずかに異なる点で、アドレスおよび制御バスをサンプ
リングする。
【００５５】図６は、本発明の実施形態による、データ
・バス（ＤＱS、M）上で通信される信号のタイミングを
示すタイミング図である。このバスには、本質的にこの
バスと同一のワイヤ・パスを見る２つのクロック信号Ｒ
ＣｌｋS、MおよびＷＣｌｋS、Mが付随する。添字（Ｓ、
Ｍ）は、特定のモジュールＭまたは特定のスライスＳで
のバスまたはクロック信号を示す。コントローラは、モ
ジュール０になるように定義される。２つのクロック
は、反対方向に進む。ＷＣｌｋS、Mには、コントローラ
によって送出され、メモリ・コンポーネントによって受
け取られる書込データが付随する。ＲＣｌｋS、Mには、
メモリ・コンポーネントによって送出され、コントロー
ラによって受け取られる読取データが付随する。説明す
る例では、読取データ（「Ｑ」によって表される）およ
び書込データ（「Ｄ」によって表される）が、データ・
バスを同時に占有しない。他の実施形態では、同一の導
体上で搬送される複数の波形を区別でき、分解できるよ
うにする加法的シグナリングを可能にする追加回路が設
けられる場合に、こうでない場合があることに留意され
たい。
【００５６】ＷＣｌｋクロック信号６０１の波形に、メ
モリ・コントローラ・コンポーネントでのＷＣｌｋクロ
ック信号のタイミングが示されている。立ち上がりエッ
ジ６０２が、時刻６１０に発生し、モジュール０のスラ
イス１に存在する書込データ情報Ｄａ ６１８に関連す
る。立ち上がりエッジ６０７が、時刻６１５に発生し、
モジュール０のスライス１に存在する書込データ情報Ｄ
ｄ ６２１に関連する。立ち上がりエッジ６０８が、時
刻６１６に発生し、モジュール０のスライス１に存在す
る書込データＤｅ６２２に関連する。
【００５７】ＲＣｌｋクロック信号６２３の波形に、メ
モリ・コントローラ・コンポーネント（モジュール０）
でのＲＣｌｋクロック信号のタイミングが示されてい
る。立ち上がりエッジ６２６が、メモリ・コントローラ
・コンポーネント（モジュール０のスライス１）に存在
する読取データ情報Ｑｂ ６１９に関連する。立ち上が
りエッジが、メモリ・コントローラ・コンポーネント
（モジュール０のスライス１）に存在する読取データ情
報Ｑｃ ６２０に関連する。
【００５８】ＷＣｌｋクロック信号６３２の波形に、モ
ジュール１のスライス１にあるメモリ・コンポーネント
でのＷＣｌｋクロック信号のタイミングが示されてい
る。立ち上がりエッジ６３５が、モジュール１のスライ
ス１に存在する書込データ情報Ｄａ ６４９に関連す
る。立ち上がりエッジ６４５が、モジュール１のスライ
ス１に存在する書込データ情報Ｄｄ ６５２に関連す
る。立ち上がりエッジ６４７が、モジュール１のスライ
ス１に存在する書込データ情報Ｄｅ ６５３に関連す
る。
【００５９】ＲＣｌｋクロック信号６５４の波形に、モ
ジュール１のスライス１のメモリ・コンポーネントでの
ＲＣｌｋクロック信号のタイミングが示されている。立
ち上がりエッジ６５８が、モジュール１のスライス１に
存在する読取データ情報Ｑｂ６５０に関連する。立ち上
がりエッジ６６０が、モジュール１のスライス１に存在
する読取データ情報Ｑｃ ６５１に関連する。
【００６０】クロック信号は、ｔCCに対応するサイクル
・タイムを有するものとして図示されている。前に述べ
たように、クロック信号は、コントローラおよびメモリ
・コンポーネントがバス上の情報をサンプリングし、駆
動するのに必要なタイミング点を生成できるように周波
数および位相が制約される限り、より短いサイクル・タ
イムを有することもできる。同様に、バスは、単一ビッ
ト／ワイヤを有するものとして図示されている。前に述
べたように、コントローラおよびメモリ・コンポーネン
トが、バス上の情報をサンプリングし、駆動するのに必
要なタイミング点を生成できるので、各ｔCCインターバ
ルに複数のビットを転送することができる。バスの実際
の駆動点が、示されたものからのオフセット（クロック
の立ち上がりエッジおよび立ち下がりエッジに対して）
を有することができ、これが、コントローラおよびメモ
リ・コンポーネント内の送出回路および受取回路の設計
に依存することに留意されたい。一実施形態では、固定
オフセットを使用する。駆動／サンプル点とビット・ウ
ィンドウの間のオフセットは、駆動コンポーネントとサ
ンプリング・コンポーネントの間で一貫性を有しなけれ
ばならない。
【００６１】図６では、クロックＷＣｌｋS、Mおよびバ
スＤＱS、M（書込データを有する）が、コントローラか
ら第１モジュールのスライスまで伝搬する際に、遅延ｔ
PD2があることに留意されたい。したがって、ＷＣｌｋ
クロック信号６３２は、時間および空間においてＷＣｌ
ｋクロック信号６０１からシフトされている。また、ク
ロックＲＣｌｋS、MおよびバスＤＱS、M（読取データを有
する）が、第１モジュールのスライスからコントローラ
まで伝搬する際に、ほぼ等しい遅延ｔPD2があることに
留意されたい。したがって、ＲＣｌｋクロック信号６２
３は、時間および空間においてＲＣｌｋクロック信号６
５４からシフトされている。
【００６２】その結果、コントローラおよびメモリ・コ
ンポーネントは、書込データと読取データを同時に駆動
することを試みなくなるように、その送出ロジックを調
整されなければならない。図６の例には、書込−読取−
読取−書込−書込転送があるシーケンスが示されてい
る。読取−読取転送および書込−書込転送は、連続する
ｔCCインターバールに行うことができることがわかる。
というのは、両方のインターバルでデータが同一方向に
進むからである。しかし、書込−読取転送および読取−
書込転送では、ギャップ（バブル）を挿入し、その結
果、ドライバが、前のインターバールに駆動されたデー
タがもはやバス上にない（バス・ワイヤのいずれかの端
の終端コンポーネントによって吸収された）時に限って
ターン・オンするようにする。
【００６３】図６では、読取クロックＲＣｌｋS、Mおよ
び書込クロックＷＣｌｋS、Mが、各メモリ・コンポーネ
ントで同相である（しかし、各メモリ・コンポーネント
でのこれらのクロックの相対位相は、他のメモリ・コン
ポーネントと異なる。これは、後で、システム全体のタ
イミングを述べる時に示す）。この位相一致の選択が、
使用することができた複数の可能な代替案の１つである
ことに留意されたい。他の代替案のいくつかを、後で説
明する。
【００６４】各メモリ・コンポーネント（スライス）で
読取クロックと書込クロックを一致させた結果として、
メモリ・コンポーネントで（図６の最下部）、読取デー
タＱｂ ６５０を有するｔCCインターバルが、書込デー
タＤａ ６４９を有するｔCCインターバルの直後に続く
ように見えるが、コントローラでは（図６の最上部）、
読取データ・インターバルＱｂ ６１９と書込データ・
インターバルＤａ ６１８の間に２×ｔPD2のギャップ
がある。コントローラでは、読取データＱｃ６２０と書
込データＤｄ ６２１の間に、（２×ｔCC−２×
ｔPD2）の第２のギャップがある。読取データＱｃ ６
５１と書込データＤｄ ６２１の間に、（２×ｔCC）の
ギャップがある。メモリ・コンポーネントとコントロー
ラでのギャップの合計が、２×ｔCCになることに留意さ
れたい。
【００６５】次に、システム全体のタイミングを説明す
る。例のシステムでは、各メモリ・コンポーネントでＡ
ＣｌｋS、Mクロック、ＲＣｌｋS、Mクロック、およびＷＣ
ｌｋ S、Mクロックの位相を整列させる（スライス番号
は、１からＮSまで変化し、モジュール番号は、１に固
定される）。これは、各メモリ・コンポーネントが、単
一のクロック・ドメイン内で動作でき、ドメイン・クロ
ッシングの問題が回避されるという利益を有する。アド
レスおよび制御クロックＡＣｌｋS、Mが、各メモリ・コ
ンポーネントを通って流れるので、各メモリ・スライス
のクロック・ドメインは、隣接するスライスからわずか
にオフセットする。この位相設定決定のコストは、コン
トローラが、各スライスの読取クロックおよび書込クロ
ックを異なる位相値に調整しなければならないことであ
る。これは、コントローラ内に１＋（２×ＮS）個のク
ロック・ドメインがあり、これらのドメインの間のクロ
ッシングが、効率的に非常に重要になることを意味す
る。他の位相制約が、可能であり、後で説明する。
【００６６】図７は、本発明の実施形態による、メモリ
・コントローラ・コンポーネントでのシステム・タイミ
ングを示すタイミング図である。前と同様に、コントロ
ーラは、制御およびアドレス・バスＡＣｌｋS0、M1上
で、動作の書込−読取−読取−書込シーケンスを送る。
Ｄａ書込データ情報が、ＷＣｌｋS1、M0バスおよびＷＣ
ｌｋSNs、M0バス上で送られ、その結果、Ｄａ書込データ
情報が、アドレスおよび制御情報ＡＣａの１サイクル後
に各スライスのメモリ・コンポーネントに達することが
好ましい。これは、ＷＣｌｋS1、M0クロックの位相を、
ＡＣｌｋS0、M1クロックの位相に対して全般的に（ｔPD0
−ｔPD2）と同等にする（正は遅れ、負は進みを意味す
る）ことによって行われる。これによって、これらが、
第１モジュールの第１スライスのメモリ・コンポーネン
トで同相になる。同様に、ＷＣｌｋSN s、M0クロックの位
相は、ＡＣｌｋS0、M1クロックの位相に対して全般的に
（ｔPD0＋ｔPD1−ｔPD2）と同等になるように調整され
る。伝搬遅延を近似するためのクロックの位相調節を、
所望の調整からわずかに異なるものとしながら、成功裡
のシステム動作を可能にするように、ある許容範囲がシ
ステムに組み込まれることが好ましいことに留意された
い。
【００６７】類似する形で、ＲＣｌｋS1、M0クロックの
位相を、ＡＣｌｋS0、M1クロックの位相に対して、全般
的に（ｔPD0＋ｔPD2）と同等になるように調整する。こ
れによって、これらのクロックが、第１モジュールの最
終スライスのメモリ・コンポーネントで同相になる。同
様に、ＲＣｌｋSNs、M0クロックの位相を、ＡＣｌｋS0、M
1クロックの位相に対して式（ｔPD0＋ｔPD1＋ｔPD2）に
従って調整して、ＲＣｌｋSNs、M0クロックおよびＡＣｌ
ｋS0、M1クロックが、第１モジュールの最終スライスの
メモリ・コンポーネントで同相になるようにする。
【００６８】ＡＣｌｋクロック信号７０１の波形に、ス
ライス０にあるものと示されたメモリ・コントローラ・
コンポーネントでのＡＣｌｋクロック信号が示されてい
る。立ち上がりエッジ７０２が、時刻７１０に発生し、
スライス０に存在するアドレス情報ＡＣａ ７１８に関
連する。立ち上がりエッジ７０３が、時刻７１１に発生
し、スライス０に存在するアドレス情報ＡＣｂ ７１９
に関連する。立ち上がりエッジ７０４が、時刻７１２に
発生し、スライス０に存在するアドレス情報ＡＣｃ ７
２０に関連する。立ち上がりエッジ７０７が、時刻７１
５に発生し、スライス０に存在するアドレス情報ＡＣｄ
７２１に関連する。
【００６９】ＷＣｌｋクロック信号７２２の波形に、Ｗ
Ｃｌｋクロック信号がモジュール０のメモリ・コントロ
ーラ・コンポーネントに存在する時のスライス１のメモ
リ・コンポーネントのＷＣｌｋクロック信号が示されて
いる。立ち上がりエッジ７２４が、時刻７１１に発生
し、存在する書込データ情報Ｄａ ７３０に関連する。
立ち上がりエッジ７２９が、時刻７１６に発生し、存在
する書込データ情報Ｄｄ７３３に関連する。
【００７０】ＲＣｌｋクロック信号７３４の波形に、Ｒ
Ｃｌｋクロック信号がモジュール０のメモリ・コントロ
ーラ・コンポーネントに存在する時のスライス１のメモ
リ・コンポーネントのＲＣｌｋクロック信号が示されて
いる。立ち上がりエッジ７３７が、存在する読取データ
情報Ｑｂ ７３１に関連する。立ち上がりエッジ７３８
が、存在する読取データ情報Ｑｃ ７３２に関連する。
【００７１】ＷＣｌｋクロック信号７４１の波形に、Ｗ
Ｃｌｋクロック信号がモジュール０のメモリ・コントロ
ーラ・コンポーネントに存在する時のスライスＮSのメ
モリ・コンポーネントのＷＣｌｋクロック信号が示され
ている。書込データ情報Ｄａ７５６が、信号７４１のエ
ッジ７４４に関連する。書込データ情報Ｄｄ ７５９
が、信号７４１のエッジ７５４に関連する。
【００７２】ＲＣｌｋクロック信号７６０の波形に、Ｒ
Ｃｌｋクロック信号がモジュール０のメモリ・コントロ
ーラ・コンポーネントに存在する時のスライスＮSのメ
モリ・コンポーネントのＲＣｌｋクロック信号が示され
ている。読取データ情報Ｑｂ７５７が、信号７６０のエ
ッジ７６４に関連する。読取データ情報Ｑｃ ７５８
が、信号７６０のエッジ７６６に関連する。
【００７３】図８は、本発明の実施形態による、ランク
１のスライス１のメモリ・コンポーネントでのクロック
ＡＣｌｋS1、M1、ＷＣｌｋS1、M1、およびＲＣｌｋS1、M1
の整列を示すタイミング図である。３つのクロックのす
べてが、コントローラで作られるＡＣｌｋS0、M1クロッ
クに対してｔPD0だけ遅れている。
【００７４】ＡＣｌｋクロック信号８０１の波形に、モ
ジュール１のスライス１にあるメモリ・コンポーネント
のＡＣｌｋクロック信号が示されている。アドレス情報
ＡＣａ ８２２が、信号８０１のエッジ８０２に関連す
る。アドレス情報ＡＣｂ ８２３が、信号８０１のエッ
ジ８０４に関連する。アドレス情報ＡＣｃ ８２４が、
信号８０１のエッジ８０６に関連する。アドレス情報Ａ
Ｃｄ ８２５が、信号８０１のエッジ８１２に関連す
る。
【００７５】ＷＣｌｋクロック信号８２６の波形に、モ
ジュール１のスライス１にあるメモリ・コンポーネント
のＷＣｌｋクロック信号が示されている。書込データ情
報Ｄａ ８４１が、信号８２６のエッジ８２９に関連す
る。書込データ情報Ｄｄ ８４４が、信号８２６のエッ
ジ８３９に関連する。
【００７６】ＲＣｌｋクロック信号８４５の波形に、モ
ジュール１のスライス１にあるメモリ・コンポーネント
のＲＣｌｋクロック信号が示されている。読取データ情
報Ｑｂ ８４２が、信号８４５のエッジ８５０に関連す
る。読取データ情報Ｑｃ ８４３が、信号８４５のエッ
ジ８５２に関連する。
【００７７】図９は、本発明の実施形態による、モジュ
ール１のランク１のスライスＮSのメモリ・コンポーネ
ントでのクロックＡＣｌｋSNs、M1、ＷＣｌｋSNs、M1、お
よびＲＣｌｋSNs、M1の整列を示すタイミング図である。
３つのクロックのすべてが、コントローラで作られるＡ
ＣｌｋS0、M1クロックに対して（ｔPD0＋ｔPD1）だけ遅
れている。
【００７８】ＡＣｌｋクロック信号９０１の波形に、モ
ジュール１のスライスＮSにあるメモリ・コンポーネン
トのＡＣｌｋクロック信号が示されている。信号９０１
の立ち上がりエッジ９０２が、アドレス情報ＡＣａ ９
１７に関連する。信号９０１の立ち上がりエッジ９０３
が、アドレス情報ＡＣｂに関連する。信号９０１の立ち
上がりエッジ９０４が、アドレス情報ＡＣｃ ９１９に
関連する。信号９０１の立ち上がりエッジ９０７が、ア
ドレス情報ＡＣｄ ９２０に関連する。
【００７９】ＷＣｌｋクロック信号９２１の波形に、モ
ジュール１のスライスＮSにあるメモリ・コンポーネン
トのＷＣｌｋクロック信号が示されている。信号９２１
の立ち上がりエッジ９２３が、書込データ情報Ｄａ ９
３７に関連する。信号９２１の立ち上がりエッジ９２８
が、書込データ情報Ｄｄ ９４０に関連する。
【００８０】ＲＣｌｋクロック信号９２９の波形に、モ
ジュール１のスライスＮSにあるメモリ・コンポーネン
トのＲＣｌｋクロック信号が示されている。信号９２９
の立ち上がりエッジ９３２が、読取データ情報Ｑｂ ９
３８に関連する。信号９２９の立ち上がりエッジ９３３
が、読取データ情報Ｑｃ ９３９に関連する。
【００８１】図８および９の両方で、各メモリ・コンポ
ーネントから見た時の、アドレス／制御情報（たとえば
図９のＡＣａ ９１７）とそれに付随する読取情報また
は書込情報（この例では図９のＤａ ９３７）との間に
１つのｔCCサイクル遅延があることに留意されたい。こ
れは、他のトポロジの場合に異なる可能性がある、すな
わち、より長いアクセス遅延がある可能性がある。一般
に、メモリ・コンポーネントでの書込動作のアクセス遅
延は、データ・バスの使用率を最大にするために、読取
動作に関するアクセス遅延と等しいか、ほぼ等しくしな
ければならない。
【００８２】図１０から１８に、図５から９に示された
ものとほとんど同一のアドレスおよびデータのタイミン
グ関係を使用する例示的システムの詳細を示す。具体的
に言うと、３つのクロックのすべてが、各メモリ・コン
ポーネントで同相である。しかし、この例のシステム
は、前の説明に対する複数の相違を有する。第１に、２
ビット／ワイヤが、ｔCCインターバルごとにＡＣバス
（アドレス／制御バスまたは単にアドレス・バス）に印
加される。第２に、８ビット／ワイヤが、ｔCCインター
バルごとにＤＱバスに印加される。第３に、クロック信
号は、ＡＣバスに付随するが、ＤＱバスの読取クロック
および書込クロックは、ＡＣバスのクロックから合成さ
れる。
【００８３】図１０は、本発明の実施形態による、図１
に示されたものなどのメモリ・システムの１つのメモリ
・ランク（メモリ・コンポーネントの１つまたは複数の
スライス）のさらなる詳細を示すブロック図である。こ
のランクを構成するメモリ・コンポーネントの内部ブロ
ックは、外部のＡＣバスまたはＤＱバスに接続される。
これらの外部バス上の直列化されたデータは、内部バス
上の並列形式との間で変換され、内部バスは、メモリ・
コア（システムの情報を保持するのに使用されるストレ
ージ・セルのアレイ）に接続される。図１０に、メモリ
・ランクに接続されたすべてで３２ビットのＤＱバスが
示されていることに留意されたい。これらの３２ビット
は、複数の等しいサイズのスライスに分割され、バスの
各スライスが、１つのメモリ・コンポーネントにルーテ
ィングされる。したがって、スライスは、ＤＱバスのう
ちで別々のメモリ・コンポーネントにルーティングされ
る部分に基づいて定義される。図１０に示された例で
は、特定の例のシステムの３２データ・ビットの組全体
をサポートするメモリ・コンポーネントまたはメモリ・
デバイスが示されている。他の実施形態では、そのよう
なシステムに、２つのメモリ・デバイスを含めることが
でき、各メモリ・デバイスが、３２データ・ビットの半
分をサポートする。したがって、これらのメモリ・デバ
イスのそれぞれに、データ・バス全体のうちでそのデバ
イスが責任を負う部分を各デバイスが個別にサポートで
きるようにする、適当なデータ送出ブロック、データ受
取ブロック、およびメモリ・コアの分配が含まれる。デ
ータ・ビットの数は、３２である必要はなく、変更でき
ることに留意されたい。
【００８４】ＡＣｌｋ信号は、ＡＣバスに付随するクロ
ックである。これは、受け取られ、メモリ・コンポーネ
ントによって生成されるすべてのクロック信号の周波数
および位相の基準として使用される。他のクロックは、
ＣｌｋＭ２、ＣｌｋＭ８、およびＣｌｋＭである。これ
らは、それぞれ、ＡＣｌｋの周波数の２倍、８倍、およ
び１倍である。すべてのクロックの立ち上がりエッジ
が、整列される（位相オフセットなし）。周波数および
位相の調整は、通常は、あるタイプのフェーズ・ロック
・ループ（ＰＬＬ）回路を用いて行われるが、他の技法
を使用することもできる。さまざまな異なる適当なＰＬ
Ｌ回路が、当技術分野で周知である。フィードバック・
ループに、さまざまなクロックを受取ブロックおよび送
出ブロックならびにメモリ・コアに分配するのに必要な
クロック・ドライバのスキューが含まれる。メモリ・コ
アはＣｌｋＭドメインで動作すると仮定する。
【００８５】メモリ・コンポーネント１１６に、メモリ
・コア１００１、ＰＬＬ １００２、ＰＬＬ １００
３、およびＰＬＬ １００４が含まれる。ＡＣｌｋクロ
ック信号１０９が、バッファ１０１５によって受け取ら
れ、バッファ１０１５は、クロック信号１０１９をＰＬ
Ｌ １００２、１００３、および１００４に供給する。
さまざまなＰＬＬ設計が、当技術分野で周知であるが、
本明細書に記載の例の実施形態で実施されるいくつかの
ＰＬＬは、所望の特定の機能性を可能にするために、多
少のカスタマイズを必要とする。したがって、本明細書
で説明するいくつかの実施形態では、ＰＬＬ内のさまざ
まなブロックの特定の動作を、さらに詳細に説明する。
したがって、本明細書で説明する例の実施形態に含まれ
るＰＬＬ構造のいくつかが、極端に詳細には説明されな
いが、そのようなＰＬＬによって達成される全般的な目
的が、当業者に周知のさまざまな回路を介して容易に認
識可能であることは、当業者に明白である。ＰＬＬ １
００２には、位相比較器および電圧制御発振器（ＶＣ
Ｏ）１００５が含まれる。ＰＬＬ １００２は、クロッ
ク信号ＣｌｋＭ １０２４を、メモリ・コア１００１、
アドレス／制御受取ブロック２０４、データ受取ブロッ
ク２０５、およびデータ送出ブロック２０６に供給す
る。
【００８６】ＰＬＬ １００３には、プリスケーラ１０
０９、位相比較器およびＶＣＯ １０１０、および分周
器１０１１が含まれる。プリスケーラ１００９は、周波
数分周器（分周器１０１１を実装するのに使用されるも
のなど）として実装することができ、周波数分周の必要
がない補償用遅延を供給する。プリスケーラ１００９
は、信号１０２１を位相比較器およびＶＣＯ １０１０
に供給する。ＶＣＯ １０１０内の位相比較器は、２つ
の入力と１つの出力を有する三角形として表されてい
る。位相比較器１０１０の機能性は、その入力の１つで
あるフィードバック信号１０２３の位相が基準信号１０
２１に対して全般的に位相整列されることを保証する出
力信号を作るように構成されることが好ましい。この規
約は、本明細書で説明する他のＰＬＬに含まれる類似す
る構造に適用可能であることが好ましい。分周器１０１
１は、フィードバック信号１０２３を位相比較器および
ＶＣＯ１０１０に供給する。ＰＬＬ １００３は、クロ
ック信号ＣｌｋＭ２ １０２５をアドレス／制御受取ブ
ロック２０４に供給する。
【００８７】ＰＬＬ １００４には、プリスケーラ１０
０６、位相比較器およびＶＣＯ １００７、および分周
器１００８が含まれる。プリスケーラ１００６は、周波
数分周器（分周器１０１１を実装するのに使用されるも
のなど）として実装することができ、周波数分周の必要
がない補償用遅延を供給する。プリスケーラ１００６
は、信号１０２０を位相比較器およびＶＣＯ １００７
に供給する。分周器１００８は、フィードバック信号１
０２２を位相比較器およびＶＣＯ １００７に供給す
る。ＰＬＬ １００４は、クロック信号ＣｌｋＭ８ １
０２６をデータ受取ブロック２０５およびデータ送出ブ
ロック２０６に供給する。
【００８８】アドレス・バス１０７は、バッファ１０１
２を介して、結合１０１６を介してアドレス／制御受取
ブロック２０４に結合される。データ送出ブロック２０
６のデータ出力１０１８は、バッファ１０１４を介して
データ・バス１０８に結合される。データ・バス１０８
は、バッファ１０１３を介してデータ受取ブロック２０
５のデータ入力１０１７に結合される。
【００８９】アドレス／制御受取ブロック２０４は、内
部アドレス・バス１０２７を介してメモリ・コア１００
１にアドレス情報を供給する。データ受取ブロック２０
５は、内部書込データ・バス１０２８を介してメモリ・
コア１００１に書込データを供給する。メモリ・コア１
００１は、内部読取データ・バス１０２９を介してデー
タ送出ブロック２０６に読取データを供給する。
【００９０】図１１は、本発明の実施形態による、図１
０の受取ブロックおよび送出ブロックで使用されるロジ
ックを示すブロック図である。この図では、わかりやす
くするために、各バスの１ビットだけに関する要素が図
示されている。そのような要素が、バスのビットごとに
複製される場合があることを理解されたい。
【００９１】アドレス／制御受取ブロック２０４に、レ
ジスタ１１０１、１１０２、および１１０３が含まれ
る。アドレス・バス導体１０１６が、レジスタ１１０１
および１１０２に結合され、レジスタ１１０１および１
１０２は、一緒にシフト・レジスタを形成し、ＣｌｋＭ
２クロック信号１０２５によってクロッキングされ、そ
れぞれ結合１１０４および１１０５を介してレジスタ１
１０３に結合される。レジスタ１１０３は、ＣｌｋＭク
ロック信号１０２４によってクロッキングされ、内部ア
ドレス・バス１０２７にアドレス／制御情報を供給す
る。図１１のレジスタ１１０１および１１０２の表現
は、これらがシフト・レジスタを形成し、１サイクル中
にレジスタ１１０１に入るデータが、後続サイクル中に
レジスタ１１０１に新しいデータが入る時にレジスタ１
１０２に転送されることを意味すると理解されることが
好ましい。図１１に示された特定の実施形態では、デー
タの移動が、クロック信号ＣｌｋＭ２ １０２５によっ
て制御される。クロックＣｌｋＭ２ １０２５が、クロ
ックＣｌｋＭ １０２４の周波数の２倍で動作する場合
に、受取ブロック２０４は、一般に、直列−並列シフト
・レジスタとして動作し、２つの連続する直列ビット
が、信号線ＲＡＣ １０２７に出力される前に、一緒に
２ビット並列フォーマットにグループ化される。したが
って、図で、複数のレジスタが類似する構成で一緒にグ
ループ化される他の類似する表現は、レジスタによって
形成されるパスに沿って直列にデータをシフトできるよ
うにするのに必要な相互接続を含むと理解されることが
好ましい。例には、送出ブロック２０６に含まれるレジ
スタ１１２３から１１３０と、受取ブロック２０５に含
まれるレジスタ１１０６から１１１３が含まれる。その
結果、入力１０１６の直列情報が、出力１０２７で並列
形式に変換される。
【００９２】データ受取ブロック２０５に、レジスタ１
１０６、１１０７、１１０８、１１０９、１１１０、１
１１１、１１１２、１１１３、および１１１４が含まれ
る。データ入力１０１７は、レジスタ１１０６、１１０
７、１１０８、１１０９、１１１０、１１１１、１１１
２、および１１１３に結合され、これらのレジスタは、
ＣｌｋＭ８クロック信号１０２６によってクロッキング
され、それぞれ結合１１１５、１１１６、１１１７、１
１１８、１１１９、１１２０、１１２１、および１１２
２を介してレジスタ１１１４に結合される。レジスタ１
１１４は、ＣｌｋＭクロック信号１０２４によってクロ
ッキングされ、書込データを内部書込データ・バス１０
２８に供給する。その結果、入力１０１７の直列情報
が、出力１０２８の並列形式に変換される。
【００９３】データ送出ブロック２０６に、レジスタ１
１２３、１１２４、１１２５、１１２６、１１２７、１
１２８、１１２９、１１３０、および１１３１が含まれ
る。内部読取データ・バス１０２９からの読取データ
が、レジスタ１１３１に供給され、レジスタ１１３１
は、ＣｌｋＭクロック１０２４によってクロッキングさ
れ、結合１１３２、１１３３、１１３４、１１３５、１
１３６、１１３７、１１３８、および１１３９を介して
レジスタ１１２３、１１２４、１１２５、１１２６、１
１２７、１１２８、１１２９、および１１３０に結合さ
れる。レジスタ１１２３、１１２４、１１２５、１１２
６、１１２７、１１２８、１１２９、および１１３０
は、ＣｌｋＭ８クロック１０２６によってクロッキング
され、データ出力１０１８を供給する。その結果、入力
１０２９の並列情報が、出力１０１８の直列形式に変換
される。
【００９４】図示されているのは、アドレス／制御デー
タおよび書込データをサンプリングし、読取データを駆
動するのに必要なレジスタ要素である。この例では、各
ｔCCインターバルにアドレス／制御（ＡＣ［ｉ］）ワイ
ヤごとに２ビットが転送されることと、各ｔCCインター
バルに読取データ（Ｑ［ｉ］）ワイヤまたは書込データ
（Ｄ［ｉ］）ワイヤごとに８ビットが転送されることが
仮定されている。プライマリ・クロックＣｌｋＭ（ｔCC
のサイクル・タイムを有する）のほかに、生成される２
つの他の整列されるクロックがある。ＣｌｋＭ２（ｔCC
／２のサイクル・タイムを有する）と、ＣｌｋＭ８（ｔ
CC／８のサイクル・タイムを有する）がある。これらの
より高周波数のクロックによって、情報が、メモリ・コ
ンポーネントへシフト・インされるか、メモリ・コンポ
ーネントからシフト・アウトされる。各ｔCCインターバ
ルに１回、直列データが、ＣｌｋＭによってクロッキン
グされる並列レジスタとの間で転送される。
【００９５】ＣｌｋＭ２クロックおよびＣｌｋＭ８クロ
ックが、ＣｌｋＭクロックに対して周波数および位相を
ロックされることに留意されたい。この２つのより高周
波数のクロックの正確な位相整列は、ドライバ・ロジッ
クおよびサンプラ・ロジックの回路実施形態に依存す
る。ドライバ遅延またはサンプラ遅延を考慮に入れるた
めにわずかなオフセットがある場合がある。ＣｌｋＭク
ロックに対するＡＣバスおよびＤＱバスのビット有効ウ
ィンドウの正確な位置を考慮に入れるためにわずかなオ
フセットがある場合もある。
【００９６】メモリ・コンポーネント内で、ＣｌｋＭ２
クロックまたはＣｌｋＭ８クロックを、それぞれｔCCの
サイクル・タイムを有するが、ｔCCインターバル全体に
またがって等しい増分の位相のオフセットを有する２ク
ロックまたは８クロックに置換できることにも留意され
たい。送出ブロック２０４内のレジスタ１１０１から１
１０２、送出ブロック２０６内のレジスタ１１２３から
１１３０、受取ブロック２０５内のレジスタ１１０６か
ら１１１３を含む直列レジスタが、２個または８個のレ
ジスタのブロックによって置換され、各レジスタに、異
なるクロック信号がロードされ、その結果、ＡＣバスお
よびＤＱバスのビット・ウィンドウが、正しくサンプリ
ングされるか駆動されるようになる。たとえば、送出ブ
ロック２０４では、２つの個別のレジスタが含まれ、一
方のレジスタが、特定の位相を有する第１クロック信号
によってクロッキングされ、第２のレジスタが、異なる
位相を有する異なるクロック信号によってクロッキング
され、この２つのクロック信号の間の位相関係は、上で
詳細に説明したものと同等の直列−並列変換を達成でき
るものであると理解される。もう１つの可能性は、エッ
ジ・センシティブ・ストレージ要素（レジスタ）ではな
くレベル・センシティブ・ストレージ要素（ラッチ）を
使用し、その結果、クロック信号の立ち上がりエッジと
立ち下がりエッジが、異なるストレージ要素のロードを
引き起こすようにすることである。
【００９７】直列化を実施する方法に無関係に、各ワイ
ヤ上でｔCCインターバルごとに複数のビット・ウィンド
ウがあり、これらのビット・ウィンドウを正しく駆動
し、サンプリングするために、ｔCCインターバルごとに
複数のクロック・エッジが、メモリ・コンポーネント内
で作成される。
【００９８】図１２は、本発明の実施形態による、図１
に示されたものなどのメモリ・システムのメモリ・コン
トローラ・コンポーネントの詳細を示すブロック図であ
る。メモリ・コントローラ・コンポーネント１０２に、
ＰＬＬ １２０２、１２０３、１２０４、および１２０
５と、アドレス／制御送出ブロック２０１と、データ送
出ブロック２０２と、データ受取ブロック２０３と、コ
ントローラ・ロジック・コア１２３４が含まれる。ＰＬ
Ｌ １２０２に、位相比較器およびＶＣＯ １２０６が
含まれる。ＰＬＬ １２０２は、ＣｌｋＩｎクロック信
号１２０１を受け取り、コントローラ・ロジック・コア
１２３４およびバッファ１２２４にＣｌｋＣクロック信
号１２１５を供給し、バッファ１２２４は、ＡＣｌｋク
ロック信号１０９を出力する。
【００９９】ＰＬＬ １２０３に、プリスケーラ１２０
７、位相比較器およびＶＣＯ １２０８、および分周器
１２０９が含まれる。プリスケーラ１２０７は、周波数
分周器として実装することができ、周波数分周の必要が
ない補償用遅延を供給する。プリスケーラ１２０７は、
ＣｌｋＩｎクロック信号１２０１を受け取り、位相比較
器およびＶＣＯ １２０８に信号１２１６を供給する。
分周器１２０９は、フィードバック信号１２１８を位相
比較器およびＶＣＯ １２０８に供給し、位相比較器お
よびＶＣＯ １２０８は、ＣｌｋＣ２クロック出力１２
１７をアドレス／制御送出ブロック２０１に供給する。
【０１００】ＰＬＬ １２０４に、位相比較器およびＶ
ＣＯ １２１０、ダミー位相オフセット・セレクタ１２
１２、および分周器１２１１が含まれる。ダミー位相オ
フセット・セレクタ１２１２は、ある量の遅延を挿入し
て、位相オフセット・セレクタに固有の遅延を模倣し、
信号１２２０を分周器１２１１に供給し、分周器１２１
１は、フィードバック信号１２２１を位相比較器および
ＶＣＯ １２１０に供給する。位相比較器およびＶＣＯ
１２１０は、ＣｌｋＩｎクロック入力１２０１を受け
取り、データ送出ブロック２０２およびデータ受取ブロ
ック２０３にＣｌｋＣ８クロック出力１２１９を供給す
る。
【０１０１】ＰＬＬ １２０５に、位相シフト回路１２
１４と位相比較器およびＶＣＯ １２１３が含まれる。
位相シフト回路１２１４は、位相比較器およびＶＣＯ
１２１３にフィードバック信号１２２３を供給する。位
相比較器およびＶＣＯ １２１３は、ＣｌｋＩｎクロッ
ク信号１２０１を受け取り、データ送出ブロック２０２
およびデータ受取ブロック２０３にＣｌｋＣＤクロック
信号１２２２を供給する。
【０１０２】コントローラ・ロジック・コア１２３４
は、データ送出ブロック２０２にＴＰｈＳｈＢ信号１２
３５およびＴＰｈＳｈＡ信号１２３６を供給する。コン
トローラ・ロジック・コア１２３４は、データ受取ブロ
ック２０３にＲＰｈＳｈＢ信号１２３７およびＲＰｈＳ
ｈＡ信号１２３８を供給する。コントローラ・ロジック
・コア１２３４は、データ送出ブロック２０２およびデ
ータ受取ブロック２０３に、ＬｏａｄＳｋｉｐ信号１２
３９を供給する。コントローラ・ロジック・コア１２３
４に、ＰｈＳｈＣブロック１２４０が含まれる。コント
ローラ・ロジック・コア１２３４の機能性は、図１７に
関して下でさらに詳細に説明する。
【０１０３】コントローラ・ロジック・コア１２３４
は、内部アドレス・バス１２３１を介してアドレス／制
御送出ブロック２０１にアドレス／制御情報を供給す
る。コントローラ・ロジック・コア１２３４は、内部書
込データ・バス１２３２を介してデータ送出ブロック２
０２に書込データを供給する。コントローラ・ロジック
・コア１２３４は、内部読取データ・バス１２３３を介
してデータ受取ブロック２０３から読取データを受け取
る。
【０１０４】アドレス／制御送出ブロック２０１は、出
力１２２８を介してバッファ１２２５に結合され、バッ
ファ１２２５は、ＡＣバス１０７を駆動する。データ送
出ブロック２０２は、バッファ１２２６に出力１２２９
を供給し、バッファ１２２６は、ＤＱバス１０８を駆動
する。バッファ１２２７は、ＤＱバス１０８を、データ
受取ブロック２０３の入力１２３０に結合する。
【０１０５】アドレス／制御送出ブロック２０１のそれ
ぞれが、ＡＣバスに接続され、ブロック２０２および２
０３のそれぞれが、ＤＱバスに接続される。これらの外
部バス上の直列化されたデータは、コントローラ・ロジ
ックの残りに接続される並列形式の内部バスの間で変換
される。コントローラの残りはＣｌｋＣクロック・ドメ
インで動作すると仮定する。
【０１０６】図示の実施形態では、ＣｌｋＩｎ信号が、
メモリ・サブシステム全体のマスタ・クロックである。
これは、受け取られ、コントローラによって使用される
すべてのクロック信号の周波数および位相の基準として
使用される。他のクロックは、ＣｌｋＣ２、ＣｌｋＣ
８、ＣｌｋＣ、およびＣｌｋＣＤである。これらは、そ
れぞれＣｌｋＩｎの周波数の２倍、８倍、１倍、および
１倍である。ＣｌｋＣは、ＣｌｋＩｎに対する位相オフ
セットがなく、ＣｌｋＣＤは、９０°遅れている。Ｃｌ
ｋＣ２は、１つおきの立ち上がりエッジを、ＣｌｋＩｎ
の立ち上がりエッジに整列される。
【０１０７】８つおきのＣｌｋＣ８立ち上がりエッジ
が、周波数分周器と送出ブロックおよび受取ブロックの
位相オフセット・セレクタとの遅延を補償するオフセッ
トを除いて、ＣｌｋＩｎの立ち上がりエッジに整列され
る。ＣｌｋＣ８信号に対して位相シフトされる「Ｎ」個
の追加のＣｌｋＣ８信号（ＣｌｋＣ８［Ｎ：１］）があ
る。これらの他のＣｌｋＣ８位相は、メモリ・コンポー
ネントとの通信に必要な送出クロック・ドメインおよび
受取クロック・ドメインを合成するのに使用される。
【０１０８】周波数および位相の調整は、通常は、ある
タイプのフェーズ・ロック・ループ（ＰＬＬ）回路を用
いて行われるが、他の技法を使用することもできる。Ｐ
ＬＬ回路のフィードバック・ループに、さまざまなクロ
ックを受取ブロックおよび送出ブロックならびにコント
ローラ・ロジックの残りに分配するのに必要なクロック
・ドライバのスキューが含まれる。
【０１０９】図１３は、本発明の実施形態による、図１
２の受取ブロックおよび送出ブロックで使用されるロジ
ックを示すブロック図である。メモリ・コントローラ・
コンポーネント１０２に、アドレス／制御送出ブロック
２０１、データ送出ブロック２０２、およびデータ受取
ブロック２０３が含まれる。わかりやすくするために、
１ビットだけに関する要素が図示されている。そのよう
な要素が、バスのビットごとに複製される場合があるこ
とを理解されたい。
【０１１０】アドレス／制御送出ブロック２０１に、レ
ジスタ１３０１と、レジスタ１３０２および１３０３が
含まれる。内部アドレス・バス１２３１が、レジスタ１
３０１に結合され、レジスタ１３０１は、ＣｌｋＣクロ
ック１２１５によってクロッキングされ、それぞれ結合
１３０４および１３０５を介してレジスタ１３０２およ
び１３０３に出力を供給する。レジスタ１３０２および
１３０３は、ＣｌｋＣ２クロック１２１７によってクロ
ッキングされ、ＡＣバスに出力１３２８を供給する。そ
の結果、内部アドレス・バス１２３１上の並列情報が、
出力１２２８の直列形式に変換される。アドレス／制御
送出ブロック２０１の追加の機能の詳細を、下で図１３
に関して提供する。
【０１１１】一般に、図１３に示されたデータ送出ブロ
ック２０２およびデータ受取ブロック２０３は、データ
の直列−並列変換または並列−直列変換を実行する機能
をサービスする（変換のタイプは、データ・フローの方
向に依存する）。そのようなブロックは、メモリ・デバ
イス内に存在するブロックに類似するが、この特定のシ
ステムのコントローラに含まれる送出ブロックおよび受
取ブロックの場合には、これらの直列−並列変換および
並列−直列変換を実行するのに必要な適当なクロッキン
グ信号を得るために、追加回路が必要である。この例の
メモリ・デバイスでは、クロックが、メモリ・デバイス
内で位相を整列されると理解されるので、そのようなク
ロック調整回路は不要である。しかし、メモリ・デバイ
ス内の位相整列が、コントローラに関するメモリ・デバ
イスの物理的な位置決めに起因してシステムの他の部分
での位相不一致を引き起こすというシステム内での前提
に起因して、コントローラ内ではそのような位相整列を
保証することができない。したがって、コントローラか
ら第１の距離に位置決めされたメモリ・デバイスは、コ
ントローラと通信される信号に関する、第２の位置に位
置決めされた第２のメモリ・デバイスとは異なる特性遅
延の組を有する。したがって、コントローラが、メモリ
・デバイスのそれぞれによって供給される読取データを
正しく取り込むことを保証されるようにし、メモリ・デ
バイスのそれぞれによって受け取られることを意図され
た書込データをコントローラが正しく駆動できるように
するために、個々のクロック調整回路が、そのようなメ
モリ・デバイスに関してコントローラ内で必要になる。
【０１１２】送出ブロック２０２内で、送出用のデータ
が、ＴＤバス１２３２を介して並列形式で受け取られ
る。このデータは、クロックＣｌｋＣ信号１２１５に基
づいてレジスタ１３１０にロードされる。レジスタ１３
１０にロードされた後に、このデータは、マルチプレク
サ１３１２を介してレジスタ１３１３に直接に渡される
か、ＣｌｋＣ信号の立ち下がりエッジによってクロッキ
ングされるレジスタ１３１１を含むマルチプレクサ１３
１２を介するパスをトラバースすることによって１／２
クロック・サイクルだけ遅延されるかのいずれかにな
る。そのような回路によって、ＣｌｋＣクロック・ドメ
インに含まれるＴＤバス上のデータを、その送出に必要
なクロック・ドメインに成功裡に転送できる。このクロ
ック・ドメインは、ＴＣｌｋＣ１Ｂクロック・ドメイン
であり、これは、ＣｌｋＣクロックと同一の周波数を有
するが、必ずしもＣｌｋＣクロック信号に位相を整列さ
れてはいない。類似する回路を受取ブロック２０３内に
含めて、ＲＣｌｋＣ１Ｂクロック・ドメインで受け取ら
れたデータを、ＣｌｋＣクロック・ドメインで動作する
ＲＱバスに成功裡に転送することができる。
【０１１３】データ送出ブロック２０２に、ＰｈＳｈＡ
ブロック１３０６と、クロック・ドライバ回路１３０７
と、レジスタ１３０８、１３０９、１３１０、１３１
１、および１３１３と、マルチプレクサ１３１２と、シ
フト・レジスタ１３１４が含まれる。ＴＰｈＳｈＡ信号
１２３６およびＣｌｋＣ８クロック信号１２１９が、Ｐ
ｈＳｈＡブロック１３０６に供給される。ＰｈＳｈＡブ
ロック１３０６に関する追加の詳細を、下で図１５に関
して提供する。クロック分周器回路１３０７に、１／１
分周器回路１３２４と、１／８分周器回路１３２５が含
まれる。ＴＰｈＳｈＢ信号１２３５が、１／８分周器回
路１３２５に供給される。ＰｈＳｈＡブロック１３０６
の出力が、１／１分周器回路１３２４および１／８分周
器回路１３２５の入力に供給される。１／１分周器回路
１３２４の出力が、シフト・レジスタ１３１４をクロッ
キングするために供給される。１／８分周器回路１３２
５の出力が、レジスタ１３１３をクロッキングするため
に供給され、入力としてレジスタ１３０８に供給され
る。
【０１１４】レジスタ１３０８は、ＣｌｋＣＤクロック
信号１２２２によってクロッキングされ、レジスタ１３
０９に出力を供給する。レジスタ１３０９は、ＣｌｋＣ
クロック信号１２１５によってクロッキングされ、Ｌｏ
ａｄＳｋｉｐ信号１２３８を受け取って、マルチプレク
サ１３１２への出力と、レジスタ１３１０および１３１
１をクロッキングするための出力を供給する。レジスタ
１３１０は、書込データ・バス１２３２から書込データ
を受け取り、レジスタ１３１１およびマルチプレクサ１
３１２に出力を供給する。レジスタ１３１１は、マルチ
プレクサ１３１２に出力を供給する。マルチプレクサ１
３１２は、レジスタ１３１３に出力を供給する。レジス
タ１３１３は、並列出力をシフト・レジスタ１３１４に
供給する。シフト・レジスタ１３１４は、出力１２２９
を供給する。その結果、入力１２３２の並列情報が、出
力１２２９の直列形式に変換される。
【０１１５】データ受取ブロック２０３に、ＰｈＳｈＡ
ブロック１３１５と、クロック分周回路１３１６と、レ
ジスタ１３１７、１３１８、１３２０、１３２１、およ
び１３２３と、シフト・レジスタ１３１９と、マルチプ
レクサ１３２２が含まれる。クロック分周回路１３１６
には、１／１分周器回路１３２６と１／８分周器回路１
３２７が含まれる。ＲＰｈＳｈＡ信号１２３８およびＣ
ｌｋＣ８クロック信号１２１９が、ＰｈＳｈＡブロック
１３１５に供給され、ＰｈＳｈＡブロック１３１５は、
１／１分周器回路１３２６および１／８分周器回路１３
２７に出力を供給する。ＲＰｈＳｈＢ信号１２３７が、
１／８分周器回路１３２７の入力に供給される。１／１
分周器回路１３２６は、シフト・レジスタ１３１９のク
ロッキングに使用される出力を供給する。１／８分周器
回路１３２７は、レジスタ１３２０のクロッキングに使
用され、レジスタ１３１７への入力として使用される出
力を供給する。レジスタ１３１７は、ＣｌｋＣＤクロッ
ク信号１２２２によってクロッキングされ、レジスタ１
３１８に出力を供給する。レジスタ１３１８は、Ｌｏａ
ｄＳｋｉｐ信号１２３８を受け取り、ＣｌｋＣクロック
信号１２１５によってクロッキングされ、マルチプレク
サ１３２２への出力と、レジスタ１３２１および１３２
３のクロッキングに使用される出力を供給する。
【０１１６】シフト・レジスタ１３１９は、入力１２３
０を受け取り、レジスタ１３２０に並列出力を供給す
る。レジスタ１３２０は、レジスタ１３２１とマルチプ
レクサ１３２２に出力を供給する。レジスタ１３２１
は、マルチプレクサ１３２２に出力を供給する。マルチ
プレクサ１３２２は、レジスタ１３２３に出力を供給す
る。レジスタ１３２３は、内部読取データ・バス１２３
３に出力を供給する。その結果、入力１２３０の直列情
報が、出力１２３３の並列形式に変換される。
【０１１７】図示されているのは、アドレス／制御デー
タおよび書込データを駆動し、読取データをサンプリン
グするのに必要なレジスタおよびゲーティング要素であ
る。この例では、各ｔCCインターバルにアドレス／制御
（ＡＣ［ｉ］）ワイヤごとに２ビットが転送されること
と、各ｔCCインターバルに、読取データ（Ｑ［ｉ］）ワ
イヤまたは書込データ（Ｄ［ｉ］）ワイヤごとに８ビッ
トが転送されることが仮定されている。プライマリ・ク
ロックＣｌｋＣ（ｔCCのサイクル・タイムを有する）の
ほかに、生成される２つの他の整列されるクロックがあ
る。ＣｌｋＣ２（ｔCC／２のサイクル・タイムを有す
る）とＣｌｋＣ８（ｔCC／８のサイクル・タイムを有す
る）がある。これらのより高周波数のクロックによっ
て、情報が、コントローラへシフト・インされるか、コ
ントローラからシフト・アウトされる。各ｔCCインター
バルに１回、直列データが、ＣｌｋＣによってクロッキ
ングされる並列レジスタとの間で転送される。
【０１１８】コントローラ内で、ＣｌｋＣ２クロックま
たはＣｌｋＣ８クロックを、それぞれｔCCのサイクル・
タイムを有するが、ｔCCインターバル全体にまたがって
等しい増分の位相のオフセットを有する２クロックまた
は８クロックに置換できることに留意されたい。そのよ
うな実施形態では、直列レジスタが、２つまたは８つの
レジスタのブロックに置換され、各レジスタに、異なる
クロック信号がロードされ、その結果、ＡＣバスおよび
ＤＱバスのビット・ウィンドウが、正しくサンプリング
または駆動されるようになる。もう１つの可能性は、エ
ッジ・センシティブ・ストレージ要素（レジスタ）では
なくレベル・センシティブ・ストレージ要素（ラッチ）
を使用し、その結果、クロック信号の立ち上がりエッジ
と立ち下がりエッジが、異なるストレージ要素のロード
を引き起こすようにすることである。
【０１１９】直列化を実施する方法に無関係に、各ワイ
ヤ上でｔCCインターバルごとに複数のビット・ウィンド
ウがあり、多くの実施形態で、これらのビット・ウィン
ドウを正しく駆動し、サンプリングするために、コント
ローラ内でｔCCインターバルごとに複数のクロック・エ
ッジが使用される。
【０１２０】図１３には、各スライスに受け取られ、送
出される読取データおよび書込データが、異なるクロッ
ク・ドメイン内にあるという事実をコントローラがどの
ように扱うかも示されている。スライスは、単一ビット
まで狭くすることができるので、コントローラ内に、３
２個の読取クロック・ドメインと３２個の書込クロック
・ドメインが同時に存在することができる（この例で
は、３２ビットのＤＱバス幅を仮定する）。この例で、
読取データおよび書込データと共にクロックが転送され
ず、そのようなクロックが、周波数ソースから合成され
ることが好ましいことを想起されたい。複数クロック・
ドメインの問題は、クロックが読取データおよび書込デ
ータと共に転送された場合であっても存在する。これ
は、メモリ・コンポーネントが、システム内で、すべて
のローカル・クロックが同相であることが好ましい点で
あるからである。他のシステム・クロッキング・トポロ
ジを、本明細書で後程説明する。
【０１２１】図１３のアドレス／制御バス（ＡＣ）の送
出ブロックでは、ＣｌｋＣ２クロックおよびＣｌｋＣク
ロックを使用して、２対１直列化を実行する。ＣｌｋＣ
２クロックによって、直列レジスタ１３０２および１３
０３が、ＡＣワイヤ１３２８にシフトされる。ＣｌｋＣ
２クロックの正確な位相整列が、ドライバ・ロジックの
回路実施形態に依存することに留意されたい。ドライバ
遅延を考慮に入れるためにわずかなオフセットがある場
合がある。ＣｌｋＣクロックに対するＡＣバス上のビッ
ト駆動ウィンドウの正確な位置を考慮に入れるために、
わずかなオフセットがある場合もある。たとえば、出力
ドライバが、既知の遅延を有する場合に、出力回路の一
部が、データが実際に外部信号線に駆動される時よりわ
ずかに前に出力ドライバにデータを供給し始めるよう
に、ＣｌｋＣ２クロック信号の位相を調整することがで
きる。したがって、ＣｌｋＣ２クロック信号の位相のシ
フトを使用して、出力ドライバに固有の遅延を考慮に入
れることができ、データが、所望の時刻に外部データ線
に実際に提示されるようになる。同様に、ＣｌｋＣ２ク
ロック信号の位相の調整を使用して、ＣｌｋＣ２クロッ
ク信号に基づいて駆動されるデータの有効データ・ウィ
ンドウの位置が最適に配置されることを保証することも
できる。
【０１２２】類似する形で、図１３の書込データ・バス
（Ｄ）の送出ブロックで、位相を遅らされたＣｌｋＣ８
クロックを使用して、８対１直列化を実行することがで
きる。位相を遅らされたＣｌｋＣ８クロックによって、
直列レジスタ１３１４がＤＱワイヤにシフトされる。位
相を遅らされたＣｌｋＣ８クロックの正確な整列が、ド
ライバ・ロジックの回路実施形態に依存することに留意
されたい。ドライバ遅延を考慮に入れるために、わずか
なオフセットがある場合がある。ＤＱバス上のビット駆
動ウィンドウの正確な位置を考慮に入れるために、わず
かなオフセットがある場合もある。
【０１２３】ＴＰｈＳｈＡ［ｉ］［ｎ：０］制御信号１
２３６によって、入力基準ベクトルＣｌｋＣ８［Ｎ：
１］に対する適当な位相オフセットが選択される。位相
オフセット・セレクタは、単純なマルチプレクサ、より
精巧な位相補間器、または他の位相オフセット選択技法
を使用して実施することができる。位相補間器の一例で
は、所望より小さい位相オフセットの第１基準ベクトル
と、所望より大きい位相オフセットの第２基準ベクトル
が選択される。重みづけ値を適用して、第１基準ベクト
ルの一部と第２基準ベクトルの一部を組み合わせて、Ｔ
ＣｌｋＣ８Ａクロックの所望の出力位相オフセットを得
る。したがって、ＴＣｌｋＣ８Ａクロックの所望の出力
位相オフセットは、第１基準ベクトルと第２基準ベクト
ルから効果的に補間される。位相マルチプレクサの一例
では、ＴＰｈＳｈＡ［ｉ］［ｎ：０］制御信号１２３６
を使用して、ＣｌｋＣ８［Ｎ：１］クロック信号１２１
９の１つを選択して、ＴＣｌｋＣ８Ａクロックにパス・
スルーする（２n+1＝Ｎであることに留意されたい）。
使用される位相は、一般に、コントローラ上の送出スラ
イスごとに異なる。コントローラ上のスライスごとの位
相は、初期化中の較正処理中に選択されることが好まし
い。この処理を、本明細書で後程詳細に説明する。
【０１２４】ＴＣｌｋＣ８Ａクロックは、並列レジスタ
１３１３および直列レジスタ１３１４をクロッキングす
る前に、１／８周波数分周器１３２５および１／１周波
数分周器１３２４を通過する。分配されるＣｌｋＣ８
［Ｎ：１］信号が、位相オフセット選択ブロック（Ｐｈ
ＳｈＡ）１３０６と周波数分周器ブロック１３２４およ
び１３２５の遅延を補償するために、小さい位相オフセ
ットを有することに留意されたい。このオフセットは、
フェーズ・ロック・ループ回路によって生成され、供給
電圧および温度の変動に追随する。
【０１２５】送出位相シフト値を正しくセットされた
（その結果、Ｄバス１２２９上のビット・ウィンドウが
正しく駆動される）状態であっても、並列レジスタ１３
１３に使用されるＴＣｌｋＣ１Ｂクロックの位相が、整
列されない可能性がある（位相の可能な組合せが８つあ
る）。この問題を扱う方法は複数ある。図示の実施形態
で使用される方式では、入力ＴＰｈＳｈＢ１２３５を設
け、この入力にパルスが与えられる時に、ＴＣｌｋＣ１
Ｂの位相が、サイクルの１／８（４５°）だけシフトさ
れるようにする。初期化ソフトウェアによって、並列レ
ジスタに正しい時に直列レジスタがロードされるように
なるまで、このクロックの位相を調整する。この初期化
処理は、本明細書で後程詳細に説明する。
【０１２６】その代わりに、送出ブロック２０２へのロ
ードのためにＴＤバス１２３２を準備する時に、Ｃｌｋ
Ｃドメイン内で位相調整を実行することも可能である。
それを行うために、マルチプレクサおよびレジスタを使
用して、ＣｌｋＣサイクル境界にまたがって書込データ
を回転することができる。初期化で較正処理を提供し
て、送出ブロック２０２のパワー・アップ中にＴＣｌｋ
Ｃ１Ｂクロックの位相に対処することができる。
【０１２７】位相シフト制御を正しく調整した後に、書
込データを、並列レジスタ１３１３からＤバスに送出す
ることができる。しかし、書込データは、ＣｌｋＣ１２
１５ドメイン内のＴＤバス１２３２から、ＴＣｌｋＣ１
Ｂドメイン内の並列レジスタ１３１３に転送される必要
がある。これは、スキップ・マルチプレクサ１３１２を
用いて達成される。このマルチプレクサは、ＣｌｋＣの
立ち上がりエッジでクロッキングされるレジスタ１３１
０とＣｌｋＣの立ち下がりエッジでクロッキングされる
レジスタ１３１１の間で選択を行う。ＳｋｉｐＴ値によ
って、どのマルチプレクサ・パスが選択されるかが決定
される。ＳｋｉｐＴ値は、ＣｌｋＣＤクロック１２２２
によってＴＣｌｋＣ１Ｂクロックをサンプリングするこ
とによって決定される。結果の値が、初期化ルーチン中
に、ＬｏａｄＳｋｉｐ信号１２３８によってレジスタ１
３０９にロードされる。この回路は、本明細書で後程詳
細に説明する。
【０１２８】読取データＱの受取ブロック２０３が、図
１３の下部に示されている。受取ブロックは、本質的
に、上で説明した送出ブロックと同一の要素を有する
が、データの流れが逆転していることが異なる。しか
し、クロック・ドメイン・クロッシングの問題は、本質
的に類似する。
【０１２９】ＲＰｈＳｈＡ［ｉ］［ｎ：０］制御信号１
２３８によって、ＣｌｋＣ８［Ｎ：１］クロック信号１
２１９の１つが選択されて、ＲＣｌｋＣ８クロックにパ
ス・スルーされる。使用される位相は、一般に、コント
ローラ上の受取スライスごとに異なる。位相は、初期化
中の較正処理中に選択される。この処理を、本明細書で
後程詳細に説明する。
【０１３０】ＲＣｌｋＣ８Ａクロックは、並列レジスタ
１３２０および直列レジスタ１３１９をクロッキングす
る前に、１／８周波数分周器１３２７および１／１周波
数分周器１３２６を通過する。分配されるＣｌｋＣ８
［Ｎ：１］信号１２１９が、位相オフセット選択ブロッ
ク（ＰｈＳｈＡ）１３１５および周波数分周器ブロック
１３２６および１３２７の遅延を補償するために小さい
位相オフセットを有することに留意されたい。このオフ
セットは、フェーズ・ロック・ループ回路によって生成
され、供給電圧および温度の変動に追随する。
【０１３１】受取位相シフト値を正しくセットされた
（その結果、Ｑバス上のビット・ウィンドウが正しくサ
ンプリングされる）状態であっても、並列レジスタ１３
２０に使用されるＲＣｌｋＣ１Ｂクロックの位相が、不
一致になる可能性がある（位相の可能な組合せが８つあ
る）。この問題を扱う方法は複数ある。図示の実施形態
で使用される方式では、入力ＲＰｈＳｈＢ１２３７を設
け、この入力にパルスが与えられる時に、ＲＣｌｋＣ１
Ｂクロックの位相が、サイクルの１／８（４５°）だけ
シフトされるようにする。初期化ソフトウェアによっ
て、並列レジスタ１３２０に正しい時に直列レジスタ１
３１９がロードされるようになるまで、このクロックの
位相を調整する。この初期化処理は、本明細書で後程詳
細に説明する。
【０１３２】送出回路について説明したものに類似する
スキップ・マルチプレクサを使用して、ＲＣｌｋＣ１Ｂ
クロック・ドメインとＣｌｋＣクロック・ドメインの間
を移動する。位相シフト制御を正しく調整した後に、読
取データを、Ｑバス１２３０から受け取り、並列レジス
タ１３２０にロードすることができる。しかし、読取デ
ータは、ＲＣｌｋＣ１Ｂドメイン内の並列レジスタ１３
２０から、ＣｌｋＣ１２１５ドメイン内のレジスタ１３
２３に転送される必要がある。これは、スキップ・マル
チプレクサ１３２２を用いて達成される。このマルチプ
レクサによって、ＣｌｋＣの負エッジでクロッキングさ
れるレジスタ１３２１を、ＲＣｌｋＣ１Ｂの立ち上がり
エッジでクロッキングされるレジスタ１３２０とＣｌｋ
Ｃの立ち上がりエッジでクロッキングされるレジスタ１
３２３の間に挿入するか否かを決定することができる。
ＳｋｉｐＲ値によって、どのマルチプレクサ・パスが選
択されるかが決定される。ＳｋｉｐＲ値は、ＣｌｋＣＤ
クロック１２２２によってＲＣｌｋＣ１Ｂクロックをサ
ンプリングすることによって決定される。結果の値が、
初期化ルーチン中に、ＬｏａｄＳｋｉｐ信号１２３８に
よってレジスタ１３１８にロードされる。この回路は、
本明細書で後程詳細に説明する。
【０１３３】図１４は、本発明の実施形態による、図１
２に示されたものなどのＣｌｋＣ８信号の生成に使用さ
れるＰＬＬの詳細を示すロジック図である。ＰＬＬ １
２０４に、ＰＬＬ回路１４０１、調整可能整合遅延１４
０２、整合バッファ１４０３および位相比較器１４０４
が含まれる。ＰＬＬ回路１４０１に、ＶＣＯ １４０
５、ダミー位相オフセット・セレクタ１４０６、周波数
分周器１４０７、および位相比較器１４０８が含まれ
る。ＣｌｋＩｎクロック信号１２０１が、ＶＣＯ１４０
５および位相比較器１４０８に供給される。ＶＣＯ １
４０５は、調整可能整合遅延１４０２および整合バッフ
ァ１４０３に出力を供給する。調整可能整合遅延１４０
２は、整合バッファ１４０３に複数の増分式に遅延され
る出力を供給する。
【０１３４】ＰＬＬ回路１４０１は、入力クロック信号
ＣｌｋＩｎ １２０１の周波数の８倍のクロック信号を
生成し、生成された信号は、図１４の回路によって作ら
れるクロック信号のパスに存在すると予定される遅延を
考慮に入れるために位相シフトされる。したがって、予
定される遅延は、クロック生成処理中に補償され、実際
に使用される点に現れるクロック信号が、正しく位相を
調整される。ブロック１２０４のうちで、ＰＬＬ回路１
４０１の外部の残りの部分は、ＰＬＬ回路１４０１によ
って作られたクロックの等しい位相間隔を設けられた版
を生成するのに使用される。これは、周知のＤＬＬ（ｄ
ｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ）技法を介して達成
され、このＤＬＬは、等間隔のクロック信号を生成する
機構を提供する。図１４のブロック１２０４の結果とし
て作られるクロック信号は、図１５に関して下で説明す
る位相シフト・ロジックに供給される。図１４および１
５の回路によって実行されるクロック生成の結果は、上
で図１３で説明した直列−並列変換または並列−直列変
換の実行に使用される。
【０１３５】整合バッファ１４０３の出力１４０９は、
調整可能整合遅延１４０２によって遅延されておらず、
ダミー位相オフセット・セレクタ１４０６の入力および
位相比較器１４０４の入力に供給され、ＣｌｋＣ８クロ
ック信号を供給する。遅延された出力１４１０が、Ｃｌ
ｋＣ８1クロック信号を供給する。遅延された出力１４
１１が、ＣｌｋＣ８2クロック信号を供給する。遅延さ
れた出力１４１２が、ＣｌｋＣ８3クロック信号を供給
する。遅延された出力１４１３が、ＣｌｋＣ８N -1クロ
ック信号を供給する。遅延された出力１４１４が、Ｃｌ
ｋＣ８Nクロック信号を供給し、これが、位相比較器１
４０４の入力に供給される。位相比較器１４０４は、調
整可能整合遅延１４０２にフィードバック信号を供給
し、これによって、ＤＬＬが形成される。整合バッファ
１４０３のそれぞれは、実質的に類似する伝搬遅延を有
し、これによって、出力１４０９と遅延された出力１４
１０から１４１４の間に意図されないタイミング・スキ
ューを導入せずに、バッファリングされた出力を供給す
る。
【０１３６】ＣｌｋＩｎ基準クロック１２０１が、ＰＬ
Ｌ １２０４によって受け取られ、８倍だけ周波数を逓
倍される。整合バッファ１４０３によって導入されるバ
ッファ遅延、ダミー位相オフセット・セレクタ１４０６
によって導入されるダミー位相オフセット選択遅延、お
よび周波数分周器１４０７によって導入される周波数分
周器遅延を含む複数の遅延が、ＰＬＬ １２０４のＰＬ
Ｌフィードバック・ループに含まれる。これらの遅延を
フィードバック・ループに含めることによって、ＤＱの
ビットのサンプリングおよび駆動に使用されるクロック
を、ＣｌｋＩｎ基準に一致させ、温度および供給電圧の
低速のドリフトによって引き起こされる遅延変動を追跡
する。
【０１３７】ＰＬＬ回路１４０１の出力を、Ｎタップを
有する遅延線１４０２に通す。各要素の遅延は、同一で
あり、適当な範囲にわたって調整可能であり、その結
果、Ｎ個の要素の総遅延を、１つのＣｌｋＣ８サイクル
（ｔCC／８）と等しくすることができる。遅延されない
ＣｌｋＣ８の位相を最大遅延のＣｌｋＣ８［Ｎ］を有す
るクロックと比較するフィードバック・ループ１４０４
がある。遅延要素は、これらの信号の位相が整合される
（遅延線全体にわたってｔCC／８の遅延が存在すること
を意味する）まで調整される。
【０１３８】ＣｌｋＣ８［Ｎ：１］信号は、同一のバッ
ファ１４０３を通過し、それが接続される送出スライス
および受取スライスから同一の負荷を見る。ＣｌｋＣ８
基準信号１４０９も、バッファと、遅延を模倣する整合
ダミー負荷を有する。
【０１３９】図１５は、本発明の実施形態による、図１
３に示されたものなどのメモリ・コントローラ・コンポ
ーネントの送出ブロックおよび受取ブロックでＣｌｋＣ
８［Ｎ：１］信号がどのように使用されるかを示すブロ
ック図である。ＰｈＳｈＡロジック・ブロック１５０１
に、位相オフセット選択回路１５０２が含まれ、位相オ
フセット選択回路１５０２に、位相オフセット・セレク
タ１５０３が含まれる。位相オフセット・セレクタ１５
０３は、ＣｌｋＣ８1クロック信号１４１０、ＣｌｋＣ
８2クロック信号１４１１、ＣｌｋＣ８3クロック信号１
４１２、ＣｌｋＣ８N-1クロック信号１４１３、および
ＣｌｋＣ８Nクロック信号１４１４（すなわち、Ｃｌｋ
Ｃ８クロック信号のＮ個の変形）を受け取り、ＣｌｋＣ
８Ａクロック信号１５０４を選択し、供給する。これ
は、制御信号ＰｈＳｈＡ［ｉ］［ｎ：０］（ただしＮ＝
２n+1）の設定に応じて信号の１つを選択するＮ対１マ
ルチプレクサ１５０３を使用して達成される。これによ
って、スライス［ｉ］のＣｌｋＣ８Ａ出力クロックの位
相を、ｔCC／８Ｎの増分で１つのＣｌｋＣ８サイクル
（ｔCC／８）にわたって変更できる。
【０１４０】初期化時に、ソフトウェアまたはハードウ
ェアもしくはその両方を用いて較正手順を実行し、制御
信号ＰｈＳｈＡ［ｉ］［ｎ：０］の各組合せの下でテス
ト・ビットをサンプリングし、駆動する。最良のマージ
ンをもたらす組合せが、スライスごとに選択される。こ
の静的な値によって、コントローラとメモリ・コンポー
ネントの間のＤＱ信号およびＡＣ信号の飛行時間が補償
される。この飛行時間は、主にプリント配線基板上のト
レース長および伝搬速度の要因であり、システム動作中
に大きくは変動しない。供給電圧および温度に起因する
他の遅延変動は、システム内のＰＬＬのフィードバック
・ループによって自動的に追跡される。
【０１４１】図１６は、図１３のＰｈＳｈＢ回路１３０
７および１３１６を示すブロック図である。図１６のク
ロック変換回路１６０１は、図１３の１／１分周器回路
１３２４および１／１分周器回路１３２６に対応するこ
とが好ましい。同様に、図１６のクロック変換回路１６
０２は、図１３の１／８分周器回路１３２５および１／
８分周器回路１３２７に対応することが好ましい。この
回路は、本発明の好ましい実施形態に従って、ＣｌｋＣ
８Ａクロックに基づいてＣｌｋＣ８ＢクロックおよびＣ
ｌｋＣ１Ｂクロックを作る。クロック変換回路１６０１
には、マルチプレクサ１６０３が含まれ、マルチプレク
サ１６０３が、ＣｌｋＣ８Ａ信号１５０４を受け取り、
ＣｌｋＣ８Ｂ信号１６０４を作る。クロック変換回路１
６０２には、レジスタ１６０５、１６０６、１６０７、
および１６１２と、論理ゲート１６０８と、マルチプレ
クサ１６１１と、増分回路１６０９および１６１０が含
まれる。ＰｈＳｈＢ信号１６１４が、レジスタ１６０５
に印加され、ＣｌｋＣ８Ａクロック信号１５０４が、レ
ジスタ１６０５をクロッキングするのに使用される。レ
ジスタ１６０５の出力は、入力およびクロック入力とし
てレジスタ１６０６に印加される。レジスタ１６０６の
１つの出力は、レジスタ１６０７および論理ゲート１６
０８への入力として印加される。レジスタ１６０６の１
つの出力は、レジスタ１６０７のクロッキングに使用さ
れる。レジスタ１６０７の１つの出力は、論理ゲート１
６０８に印加される。レジスタ１６０７の１つの出力
は、レジスタ１６１２のクロッキングに使用される。論
理ゲート１６０８の出力が、マルチプレクサ１６１１に
印加される。
【０１４２】増分回路１６０９は、入力の３ビット値を
２つ増分する。増分回路１６１０は、入力の３ビット値
を、１１１から０００へラップするように２進式に１つ
増分する。マルチプレクサ１６１１は、増分回路１６０
９および１６１０の３ビット出力のどちらかを選択し、
３ビット出力をレジスタ１６１２に供給する。レジスタ
１６１２は、増分回路１６０９および１６１０の入力３
ビット値として使用される３ビット出力を供給する。こ
の３ビット出力の最上位ビット（ＭＳＢ）を使用して、
ＣｌｋＣ１Ｂクロック信号１６１３を供給する。
【０１４３】図１６では、ＰｈＳｈＡ（図１３の１３０
６および１３１５）ブロックによって作られるＣｌｋＣ
８Ａクロックが、同一周波数のＣｌｋＣ８Ｂクロック
と、１／８周波数のＣｌｋＣ１Ｂクロックを作るのに使
用される。これらの２つのクロックは、互いに位相を整
列される（ＣｌｋＣ１Ｂの各立ち上がりエッジが、Ｃｌ
ｋＣ８Ｂの立ち下がりエッジに整列される)。
【０１４４】ＣｌｋＣ１Ｂ １６１３は、それを１／８
カウンタ１６０２に通すことによって作られる。Ｃｌｋ
Ｃ８Ａは、各クロック・エッジで増分する３ビット・レ
ジスタ１６１２をクロッキングする。最上位ビットが、
ＣｌｋＣ１Ｂになるが、これは、ＣｌｋＣ８Ａの１／８
の周波数である。ＣｌｋＣ８Ｂ １６０４クロックは、
３ビット・レジスタのクロック−出力遅延を模倣するマ
ルチプレクサによってつくられ、その結果、ＣｌｋＣ１
ＢとＣｌｋＣ８Ｂが整列される。当業者に明白であるよ
うに、他の遅延手段を、ブロック１６０１に図示された
マルチプレクサの代わりに使用して、１／８カウンタを
介する遅延を整合させる作業を達成することができる。
【０１４５】図１３に関して説明したように、ＣｌｋＣ
１Ｂ １６１３の位相を調整し、その結果、並列レジス
タが、適当な時に送出ブロックおよび受取ブロック内の
直列レジスタからロードされるか、これにロードするよ
うにする必要がある。初期化時に、較正手順で、テスト
・ビットを送出し、受け取って、ＣｌｋＣ１Ｂクロック
の適当な位相設定を判定する。この手順では、ＰｈＳｈ
Ｂ制御入力１６１４を使用する。この入力が立ち上がり
エッジを有する時に、３ビット・カウンタが、それに続
くＣｌｋＣ８Ａエッジの１つ（同期化後）に、＋１では
なく＋２だけ増分される。ＣｌｋＣ１Ｂクロックの位相
が、サイクルの１／８だけ進む方にシフトされる。較正
手順を継続して、ＣｌｋＣ１Ｂクロックの位相を進め、
ＴＤ［ｉ］［７：０］バスおよびＲＱ［ｉ］［７：０］
バスのテスト・ビットの位置を検査する。テスト・ビッ
トが正しい位置にある時に、ＣｌｋＣ１Ｂの位相を凍結
する。
【０１４６】図１７は、本発明の実施形態による、Ｐｈ
ＳｈＣブロック（図１２の１２４０）の詳細を示すブロ
ック図である。ＰｈＳｈＣブロック１２４０に、ブロッ
ク１７０１から１７０４が含まれる。ブロック１７０１
に、レジスタ１７０５とマルチプレクサ１７０６が含ま
れる。書込データ入力１７１４が、レジスタ１７０５お
よびマルチプレクサ１７０６に供給される。レジスタ１
７０５は、ＣｌｋＣクロック信号１２１５によってクロ
ッキングされ、マルチプレクサ１７０６に出力を供給す
る。マルチプレクサ１７０６は、ＴＰｈＳｈＣ［０］選
択入力１７１３を受け取り、書込データ出力１７１５を
供給する。ブロック１７０２に、レジスタ１７０７とマ
ルチプレクサ１７０８が含まれる。読取データ入力１７
１７が、レジスタ１７０７およびマルチプレクサ１７０
８に供給される。レジスタ１７０７は、ＣｌｋＣクロッ
ク信号１２１５によってクロッキングされ、マルチプレ
クサ１７０８に出力を供給する。マルチプレクサ１７０
８は、ＲＰｈＳｈＣ［０］選択入力１７１６を受け取
り、読取データ出力１７１８を供給する。ブロック１７
０３に、レジスタ１７０９とマルチプレクサ１７１０が
含まれる。書込データ入力１７２０が、レジスタ１７０
９およびマルチプレクサ１７１０に供給される。レジス
タ１７０９は、ＣｌｋＣクロック信号１２１５によって
クロッキングされ、マルチプレクサ１７１０に出力を供
給する。マルチプレクサ１７１０は、ＴＰｈＳｈＣ［３
１］選択入力１７１９を受け取り、書込データ出力１７
２１を供給する。ブロック１７０４に、レジスタ１７１
１とマルチプレクサ１７１２が含まれる。読取データ入
力１７２３が、レジスタ１７１１およびマルチプレクサ
１７１２に供給される。レジスタ１７１１は、ＣｌｋＣ
クロック信号１２１５によってクロッキングされ、マル
チプレクサ１７１２に出力を供給する。マルチプレクサ
１７１２は、ＲＰｈＳｈＣ［３１］選択入力１７２２を
受け取り、読取データ出力１７２４を供給する。書込デ
ータに関するブロックの２つのインスタンスと読取デー
タに関するブロックの２つのインスタンスだけが図示さ
れているが、これらのブロックが、書込データの各ビッ
トおよび読取データの各ビットについて複製される可能
性があることを理解されたい。
【０１４７】ＰｈＳｈＣブロック１２４０は、３２×８
読取データ・ビットおよび３２×８書込データ・ビット
の遅延を調整し、その結果、すべてがコントローラ・ロ
ジック・ブロック内の同一のＣｌｋＣクロック・エッジ
で駆動またはサンプリングされるようにするのに使用さ
れる、最後のロジック・ブロックである。これは、スラ
イスごとに読取データおよび書込データのパスに挿入す
ることができる８ビット・レジスタを用いて達成され
る。遅延の挿入は、２つの制御バスＴＰｈＳｈＣ［３
１：０］およびＲＰｈＳｈＣ［３１：０］によって決定
される。読取データおよび書込データの伝搬遅延が、い
ずれかのメモリ・スライス位置でＣｌｋＣ境界をまたぐ
可能性があるので、スライスごとに１つの制御ビットが
ある。メモリ・スライスにまたがる読取データおよび書
込データにより大きいスキューを有する一部のシステム
では、１ＣｌｋＣを超える調整が必要になる可能性があ
る。図示のＰｈＳｈＣセルは、より多くのレジスタおよ
びより多くのマルチプレクサ入力を追加することによっ
て、追加の遅延を提供するように簡単に拡張することが
できる。
【０１４８】２つの制御バスＴＰｈＳｈＣ［３１：０］
およびＲＰｈＳｈＣ［３１：０］は、初期化中に較正手
順を用いて構成される。他の位相調整ステップと同様
に、テスト・ビットが、各メモリ・スライスから読み取
られ、書き込まれ、図示の例では、コントローラ・ロジ
ックが、２５６個のすべての読取データ・ビットを１Ｃ
ｌｋＣサイクルでサンプリングでき、２５６個のすべて
の書込データ・ビットを１ＣｌｋＣサイクルで駆動でき
る値が、制御ビットにセットされる。
【０１４９】図１８は、本発明の実施形態による、メモ
リ・コントローラ・コンポーネントの受取ブロック２０
３（図１３）からのスキップ・ロジックのロジックの詳
細を示すブロック図である。スキップ・ロジックに、レ
ジスタ１８０１、１８０２、１８０３、１８０４、およ
び１８０６と、マルチプレクサ１８０５が含まれる。Ｒ
ＣｌｋＣ１Ｂクロック入力１８０７が、レジスタ１８０
１に供給され、レジスタ１８０３のクロッキングに使用
される。ＣｌｋＣＤクロック入力１２２２が、レジスタ
１８０１のクロッキングに使用され、レジスタ１８０１
は、レジスタ１８０２に出力を供給する。レジスタ１８
０２は、ＬｏａｄＳｋｉｐ信号１２３８を受け取り、Ｃ
ｌｋＣクロック信号１２１５によってクロッキングさ
れ、マルチプレクサ１８０５に出力を供給し、レジスタ
１８０４および１８０６のクロッキングに使用される出
力を供給する。レジスタ１８０３は、入力１８０８でド
メインＲＣｌｋＣ１Ｂのデータを受け取り、レジスタ１
８０４およびマルチプレクサ１８０５に出力を供給す
る。レジスタ１８０４は、マルチプレクサ１８０５に出
力を供給する。マルチプレクサ１８０５は、レジスタ１
８０６に出力を供給する。レジスタ１８０６は、出力１
８０９でドメインＣｌｋＣのデータを供給する。
【０１５０】この回路は、ＲＣｌｋＣ１Ｂクロック・ド
メインのデータをＣｌｋＣドメインに転送する。これら
の２つのクロックは、同一の周波数を有するが、どのよ
うな位相整列でも有することができる。解決策は、Ｃｌ
ｋＣＤと称するＣｌｋＣの遅延された版（遅延の限界
は、システムが判定することができるが、一実施形態で
は、公称遅延がＣｌｋＣサイクルの１／４である）を用
いてＲＣｌｋＣ１Ｂをサンプリングすることである。こ
のサンプリングされた値を、ＳｋｉｐＲと呼び、これに
よって、ＲＣｌｋＣ１Ｂレジスタ内のデータをＣｌｋＣ
レジスタに直接に転送することができるか、データをま
ず負エッジ・トリガされるＣｌｋＣレジスタに通さなけ
ればならないかが判定される。
【０１５１】図１８に関して、下記のワースト・ケース
・セットアップ制約を仮定することができる。 ケースＢ０ ＴD,MAX＋ｔH1,MIN＋ｔCL,MIN＋ｔV,MAX＋ｔM,MAX＋ｔ
S,MIN≦ｔCYCLE または ｔD,MAX≦ｔCH、MIN−ｔH1,MIN−ｔV,MAX−ｔM,MAX−ｔ
S,MIN ＊＊ 制約Ｓ ＊＊ ケースＤ１ ｔD,MAX＋ｔH1,MIN＋ｔCYCLE＋ｔV,MAX＋ｔS,MIN≦ｔ
CYCLE＋ｔCL,MIN または ｔD,MAX≦ｔCL,MIN−ｔH1,MIN−ｔV,MAX−ｔS,MIN 下記のワースト・ケース・ホールド制約を仮定すること
ができる。 ケースＡ１ ｔD,MIN−ｔS1,MIN＋ｔV,MIN≧ｔH,MIN または ｔD,MIN≧ｔH,MIN＋ｔS1,MIN−ｔV,MIN ＊＊ 制約
Ｈ ＊＊ ケースＣ０ ｔD,MIN−ｔS1,MIN＋ｔV,MIN＋ｔM,MIN≧ｔH,MIN または ｔD,MIN≧ｔH,MIN＋ｔS1,MIN−ｔV,MIN−ｔM,MIN 上で使用されたタイミング・パラメータは、次のように
定義される。 ｔS1 クロック・サンプラのセットアップ時間 ｔH1 クロック・サンプラのホールド時間 ｔS データ・レジスタのセットアップ時間 ｔH データ・レジスタのホールド時間 ｔV データ・レジスタの有効遅延（クロック−出力） ｔM データ・マルチプレクサの伝搬遅延 ｔCYCLE クロック・サイクル・タイム（ＲＣｌｋＣ１
Ｂ、ＣｌｋＣ、ＣｌｋＣＤ） ｔCH クロック・ハイ時間（ＲＣｌｋＣ１Ｂ、Ｃｌｋ
Ｃ、ＣｌｋＣＤ） ｔCL クロック・ロウ時間（ＲＣｌｋＣ１Ｂ、Ｃｌｋ
Ｃ、ＣｌｋＣＤ） ｔD ＣｌｋＣとＣｌｋＣＤの間のオフセット（Ｃｌｋ
ＣＤが後） 注意： ｔD,NOM〜ｔCYCLE／４ ｔCH,NOM〜ｔCYCLE／２ ｔCL,NOM〜ｔCYCLE／２
【０１５２】図１９は、本発明の実施形態による、受取
ブロック２０３（図１３に図示）のスキップ・ロジック
のタイミングの詳細を示すタイミング図である。図１９
には、ＣｌｋＣＤクロック信号１９０１、ＣｌｋＣクロ
ック信号１９０２、ＲＣｌｋＣ１Ｂ（ケースＡ０）クロ
ック信号１９０３、ＲＣｌｋＣ１Ｂ（ケースＡ１）クロ
ック信号１９０４、ＲＣｌｋＣ１Ｂ（ケースＢ０）クロ
ック信号１９０５、ＲＣｌｋＣ１Ｂ（ケースＢ１）クロ
ック信号１９０６、ＲＣｌｋＣ１Ｂ（ケースＣ０）クロ
ック信号１９０７、ＲＣｌｋＣ１Ｂ（ケースＣ１）クロ
ック信号１９０８、ＲＣｌｋＣ１Ｂ（ケースＤ０）クロ
ック信号１９０９、およびＲＣｌｋＣ１Ｂ（ケースＤ
１）クロック信号１９１０の波形が示されている。１ク
ロック・サイクルのインターバルの時刻１９１１、１９
１２、１９１３、１９１４、１９１５、１９１６、１９
１７、および１９１８が、クロック信号の間のタイミン
グの差を示すために図示されている。
【０１５３】図１９には、Ａ０からＤ１というラベルを
付けられた８つのケースとして、ＲＣｌｋＣ１ＢとＣｌ
ｋＣの可能な位相整列が全般的に要約されている。これ
らのケースは、ＲＣｌｋＣ１ＢをサンプリングしてＳｋ
ｉｐＲ値を決定するＣｌｋＣＤの立ち上がりエッジのセ
ット／ホールド・ウィンドウに対するＲＣｌｋＣ１Ｂの
立ち上がりエッジおよび立ち下がりエッジの位置によっ
て区別される。明らかに、ＲＣｌｋＣ１Ｂの立ち上がり
エッジまたは立ち下がりエッジがこのウィンドウの外に
ある場合に、これが正しくサンプリングされる。このエ
ッジが、ウィンドウの縁またはウィンドウ内にある場合
には、０または１のいずれかとしてサンプリングされる
可能性がある（すなわち、サンプルの有効性を保証でき
ない）。スキップ・ロジックは、どちらの場合でも正し
く機能するように設計され、このスキップ・ロジック
が、ＣｌｋＣＤクロックの遅延ｔDに対する限界を判定
する。
【０１５４】受取ブロックの場合、ケースＢ０ １９０
５が、ワースト・ケース・セットアップ制約であり、ケ
ースＡ１ １９０４が、ワースト・ケース・ホールド制
約である。 ｔD,MAX≦ｔCH,MIN−ｔH1,MIN−ｔV,MAX−ｔM,MAX−ｔ
S,MIN ＊＊ 制約Ｓ＊＊ ｔD,MIN≧ｔH,MIN＋ｔS1,MIN−ｔV,MIN ＊＊ 制約
Ｈ ＊＊
【０１５５】前に述べたように、ｔD（ＣｌｋＣに対す
るＣｌｋＣＤの遅延）の公称値は、ＣｌｋＣサイクルの
１／４になると期待される。ｔDの値は、上で示したｔ
D,MAX値まで上に、または上で示したｔD,MIN値まで下に
変動する可能性がある。セットアップ時間（たとえば、
ｔS1、ｔS）、ホールド時間（たとえば、ｔH1、ｔH）、
マルチプレクサ伝搬遅延時間（たとえば、ｔM）、およ
び有効時間（たとえば、ｔV）のすべてが０になる場合
には、ｔDの値は、上にｔCH,MIN（ＣｌｋＣの最小ハイ
時間）、下に０まで変動する可能性がある。しかし、レ
ジスタの有限のセット／ホールド・ウィンドウ、有限の
クロック−出力（有効時間）遅延およびマルチプレクサ
遅延が組み合わされて、ｔD値の許容可能な変動が減ら
される。
【０１５６】スキップ・ロジックの基本機能を変更せず
に、スキップ・ロジックの要素の一部を変更できること
に留意されたい。たとえば、より遅いものではなくより
早いサンプリング・クロックＣｌｋＣＤを使用すること
ができる（制約の式が変更されるが、さまざまなセッ
ト、ホールド、および有効時間パラメータに対するＣｌ
ｋＣからＣｌｋＣＤまでのタイミング・スキュー範囲の
類似する依存性がある）。他の実施形態では、ドメイン
・クロッシング・パスへのＣｌｋＣレジスタの代わり
に、負エッジでトリガされるＲＣｌｋＣ１Ｂレジスタを
使用する（やはり、制約の式が変更されるが、さまざま
なセット、ホールド、および有効時間パラメータに対す
るＣｌｋＣからＣｌｋＣＤまでのタイミング・スキュー
範囲の類似する依存性がある）。
【０１５７】最後に、使用されるスキップ値が、初期化
中に１回生成され、その後、レジスタにロードされる
（ＬｏａｄＳｋｉｐ制御信号を用いて）ことが好ましい
ことに留意されたい。そのような静的値は、すべてのＣ
ｌｋＣＤエッジでサンプリングされる値より好ましい。
というのは、ＲＣｌｋＣ１Ｂの整列が、ＲＣｌｋＣ１Ｂ
がＣｌｋＣＤサンプリング・レジスタのセット／ホール
ド・ウィンドウ内での遷移を有するようになるものであ
る場合に、サンプリングされるたびに異なるスキップ値
が生成される可能性があるからである。これは、クロッ
ク・ドメイン・クロッシングの信頼性には影響しない
（ＲＣｌｋＣ１ＢデータがＣｌｋＣレジスタに正しく転
送される）が、コントローラ内でＣｌｋＣサイクル単位
で測定される読取データの明白な待ち時間に影響する。
すなわち、時々、読取データが、他の時間より１Ｃｌｋ
Ｃサイクルだけ長い時間を要する。スキップ値をサンプ
リングし、それをすべてのドメイン・クロッシングに使
用することによって、この問題が解決される。また、較
正中に、ＲＣｌｋＣ１Ｂの位相が調節されるたびに、ス
キップ値が変化する場合にＬｏａｄＳｋｉｐ制御のパル
スが生成されることに留意されたい。
【０１５８】図２０は、本発明の実施形態による、図１
３の送出ブロック２０２のスキップ・ロジックのロジッ
クの詳細を示すブロック図である。このスキップ・ロジ
ックには、レジスタ２００１、２００２、２００３、２
００４、および２００６と、マルチプレクサ２００５が
含まれる。ＴＣｌｋＣ１Ｂクロック入力２００７が、レ
ジスタ２００１に供給され、レジスタ２００６のクロッ
キングに使用される。ＣｌｋＣＤクロック入力１２２２
が、レジスタ２００１のクロッキングに使用され、レジ
スタ２００１は、レジスタ２００２に出力を供給する。
レジスタ２００２は、ＬｏａｄＳｋｉｐ信号１２３８を
受け取り、ＣｌｋＣクロック信号１２１５によってクロ
ッキングされ、マルチプレクサ２００５に出力を供給
し、レジスタ２００３および２００４のクロッキングに
使用される出力を供給する。レジスタ２００３は、入力
２００８でドメインＣｌｋＣのデータを受け取り、レジ
スタ２００４およびマルチプレクサ２００５に出力を供
給する。レジスタ２００４は、マルチプレクサ２００５
に出力を供給する。マルチプレクサ２００５は、レジス
タ２００６に出力を供給する。レジスタ２００６は、出
力２００９でドメインＴＣｌｋＣ１Ｂのデータを供給す
る。
【０１５９】図２０の回路は、ＴＣｌｋＣ１Ｂドメイン
へのＣｌｋＣクロック・ドメインのデータの転送に使用
される。２つのクロックＣｌｋＣおよびＴＣｌｋＣ１Ｂ
は、同一の周波数を有するが、位相が不一致である可能
性がある。このクロック・ドメイン・クロッシングに使
用することができる技法の１つが、ＣｌｋＣＤと称する
ＣｌｋＣの遅延された版（遅延の限界は、変更すること
ができるが、一実施形態では、選択される遅延が、Ｃｌ
ｋＣサイクルの１／４である）を用いてＴＣｌｋＣ１Ｂ
をサンプリングすることである。このサンプリングされ
た値ＳｋｉｐＴによって、ＣｌｋＣレジスタ内のデータ
をＴＣｌｋＣ１Ｂレジスタに直接に転送するか、データ
をまず負エッジ・トリガされるＣｌｋＣレジスタに通す
かが判定される。
【０１６０】図２０に関して、下記のワースト・ケース
・セットアップ制約を仮定することができる。 ケースＣ０ ｔD,MIN−ｔS1,MIN≧ｔV,MAX＋ｔM,MAX＋ｔS,MIN または ｔD,MIN≧ｔS1,MIN＋ｔV,MAX＋ｔM,MAX＋ｔS,MIN ＊
＊ 制約Ｓ ＊＊ ケースＡ１ ｔD,MIN−ｔS1,MIN≧ｔV,MAX＋ｔS,MIN または ｔD,MIN≧ｔS1,MIN＋ｔV,MAX＋ｔS,MIN 下記のワースト・ケース・ホールド制約を仮定すること
ができる。 ケースＤ１ ｔH,MIN≦ｔCH,MIN−ｔD,MAX−ｔH1,MIN−ｔV,MIN または ｔD,MAX≦ｔCH,MIN−ｔH1,MIN−ｔV,MIN−ｔH,MIN または ｔD,MAX≦ｔCL,MIN−ｔH1,MIN−ｔV,MIN−ｔM,MIN−ｔ
H,MIN ケースＢ０ ｔH,MIN≦ｔCL,MIN−ｔD,MAX−ｔH1,MIN−ｔV,MIN−ｔ
M,MIN または ｔD,MAX≦ｔCL,MIN−ｔH1,MIN−ｔV,MIN−ｔM,MIN−ｔ
H,MIN ＊＊ 制約Ｈ＊＊ 上で使用されたタイミング・パラメータの定義は、上の
図１８の説明にある。
【０１６１】図２１は、本発明の実施形態による、図１
３の送出ブロック２０２のスキップ・ロジックのタイミ
ングの詳細を示すタイミング図である。図２１には、Ｃ
ｌｋＣＤクロック信号２１０１、ＣｌｋＣクロック信号
２１０２、ＴＣｌｋＣ１Ｂ（ケースＡ０）クロック信号
２１０３、ＴＣｌｋＣ１Ｂ（ケースＡ１）クロック信号
２１０４、ＴＣｌｋＣ１Ｂ（ケースＢ０）クロック信号
２１０５、ＴＣｌｋＣ１Ｂ（ケースＢ１）クロック信号
２１０６、ＴＣｌｋＣ１Ｂ（ケースＣ０）クロック信号
２１０７、ＴＣｌｋＣ１Ｂ（ケースＣ１）クロック信号
２１０８、ＴＣｌｋＣ１Ｂ（ケースＤ０）クロック信号
２１０９、およびＴＣｌｋＣ１Ｂ（ケースＤ１）クロッ
ク信号２１１０の波形が示されている。１クロック・サ
イクルのインターバルの時刻２１１１、２１１２、２１
１３、２１１４、２１１５、２１１６、２１１７、およ
び２１１８が、クロック信号の間のタイミングの差を示
すために図示されている。
【０１６２】図２１には、Ａ０からＤ１というラベルを
付けられた８つのケースとして、ＴＣｌｋＣ１ＢとＣｌ
ｋＣの可能な位相整列が全般的に要約されている。これ
らのケースは、ＴＣｌｋＣ１ＢをサンプリングしてＳｋ
ｉｐＴ値を決定するＣｌｋＣＤの立ち上がりエッジのセ
ット／ホールド・ウィンドウに対するＴＣｌｋＣ１Ｂの
立ち上がりエッジおよび立ち下がりエッジの位置によっ
て区別される。明らかに、ＴＣｌｋＣ１Ｂの立ち上がり
エッジまたは立ち下がりエッジがこのウィンドウの外に
ある場合に、これが正しくサンプリングされる。このエ
ッジが、ウィンドウの縁またはウィンドウ内にある場合
には、０または１のいずれかとしてサンプリングされる
可能性がある（すなわち、サンプルの有効性を保証でき
ない）。スキップ・ロジックは、どちらの場合でも正し
く機能するように設計され、このスキップ・ロジック
が、ＣｌｋＣＤクロックの遅延ｔDに対する限界を判定
する。
【０１６３】送出ブロックについて、ケースＣ０ ２１
０７が、ワースト・ケース・セットアップ制約を有し、
ケースＢ０ ２１０５が、ワースト・ケース・ホールド
制約を有する。 ｔD,MIN≧ｔS1,MIN＋ｔV,MAX＋ｔM,MAX＋ｔS,MIN ＊
＊ 制約Ｓ ＊＊ ｔD,MAX≦ｔCL,MIN−ｔH1,MIN−ｔV,MIN−ｔM,MIN−ｔ
H,MIN ＊＊ 制約Ｈ＊＊
【０１６４】前に述べたように、ｔD（ＣｌｋＣに対す
るＣｌｋＣＤの遅延）の公称値は、ＣｌｋＣサイクルの
１／４になると期待される。この値は、上で示したｔ
D,MAX値まで上に、またはｔD,MIN値まで下に変動する可
能性がある。セット時間、ホールド時間、ｍｕｘ（すな
わちマルチプレクサ）時間、および有効時間のすべてが
０になる場合には、ｔDの値は、上にｔCH,MIN（Ｃｌｋ
Ｃの最小ハイ時間）、下に０まで変動する可能性があ
る。しかし、レジスタの有限のセット／ホールド・ウィ
ンドウ、有限のクロック−出力（有効時間）遅延および
マルチプレクサ遅延が組み合わされて、ｔD値の許容可
能な変動が減らされる。
【０１６５】上で図１９に関して説明したように、スキ
ップ・ロジックのいくつかの要素を、その全般的な機能
性を保ちながら異なる実施形態のために変更することが
できる。同様に、図１９のスキップ・ロジックに関して
説明したように、使用されるスキップ値が、初期化中に
生成され、その後、レジスタにロードされる（Ｌｏａｄ
Ｓｋｉｐ制御信号を用いて）ことが好ましい。
【０１６６】図２２は、本発明の実施形態による、デー
タ・クロッキング配置の例を示すタイミング図である。
しかし、この例では、メモリ・コントローラおよびメモ
リ・コンポーネントのクロック位相が、図５から２１に
示された例の値と異なる値の組に調整されている。ＷＣ
ｌｋS1,M0クロック信号２２０１およびＲＣｌｋS1,M0ク
ロック信号２２０２の波形が、スライス０のメモリ・コ
ントローラ・コンポーネントの展望からのスライス１の
データ・タイミングを示すために図示されている。ＷＣ
ｌｋS1,M0クロック信号２２０１のシーケンシャル・サ
イクルの立ち上がりエッジは、それぞれ、時刻２２０
５、２２０６、２２０７、２２０８、２２０９、２２１
０、２２１１、および２２１２に発生する。書込データ
情報Ｄａ２２１３が、時刻２２０５にコントローラのデ
ータ線に存在する。読取データ情報Ｑｂ ２２１４が、
時刻２２０８に存在する。読取データ情報Ｑｃ ２２１
５が、時刻２２０９に存在する。書込データ情報Ｄｄ
２２１６が、時刻２２１０に存在する。書込データ情報
Ｄｅ ２２１７が、時刻２２１１に存在する。
【０１６７】ＷＣｌｋS1,M1クロック信号２２０３およ
びＲＣｌｋS1,M1クロック信号２２０４の波形が、スラ
イス１のメモリ・コンポーネントの展望からのスライス
１のデータ・タイミングを示すために図示されている。
書込データ情報Ｄａ ２２１８が、時刻２２０６にメモ
リ・コンポーネントのデータ線に存在する。読取データ
情報Ｑｂ ２２１９が、時刻２２０７に存在する。読取
データ情報Ｑｃ ２２２０が、時刻２２０８に存在す
る。書込データ情報Ｄｄ ２２２１が、時刻２２１１に
存在する。書込データ情報Ｄｅ ２２２２が、時刻２２
１２に存在する。
【０１６８】図５から２１に示された例示的システムで
は、読取データおよび書込データのクロックが、各メモ
リ・コンポーネントで同相であることが仮定されてい
た。図２２では、スライスごとに、各メモリ・コンポー
ネントの読取クロックが、コントローラでの書込クロッ
クと同相であり（ＲＣｌｋSi,M0＝ＷＣｌｋSi,M1）、伝
搬遅延ｔPD2が各方向で同一なので、各メモリ・コンポ
ーネントの書込クロックが、コントローラでの読取クロ
ックと同相である（ＷＣｌｋSi,M0＝ＲＣｌｋSi, M1）と
仮定される。この位相の関係によって、読取データおよ
び書込データのタイミング・スロットが、図６に対して
シフトされるが、書込−読取−読取−書込シーケンス中
に２つのアイドル・サイクルが挿入されるという事実は
変化しない。この位相の関係によって、システム内でド
メイン・クロッシングが発生する位置が変更される（一
部のドメイン・クロッシング・ロジックが、コントロー
ラからメモリ・コンポーネントに移動される）。
【０１６９】図２３から２６は、本発明の実施形態によ
る、データ・クロッキング配置の例を示すタイミング図
である。しかし、この例では、メモリ・コントローラ内
のクロック位相とメモリ・コンポーネント内のクロック
位相が、図５から２１に示された例の値と異なる値の組
に調整されている。図２３から２６の例では、図２２の
例と異なるクロック位相値の組も使用される。
【０１７０】図２３は、本発明の実施形態による、デー
タ・クロッキング配置の例を示すタイミング図である。
ＷＣｌｋSi,M0クロック信号２３０１およびＲＣｌｋ
S1,M0クロック信号２３０２の波形が、スライス０のメ
モリ・コントローラ・コンポーネントの展望からのスラ
イス１のデータ・タイミングを示すために図示されてい
る。ＷＣｌｋSi,M0クロック信号２３０１のシーケンシ
ャル・サイクルの立ち上がりエッジが、それぞれ、時刻
２３０５、２３０６、２３０７、および２３０８に発生
する。書込データ情報Ｄａ ２３０９が、ＷＣｌｋ
Si,M0クロック信号２３０１の第１サイクル中にコント
ローラのデータ・バスに存在する。読取データ情報Ｑｂ
２３１０が、ＷＣｌｋSi,M0クロック信号２３０１の
第４サイクルに存在する。読取データ情報Ｑｃ ２３１
１が、時刻２３０５に存在する。書込データ情報Ｄｄ
２３１２が、時刻２３０６に存在する。書込データ情報
Ｄｅ ２３１３が、時刻２３０７に存在する。
【０１７１】ＷＣｌｋS1,M1クロック信号２３０３およ
びＲＣｌｋS1,M1クロック信号２３０４の波形が、スラ
イス１のメモリ・コンポーネントの展望からのスライス
１のデータ・タイミングを示すために図示されている。
書込データ情報Ｄａ ２３１４が、スライス０のメモリ
・コントローラ・コンポーネントの展望からの位置に対
して１クロック・サイクル進んでいる。言い換えると、
書込データは、コントローラのデータ・バスに現れる時
より約１クロック・サイクル後にメモリ・デバイスのデ
ータ・バスに現れる。読取データ情報Ｑｂ ２３１５
は、スライス０のメモリ・コントローラ・コンポーネン
トの展望からの位置に対して１クロック・サイクル遅れ
ている。読取データ情報Ｑｃ ２３１６も、スライス０
のメモリ・コントローラ・コンポーネントの展望からの
位置に対して１クロック・サイクル遅れている。書込デ
ータ情報Ｄｄ ２３１７は、時刻２３０７に存在する。
書込データ情報Ｄｅ ２３１８は、時刻２３０８に存在
する。
【０１７２】この例のシステムでは、読取データおよび
書込データのクロックが、各メモリ・コンポーネントで
同相であると仮定されている。図２３では、各スライス
について、読取クロックおよび書込クロックが、コント
ローラで同相であり（ＲＣｌｋSi,M0＝ＷＣｌ
ｋSi,M0）、また、各スライスが、コントローラ側の他
のすべてのスライスと同相である（ＷＣｌｋSi,M0＝Ｗ
ＣｌｋSj、M0）と仮定されている。これによって、読取
データおよび書込データのタイミング・スロットが、図
６および図２２に対してシフトされるが、書込−読取−
読取−書込シーケンス中に２つのアイドル・サイクルが
使用されるという事実は変化しない。この位相の関係に
よって、システム内でドメイン・クロッシングが発生す
る位置が変更される（すべてのドメイン・クロッシング
・ロジックが、コントローラからメモリ・コンポーネン
トに移動される）。
【０１７３】図６は、３つのすべてのクロック位相（ア
ドレス、読取データ、および書込データ）が、各メモリ
・コンポーネントで同一にされるケースを表し、図２３
は、３つのすべてのクロック位相（アドレス、読取デー
タ、および書込データ）が、メモリ・コントローラで同
一にされるケースを表し、図２２は、１つの可能な中間
のケースを表す。このケースの範囲は、本発明のさまざ
まな実施形態をさまざまな位相設定で実施できることを
強調するために示されたものである。メモリ・コントロ
ーラおよびメモリ・コンポーネントは、クロック位相設
定のあらゆる組合せをサポートするように簡単に構成す
ることができる。
【０１７４】３つのすべてのクロック位相（アドレス、
読取データ、および書込データ）が各メモリ・コンポー
ネントで同一にされる１つの極端のケース（図５から２
１に図示）は、各メモリ・コンポーネント内に単一のク
ロック・ドメインがあるので重要である。３つのすべて
のクロック位相（アドレス、読取データ、および書込デ
ータ）がメモリ・コントローラで同一にされるもう一方
の極端のケース（図２３）も、コントローラ内に単一の
クロック・ドメインがあるので重要である。図２４から
２６に、このケースをさらに示す。
【０１７５】図２４は、本発明の実施形態による、図２
３に示されたデータ・クロッキング配置の例のメモリ・
コントローラ・コンポーネントでのタイミングを示すタ
イミング図である。ＡＣｌｋS0、M1クロック信号２４０
１が、スライス０のメモリ・コントローラ・コンポーネ
ントの展望からのメモリ・モジュール１のアドレス／制
御タイミングを示すために図示されている。ＡＣｌ
ｋS0、M1クロック信号２４０１のシーケンシャル・サイ
クルの立ち上がりエッジは、それぞれ、時刻２４０６、
２４０７、２４０８、２４０９、２４１０、２４１１、
２４１２、および２４１３に発生する。アドレス情報Ａ
Ｃａ ２４１４が、時刻２４０６にコントローラのアド
レス信号線に存在する。アドレス情報ＡＣｂ ２４１５
が、時刻２４０７に存在する。アドレス情報ＡＣｃ ２
４１６が、時刻２４０８に存在する。アドレス情報ＡＣ
ｄ ２４１７が、時刻２４１２に存在する。
【０１７６】ＷＣｌｋS1,M0クロック信号２４０２およ
びＲＣｌｋS1,M0クロック信号２４０３の波形が、モジ
ュール０のメモリ・コントローラ・コンポーネントの展
望からのスライス１のデータ・タイミングを示すために
図示されている。書込データ情報Ｄａ ２４１８が、時
刻２４０７にコントローラのデータ線に存在する。読取
データ情報Ｑｂ ２４１９が、時刻２４１１に存在す
る。読取データ情報Ｑｃ２４２０が、時刻２４１２に存
在する。書込データ情報Ｄｄ ２４２１が、時刻２４１
３に存在する。
【０１７７】ＷＣｌｋSNs、M0クロック信号２４０４およ
びＲＣｌｋSNs、M0クロック信号２４０５の波形が、モジ
ュール０のメモリ・コントローラ・コンポーネントの展
望からのスライスＮSのデータ・タイミングを示すため
に図示されている。書込データ情報Ｄａ ２４２２が、
時刻２４０７にコントローラのデータ線に存在する。読
取データ情報Ｑｂ ２４２３が、時刻２４１１に存在す
る。読取データ情報Ｑｃ ２４２４が、時刻２４１２に
存在する。書込データ情報Ｄｄ ２４２５が、時刻２４
１３に存在する。
【０１７８】図２４から２６は、すべてのクロック位相
がコントローラで整列されるケースの総合システム・タ
イミングを示す図である。図２４は、コントローラでの
タイミングであり、クロックのすべてが、各メモリ・ス
ライスではなくコントローラで共通であるという事実を
除いて、図７に類似する。その結果、クロックは、図２
４ではすべてが整列され、コントローラが書込−読取−
読取−書込シーケンスに挿入する２サイクルのギャップ
が、アドレス・パケットＡＣｃとＡＣｄの間で明白であ
る。
【０１７９】図２５は、本発明の実施形態による、図２
３に示されたデータ・クロッキング配置の例のメモリ・
コンポーネントの１ランクの第１スライスでのタイミン
グを示すタイミング図である。ＡＣｌｋS1,M1クロック
信号２５０１の波形が、スライス１のメモリ・コンポー
ネントの展望からのメモリ・モジュール１のアドレス／
制御タイミングを示すために図示されている。時刻２５
０４、２５０５、２５０６、２５０７、２５０８、２５
０９、２５１０、および２５１１が、それぞれ図２４の
時刻２４０６、２４０７、２４０８、２４０９、２４１
０、２４１１、２４１２、および２４１３に対応する。
信号ＡＣｌｋS1,M1 ２５０１は、図２４の信号ＡＣｌ
ｋS0、M1 ２４０１に対してｔPD0の遅延だけ遅れてい
る。言い換えると、ＡＣｌｋ信号は、コントローラから
メモリ・コンポーネントに伝搬するのに時間ｔPD0を要
する。アドレス情報ＡＣａ ２５１２が、信号２５０１
のエッジ２５３０に関連する。アドレス情報ＡＣｂ ２
５１３が、信号２５０１のエッジ２５３１に関連する。
アドレス情報ＡＣｃ ２５１４が、信号２５０１のエッ
ジ２５３２に関連する。アドレス情報ＡＣｄ ２５１５
が、信号２５０１のエッジ２５３３に関連する。
【０１８０】ＷＣｌｋS1,M1クロック信号２５０２およ
びＲＣｌｋS1,M1クロック信号２５０３の波形が、モジ
ュール１のメモリ・コンポーネントの展望からのスライ
ス１のデータ・タイミングを示すために図示されてい
る。図２５には、第１メモリ・コンポーネント（スライ
ス１）のタイミングが示されており、クロックは、伝搬
遅延ｔPD2およびｔPD0のゆえに不整列になっている。信
号ＷＣｌｋS1,M1 ２５０２は、図２４の信号ＷＣｌｋ
S1,M0 ２４０２に対してｔPD2の遅延だけ遅れている。
書込データ情報Ｄａ ２５１６が、信号２５０２のエッ
ジ２５３４に関連する。書込データ情報Ｄｄ ２５１９
が、信号２５０２のエッジ２５３７に関連する。信号Ｒ
ＣｌｋS1,M1 ２５０３は、図２４の信号ＲＣｌｋS1,M0
２４０３よりｔPD2だけ進んでいる。読取データ情報
Ｑｂ ２５１７が、信号２５０３のエッジ２５３５に関
連する。読取データ情報Ｑｃ ２５１８が、信号２５０
３のエッジ２５３６に関連する。
【０１８１】図２６は、本発明の実施形態による、図２
３に示されたデータ・クロッキング配置の例のメモリ・
コンポーネントの１ランクの最終スライスでのタイミン
グを示すタイミング図である。ＡＣｌｋSNs、M1クロック
信号２６０１の波形が、スライスＮSのメモリ・コンポ
ーネントの展望からのメモリ・モジュール１のアドレス
／制御タイミングを示すために図示されている。時刻２
６０４、２６０５、２６０６、２６０７、２６０８、２
６０９、２６１０、および２６１１は、それぞれ、図２
４の時刻２４０６、２４０７、２４０８、２４０９、２
４１０、２４１１、２４１２、および２４１３に対応す
る。信号ＡＣｌｋSNs、M1 ２６０１は、図２４の信号Ａ
ＣｌｋS0、M1 ２４０１に対してｔPD0＋ｔPD1の遅延だ
け遅れている。言い換えると、アドレス情報ＡＣａ ２
６１２は、信号２６０１のエッジ２６３０に関連する。
アドレス情報ＡＣｂ ２６１３は、信号２６０１のエッ
ジ２６３１に関連する。アドレス情報ＡＣｃ ２６１４
は、信号２６０１のエッジ２６３２に関連する。アドレ
ス情報ＡＣｄ ２６１５は、信号２６０１のエッジ２６
３３に関連する。
【０１８２】ＷＣｌｋSNs、M1クロック信号２６０２およ
びＲＣｌｋSNs、M1クロック信号２６０３の波形が、モジ
ュール１のメモリ・コンポーネントの展望からのスライ
スＮ Sのデータ・タイミングを示すために図示されてい
る。信号ＷＣｌｋSNs、M1 ２６０２は、図２４の信号Ｗ
ＣｌｋS1,M0 ２４０２に対してｔPD2の遅延だけ遅れて
いる。書込データ情報Ｄａ ２６１６は、信号２６０２
のエッジ２６３４に関連する（たとえば、書込データ情
報Ｄａ ２６１６は、信号２６０２のエッジ２６３４が
メモリ・コンポーネントのＡＣｌｋクロック導体に存在
する時に、メモリ・コンポーネントのデータ・バスに存
在する）。書込データ情報Ｄｄ ２６１９は、信号２６
０２のエッジ２６３７に関連する。信号ＲＣｌｋSNs、M1
２６０３は、図２４の信号ＲＣｌｋS1,M0 ２４０３
よりｔPD2だけ進んでいる。読取データ情報Ｑｂ ２６
１７は、信号２６０３のエッジ２６３５に関連する。読
取データ情報Ｑｃ ２６１８は、信号２６０３のエッジ
２６３６に関連する。
【０１８３】図２６は、最後のメモリ・コンポーネント
（スライスＮS）のタイミングを示す図であり、クロッ
クは、伝搬遅延ｔPD1のゆえにさらに不整列になってい
る。その結果、各メモリ・コンポーネントは、図１２か
ら２１に関して説明したように、コントローラ内にある
ものに類似するドメイン・クロッシング・ハードウェア
を有する。
【０１８４】メモとして、図２の示された例のシステム
に、単一のメモリ・モジュール、そのモジュール上のメ
モリ・コンポーネントの単一のランク、共通のアドレス
および制御バス（その結果、各コントローラ・ピンが複
数のメモリ・コンポーネントのそれぞれのピンに接続さ
れる）、およびスライスされたデータ・バス（各コント
ローラ・ピンが正確に１つのメモリ・コンポーネントの
ピンに接続される）が含まれる。これらの特性は、詳細
の説明を単純にするために、この構成が例示的な特殊な
ケースであるがゆえに、例の実施形態のために選択され
たものである。しかし、説明したクロッキング方法を、
広範囲のシステム・トポロジに拡張することができる。
したがって、本発明の実施形態を、図２の例のシステム
の特徴と異なる特徴を有するシステムを用いて実践でき
ることを理解されたい。
【０１８５】この議論の残りでは、複数のメモリ・モジ
ュールまたはモジュールごとに複数のメモリ・ランク
（またはその両方）を有するシステムに焦点を合わせ
る。これらのシステムでは、各データ・バス・ワイヤ
が、１つのコントローラ・ピンと、複数のメモリ・コン
ポーネントのそれぞれの１つのピンとに接続される。コ
ントローラとメモリ・コンポーネントのそれぞれの間の
ｔPD2伝搬遅延が異なるので、コントローラ内のクロッ
ク・ドメイン・クロッシングの問題が、複雑になる。各
メモリ・コンポーネントですべてのクロックを整合させ
るという選択が行われる場合には、コントローラが、ス
ライス内のメモリ・コンポーネントのランクまたはモジ
ュールごとに１組のドメイン・クロッシング・ハードウ
ェアを必要とする。これは、大量のコントローラ面積を
必要とし、クリティカルなタイミング・パスに悪影響す
るという点で、短所を持つ。したがって、複数モジュー
ルまたは複数ランクのシステムでは、クロックのすべて
をコントローラで整列させ、ドメイン・クロッシング・
ロジックをメモリ・コンポーネント内に配置することが
望ましい可能性がある。
【０１８６】図２７は、本発明の実施形態による、複数
のランクのメモリ・コンポーネントおよび複数のメモリ
・モジュールを含むメモリ・システムを示すブロック図
である。このメモリ・システムには、メモリ・コントロ
ーラ・コンポーネント２７０２、メモリ・モジュール２
７０３、メモリ・モジュール２７３０、書込クロック２
７０５、読取クロック２７０６、書込クロック２７２
６、読取クロック２７２７、スプリッティング・コンポ
ーネント２７４２、スプリッティング・コンポーネント
２７４３、終端コンポーネント２７２０、終端コンポー
ネント２７２４、終端コンポーネント２７３７、および
終端コンポーネント２７４０が含まれる。図示の例のシ
ステムに、スライスごとに少なくとも１つの書込クロッ
クがあることを理解されたい。
【０１８７】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
２７０３の第１ランクには、メモリ・コンポーネント２
７１６、２７１７、および２７１８が含まれる。メモリ
・モジュール２７０３の第２ランクには、メモリ・コン
ポーネント２７４４、２７４５、および２７４６が含ま
れる。メモリ・モジュール２７３０の第１ランクには、
メモリ・コンポーネント２７３１、２７３２、および２
７３３が含まれる。メモリ・モジュール２７３０の第２
ランクには、メモリ・コンポーネント２７３４、２７３
５、および２７３６が含まれる。
【０１８８】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス２７１３、スライス２７１４、およびスライス２
７１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
各メモリ・モジュール内の各スライスに、それ自体のデ
ータ・バス２７０８、書込クロック導体２７１０、およ
び読取クロック導体２７１１が設けられる。データ・バ
ス２７０８は、メモリ・コントローラ・コンポーネント
２７０２、メモリ・コンポーネント２７１６、およびメ
モリ・コンポーネント２７４４に結合される。終端コン
ポーネント２７２０が、メモリ・コントローラ・コンポ
ーネント２７０２の近くでデータ・バス２７０８に結合
され、終端コンポーネント２７２０を、たとえばメモリ
・コントローラ・コンポーネント２７０２に組み込むこ
とができる。終端コンポーネント２７２１が、データ・
バス２７０８の反対の末端の近くに結合され、好ましく
はメモリ・モジュール２７０３内に設けられる。書込ク
ロック２７０５が、書込クロック導体２７１０に結合さ
れ、書込クロック導体２７１０は、メモリ・コントロー
ラ・コンポーネント２７０２とメモリ・コンポーネント
２７１６および２７４４に結合される。終端コンポーネ
ント２７２３が、書込クロック導体２７１０の、メモリ
・コンポーネント２７１６および２７４４に近い末端の
近くに、好ましくはメモリ・モジュール２７０３内で結
合される。読取クロック２７０６が、読取クロック導体
２７１１に結合され、読取クロック導体２７１１は、ス
プリッティング・コンポーネント２７４２を介してメモ
リ・コントローラ・コンポーネント２７０２とメモリ・
コンポーネント２７１６および２７４４に結合される。
スプリッティング・コンポーネントは、下でさらに詳細
に説明する。終端コンポーネント２７２４が、メモリ・
コントローラ・コンポーネント２７０２の近くで結合さ
れ、終端コンポーネント２７２４を、たとえばメモリ・
コントローラ・コンポーネント２７０２に組み込むこと
ができる。終端コンポーネント２７２５が、メモリ・コ
ンポーネント２７１６および２７４４に近い読取クロッ
ク導体２７１１の末端の近くに、好ましくはメモリ・モ
ジュール２７０３内で結合される
【０１８９】メモリ・モジュール２７３０のスライス２
７１３に、データ・バス２７４７、書込クロック導体２
７２８、読取クロック導体２７２９が設けられる。デー
タ・バス２７４７は、メモリ・コントローラ・コンポー
ネント２７０２、メモリ・コンポーネント２７３１、お
よびメモリ・コンポーネント２７３４に結合される。終
端コンポーネント２７３７が、メモリ・コントローラ・
コンポーネント２７０２の近くでデータ・バス２７４７
に結合され、終端コンポーネント２７３７を、たとえば
メモリ・コントローラ・コンポーネント２７０２に組み
込むことができる。終端コンポーネント２７３８が、デ
ータ・バス２７４７の反対の末端の近くに結合され、好
ましくはメモリ・モジュール２７３０内に設けられる。
書込クロック２７２６が、書込クロック導体２７２８に
結合され、書込クロック導体２７２８は、メモリ・コン
トローラ・コンポーネント２７０２とメモリ・コンポー
ネント２７３１および２７３４に結合される。終端コン
ポーネント２７３９が、メモリ・コンポーネント２７３
１および２７３４の近くの書込クロック導体２７２８の
末端に、好ましくはメモリ・モジュール２７３０内で結
合される。読取クロック２７２７が、読取クロック導体
２７２９に結合され、読取クロック導体２７２９は、ス
プリッティング・コンポーネント２７４３を介してメモ
リ・コントローラ・コンポーネント２７０２とメモリ・
コンポーネント２７３１および２７３４に結合される。
終端コンポーネント２７４０が、メモリ・コントローラ
・コンポーネント２７０２の近くに結合され、終端コン
ポーネント２７４０を、たとえばメモリ・コントローラ
・コンポーネント２７０２に組み込むことができる。終
端コンポーネント２７４１が、メモリ・コンポーネント
２７３１および２７３４の近くの読取クロック導体２７
２９の末端の近くに、好ましくはメモリ・モジュール２
７３０内で結合される。
【０１９０】スライスされたデータ・バスを、メモリ・
システム内のメモリ・コンポーネントの複数のランクお
よび複数のメモリ・コンポーネントに拡張することがで
きる。この例では、各モジュールのスライスごとに専用
のデータ・バスがある。各データ・バスは、各モジュー
ル上のメモリ・デバイスのランクによって共有される。
ワイヤがメイン・プリント配線基板からモジュールに移
行する時にワイヤのインピーダンスを整合させ、その結
果、性能を損なう範囲まで異ならないようにすることが
好ましい。いくつかの実施形態では、終端コンポーネン
トが、各モジュール上にある。データと共に移動する専
用の読取クロックおよび書込クロックが、データ・バス
ごとに図示されているが、これらを仮想クロックとみな
すことができる。すなわち、読取クロックおよび書込ク
ロックを、既に説明した例示的システムのようにアドレ
ス／制御クロックから合成することができる。
【０１９１】図２８は、本発明の実施形態による、複数
のランクのメモリ・コンポーネントおよび複数のメモリ
・モジュールを含むメモリ・システムを示すブロック図
である。このメモリ・システムには、メモリ・コントロ
ーラ・コンポーネント２８０２、メモリ・モジュール２
８０３、メモリ・モジュール２８３０、書込クロック２
８０５、読取クロック２８０６、スプリッティング・コ
ンポーネント２８４２、スプリッティング・コンポーネ
ント２８４３、スプリッティング・コンポーネント２８
４８、スプリッティング・コンポーネント２８４９、ス
プリッティング・コンポーネント２８５０、スプリッテ
ィング・コンポーネント２８５１、終端コンポーネント
２８２０、終端コンポーネント２８２４、終端コンポー
ネント２８８０、および終端コンポーネント２８８１が
含まれる。
【０１９２】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
２８０３の第１ランクには、メモリ・コンポーネント２
８１６、２８１７、および２８１８が含まれる。メモリ
・モジュール２８０３の第２ランクには、メモリ・コン
ポーネント２８４４、２８４５、および２８４６が含ま
れる。メモリ・モジュール２８３０の第１ランクには、
メモリ・コンポーネント２８３１、２８３２、および２
８３３が含まれる。メモリ・モジュール２８３０の第２
ランクには、メモリ・コンポーネント２８３４、２８３
５、および２８３６が含まれる。
【０１９３】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス２８１３、スライス２８１４、およびスライス２
８１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
複数のメモリ・モジュールにまたがる各スライスに、デ
ータ・バス２８０８、書込クロック導体２８１０、およ
び読取クロック導体２８１１が設けられる。データ・バ
ス２８０８は、メモリ・コントローラ・コンポーネント
２８０２に結合され、スプリッタ２８４８を介してメモ
リ・コンポーネント２８１６および２８４４に結合さ
れ、スプリッタ２８４９を介してメモリ・コンポーネン
ト２８３１および２８３４に結合される。終端コンポー
ネント２８２０が、メモリ・コントローラ・コンポーネ
ント２８０２の近くでデータ・バス２８０８に結合さ
れ、終端コンポーネント２８２０を、たとえばメモリ・
コントローラ・コンポーネント２８０２に組み込むこと
ができる。終端コンポーネント２８８０が、データ・バ
ス２８０８の反対の末端の近くで、スプリッタ２８４９
の近くに結合される。終端コンポーネント２８２１が、
メモリ・コンポーネント２８１６および２８４４の近く
に結合され、好ましくはメモリ・モジュール２８０３内
に設けられる。終端モジュール２８３８が、メモリ・コ
ンポーネント２８３１および２８３４の近くに結合さ
れ、好ましくはメモリ・モジュール２８３０内に設けら
れる。
【０１９４】書込クロック２８０５は、書込クロック導
体２８１０に結合され、書込クロック導体２８１０は、
メモリ・コントローラ・コンポーネント２８０２に結合
され、スプリッタ２８５０を介してメモリ・コンポーネ
ント２８１６および２８４４に結合され、スプリッタ２
８５１を介してメモリ・コンポーネント２８３１および
２８３４に結合される。終端コンポーネント２８８１
が、書込クロック導体２８１０の末端の近くで、スプリ
ッタ２８５１の近くに結合される。終端コンポーネント
２８２３が、メモリ・コンポーネント２８１６および２
８４４の近くに、好ましくはメモリ・モジュール２８０
３内で結合される。終端コンポーネント２８３９が、メ
モリ・コンポーネント２８３１および２８３４の近く
に、好ましくはメモリ・モジュール２８３０内で結合さ
れる。
【０１９５】読取クロック２８０６が、読取クロック導
体２８１１に結合され、読取クロック導体２８１１は、
スプリッティング・コンポーネント２８４３を介してメ
モリ・コンポーネント２８３１および２８３４に結合さ
れ、スプリッティング・コンポーネント２８４２を介し
てメモリ・コントローラ・コンポーネント２８０２とメ
モリ・コンポーネント２８１６および２８４４に結合さ
れる。終端コンポーネント２８２４が、メモリ・コント
ローラ・コンポーネント２８０２の近くに結合され、終
端コンポーネント２８２４を、たとえばメモリ・コント
ローラ・コンポーネント２８０２に組み込むことができ
る。終端コンポーネント２８２５が、読取クロック導体
２８１１の末端の近くでメモリ・コンポーネント２８１
６および２８４４の近くに、好ましくはメモリ・モジュ
ール２８０３内で結合される。終端コンポーネント２８
４１が、読取クロック導体２８１１の末端の近くでメモ
リ・コンポーネント２８３１および２８３４の近くに、
好ましくはメモリ・モジュール２８３０内で結合され
る。
【０１９６】図からわかるように、この例では、図２８
に示されているようにすべてのメモリ・モジュールによ
って共有されるデータ・スライスごとに１つのデータ・
バスが使用される。この例では、各データ・ワイヤが、
ある形のスプリッティング・コンポーネントＳを使用し
てタッピングされる。このスプリッタは、受動インピー
ダンス・マッチャ（デルタ構成またはｙ構成の３つの抵
抗）もしくはなんらかの形の能動バッファまたはスイッ
チ要素とすることができる。どちらの場合でも、各ワイ
ヤの電気インピーダンスが、その長さに沿って維持され
（製造限度内で）、その結果、信号の完全性が高く保た
れる。前の構成と同様に、スプリットされたデータ・バ
スのそれぞれが、メモリ・モジュール上で、スライス内
のすべてのメモリ・コンポーネントを通り、終端コンポ
ーネントへルーティングされる。
【０１９７】図２９は、本発明の実施形態による、複数
のランクのメモリ・コンポーネントおよび複数のメモリ
・モジュールを含むメモリ・システムを示すブロック図
である。このメモリ・システムには、メモリ・コントロ
ーラ・コンポーネント２９０２、メモリ・モジュール２
９０３、メモリ・モジュール２９３０、書込クロック２
９０５、読取クロック２９０６、終端コンポーネント２
９２０、終端コンポーネント２９２１、終端コンポーネ
ント２９２３、および終端コンポーネント２９２４が含
まれる。
【０１９８】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
２９０３の第１ランクに、メモリ・コンポーネント２９
１６、２９１７、および２９１８が含まれる。メモリ・
モジュール２９０３の第２ランクに、メモリ・コンポー
ネント２９４４、２９４５、および２９４６が含まれ
る。メモリ・モジュール２９３０の第１ランクに、メモ
リ・コンポーネント２９３１、２９３２、および２９３
３が含まれる。メモリ・モジュール２９３０の第２ラン
クに、メモリ・コンポーネント２９３４、２９３５、お
よび２９３６が含まれる。
【０１９９】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス２９１３、スライス２９１４、およびスライス２
９１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
メモリ・モジュールにまたがる各スライスが、共通のデ
イジー・チェイン接続されたデータ・バス２９０８、共
通のデイジー・チェイン接続された書込クロック導体２
９１０、および共通のデイジー・チェイン接続された読
取クロック導体２９１１を共有する。データ・バス２９
０８は、メモリ・コントローラ・コンポーネント２９０
２、メモリ・コンポーネント２９１６、メモリ・コンポ
ーネント２９４４、メモリ・コンポーネント２９３１、
およびメモリ・コンポーネント２９３４に結合される。
終端コンポーネント２９２０が、メモリ・コントローラ
・コンポーネント２９０２の近くでデータ・バス２９０
８に結合され、終端コンポーネント２９２０を、たとえ
ばメモリ・コントローラ・コンポーネント２９０２に組
み込むことができる。終端コンポーネント２９２１が、
データ・バス２９０８の反対の末端の近くに結合され
る。
【０２００】書込クロック２９０５が、書込クロック導
体２９１０に結合され、書込クロック導体２９１０は、
メモリ・コントローラ・コンポーネント２９０２と、メ
モリ・コンポーネント２９１６、２９４４、２９３１、
および２９３４に結合される。終端コンポーネント２９
２３が、書込クロック導体２９１０の末端の近くに結合
される。読取クロック２９０６が、読取クロック導体２
９１１に結合され、読取クロック導体２９１１は、メモ
リ・コントローラ・コンポーネント２９０２と、メモリ
・コンポーネント２９１６、２９４４、２９３１、およ
び２９３４に結合される。終端コンポーネント２９２４
が、メモリ・コントローラ・コンポーネント２９０２の
近くに結合され、終端コンポーネント２９２４を、たと
えばメモリ・コントローラ・コンポーネント２９０２に
組み込むことができる。
【０２０１】この実施形態では、データ・スライスごと
に単一のデータ・バスがあるが、スプリッティング・コ
ンポーネントを使用するのではなく、各データ・ワイヤ
が、メモリ・モジュール上で、スライスのすべてのメモ
リ・コンポーネントを通り、モジュールから出てメイン
・ボードにルーティングされて、別のメモリ・モジュー
ルを「チェイン」するか、終端コンポーネントに入る。
上でデータ・バスに関して説明した同一の３つの構成代
替案は、複数モジュール、複数ランク・メモリ・システ
ム内の共通制御／アドレス・バスにも適用可能である。
【０２０２】図３０は、本発明の実施形態による、メモ
リ・モジュールごとの専用の制御／アドレス・バスを有
する複数のランクのメモリ・コンポーネントと複数のメ
モリ・モジュールを含むメモリ・システムを示すブロッ
ク図である。このメモリ・システムには、メモリ・コン
トローラ・コンポーネント３００２、メモリ・モジュー
ル３００３、メモリ・モジュール３０３０、アドレス／
制御クロック３００４、アドレス／制御クロック３０５
３、終端コンポーネント３０５２、および終端コンポー
ネント３０５６が含まれる。
【０２０３】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
３００３の第１ランクに、メモリ・コンポーネント３０
１６、３０１７、および３０１８が含まれる。メモリ・
モジュール３００３の第２ランクに、メモリ・コンポー
ネント３０４４、３０４５、および３０４６が含まれ
る。メモリ・モジュール３０３０の第１ランクに、メモ
リ・コンポーネント３０３１、３０３２、および３０３
３が含まれる。メモリ・モジュール３０３０の第２ラン
クに、メモリ・コンポーネント３０３４、３０３５、お
よび３０３６が含まれる。
【０２０４】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス３０１３、スライス３０１４、およびスライス３
０１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
各メモリ・モジュールに、それ自体のアドレス・バス３
００７およびアドレス／制御クロック導体３０１０が設
けられる。アドレス・バス３００７は、メモリ・コント
ローラ・コンポーネント３００２と、メモリ・コンポー
ネント３０１６、３０１７、３０１８、３０４４、３０
４５、および３０４６に結合される。終端コンポーネン
ト３０５２が、メモリ・コントローラ・コンポーネント
３００２の近くでアドレス・バス３００７に結合され、
終端コンポーネント３０５２を、たとえばメモリ・コン
トローラ・コンポーネント３００２に組み込むことがで
きる。終端コンポーネント３０１９が、アドレス・バス
３００７の反対の末端の近くに結合され、好ましくはメ
モリ・モジュール３００３内に設けられる。アドレス／
制御クロック３００４が、アドレス／制御クロック導体
３００９に結合され、アドレス／制御クロック導体３０
０９は、メモリ・コントローラ・コンポーネント３００
２と、メモリ・コンポーネント３０１６、３０１７、３
０１８、３０４４、３０４５、および３０４６に結合さ
れる。終端コンポーネント３０２２が、アドレス／制御
クロック導体３００９の末端の近くに、好ましくはメモ
リ・モジュール３００３内で結合される。
【０２０５】メモリ・モジュール３０３０に、アドレス
・バス３０５４とアドレス／制御クロック導体３０５５
が設けられる。アドレス・バス３０５４は、メモリ・コ
ントローラ・コンポーネント３００２と、メモリ・コン
ポーネント３０３１、３０３２、３０３３、３０３４、
３０３５、および３０３６に結合される。終端コンポー
ネント３０５６が、メモリ・コントローラ・コンポーネ
ント３００２の近くでアドレス・バス３０５４に結合さ
れ、終端コンポーネント３０５６を、たとえばメモリ・
コントローラ・コンポーネント３００２に組み込むこと
ができる。終端コンポーネント３０５７が、アドレス・
バス３０５４の反対の末端の近くに結合され、好ましく
はメモリ・モジュール３０３０内に設けられる。アドレ
ス／制御クロック３０５３が、アドレス／制御クロック
導体３０５５に結合され、アドレス／制御クロック導体
３０５５は、メモリ・コントローラ・コンポーネント３
００２と、メモリ・コンポーネント３０３１、３０３
２、３０３３、３０３４、３０３５、および３０３６に
結合される。終端コンポーネント３０５８が、アドレス
／制御クロック導体３０５５の末端の近くに、好ましく
はメモリ・モジュール３０３０内で結合される。
【０２０６】各制御／アドレス・ワイヤは、メモリ・モ
ジュール上で、すべてのメモリ・コンポーネントを通
り、終端コンポーネントへルーティングされる。ワイヤ
・ルーティングは、モジュール上のランクの方向で図示
されているが、スライスの方向にルーティングすること
もできる。
【０２０７】図３１は、本発明の実施形態による、メモ
リ・モジュールの間で共有される単一の制御／アドレス
・バスを有する複数のランクのメモリ・コンポーネント
と複数のメモリ・モジュールを含むメモリ・システムを
示すブロック図である。このメモリ・システムには、メ
モリ・コントローラ・コンポーネント３１０２、メモリ
・モジュール３１０３、メモリ・モジュール３１３０、
アドレス／制御クロック３１０４、スプリッティング・
コンポーネント３１５９、スプリッティング・コンポー
ネント３１６０、スプリッティング・コンポーネント３
１６１、スプリッティング・コンポーネント３１６２、
終端コンポーネント３１６３、および終端コンポーネン
ト３１６４が含まれる。
【０２０８】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
３１０３の第１ランクに、メモリ・コンポーネント３１
１６、３１１７、および３１１８が含まれる。メモリ・
モジュール３１０３の第２ランクに、メモリ・コンポー
ネント３１４４、３１４５、および３１４６が含まれ
る。メモリ・モジュール３１３０の第１ランクに、メモ
リ・コンポーネント３１３１、３１３２、および３１３
３が含まれる。メモリ・モジュール３１３０の第２ラン
クに、メモリ・コンポーネント３１３４、３１３５、お
よび３１３６が含まれる。
【０２０９】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス３１１３、スライス３１１４、およびスライス３
１１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
アドレス・バス３１０７およびアドレス／制御クロック
導体３１０９が、複数のメモリ・モジュールの間で各メ
モリ・コンポーネントに結合される。アドレス・バス３
１０７が、メモリ・コントローラ・コンポーネント３１
０２に結合され、スプリッタ３１５９を介してメモリ・
コンポーネント３１１６、３１１７、３１１８、３１４
４、３１４５、および３１４６に結合され、スプリッタ
３１６１を介してメモリ・コンポーネント３１３１、３
１３２、３１３３、３１３４、３１３５、および３１３
６に結合される。終端コンポーネント３１５２が、メモ
リ・コントローラ・コンポーネント３１０２の近くでア
ドレス・バス３１０７に結合され、終端コンポーネント
３１５２を、たとえばメモリ・コントローラ・コンポー
ネント３１０２に組み込むことができる。終端コンポー
ネント３１６３が、アドレス・バス３１０７の反対の末
端の近くで、スプリッタ３１６１の近くに結合される。
終端コンポーネント３１１９が、アドレス・バス３１０
７に、好ましくはメモリ・モジュール３１０３内で結合
される。終端コンポーネント３１５７が、アドレス・バ
ス３１０７に、好ましくはメモリ・モジュール３１３０
内で結合される。
【０２１０】アドレス／制御クロック３１０４が、アド
レス／制御クロック導体３１０９に結合され、アドレス
／制御クロック導体３１０９は、メモリ・コントローラ
・コンポーネント３１０２に結合され、スプリッタ３１
６０を介してメモリ・コンポーネント３１１６、３１１
７、３１１８、３１４４、３１４５、および３１４６に
結合され、スプリッタ３１６２を介してメモリ・コンポ
ーネント３１３１、３１３２、３１３３、３１３４、３
１３５、および３１３６に結合される。終端コンポーネ
ント３１６４が、アドレス／制御クロック導体３１０９
の末端の近くで、スプリッタ３１６２の近くに結合され
る。終端コンポーネント３１２２が、アドレス／制御ク
ロック導体３１０９に、好ましくはメモリ・モジュール
３１０３内で結合される。終端コンポーネント３１５８
が、アドレス／制御クロック導体３１０９に、好ましく
はメモリ・モジュール３１３０内で結合される。
【０２１１】この例では、各制御／アドレス・ワイヤ
が、ある形のスプリッティング・コンポーネントＳを使
用してタッピングされる。このスプリッタは、受動イン
ピーダンス・マッチャ（デルタ構成またはｙ構成の３つ
の抵抗）もしくはなんらかの形の能動バッファまたはス
イッチ要素とすることができる。どちらの場合でも、各
ワイヤの電気インピーダンスが、その長さに沿って維持
され（製造限度内で）、その結果、信号の完全性が高く
保たれる。前の構成と同様に、スプリットされた制御／
アドレス・バスのそれぞれが、メモリ・モジュール上
で、すべてのメモリ・コンポーネントを通り、終端コン
ポーネントへルーティングされる。
【０２１２】図３２は、本発明の実施形態による、すべ
てのメモリ・モジュールによって共有される単一の制御
／アドレス・バスを有する複数のランクのメモリ・コン
ポーネントと複数のメモリ・モジュールを含むメモリ・
システムを示すブロック図である。このメモリ・システ
ムには、メモリ・コントローラ・コンポーネント３２０
２、メモリ・モジュール３２０３、メモリ・モジュール
３２３０、アドレス／制御クロック３２０４、終端コン
ポーネント３２１９、および終端コンポーネント３２２
２が含まれる。
【０２１３】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
３２０３の第１ランクに、メモリ・コンポーネント３２
１６、３２１７、および３２１８が含まれる。メモリ・
モジュール３２０３の第２ランクに、メモリ・コンポー
ネント３２４４、３２４５、および３２４６が含まれ
る。メモリ・モジュール３２３０の第１ランクに、メモ
リ・コンポーネント３２３１、３２３２、および３２３
３が含まれる。メモリ・モジュール３２３０の第２ラン
クに、メモリ・コンポーネント３２３４、３２３５、お
よび３２３６が含まれる。
【０２１４】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス３２１３、スライス３２１４、およびスライス３
２１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
メモリ・モジュールのメモリ・コンポーネントが、共通
のデイジー・チェイン接続されたアドレス・バス３２０
７および共通のデイジー・チェイン接続されたアドレス
／制御クロック導体３２０９を共有する。アドレス・バ
ス３２０７は、メモリ・コントローラ・コンポーネント
３２０２と、メモリ・コンポーネント３２１６、３２１
７、３２１８、３２４４、３２４５、３２４６、３２３
１、３２３２、３２３３、３２３４、３２３５、および
３２３６に結合される。終端コンポーネント３２５２
が、メモリ・コントローラ・コンポーネント３２０２の
近くでアドレス・バス３２０７に結合され、終端コンポ
ーネント３２５２を、たとえばメモリ・コントローラ・
コンポーネント３２０２に組み込むことができる。終端
コンポーネント３２１９が、アドレス・バス３２０７の
反対の末端の近くに結合される。
【０２１５】アドレス／制御クロック３２０４が、アド
レス／制御クロック導体３２０９に結合され、アドレス
／制御クロック導体３２０９は、メモリ・コントローラ
・コンポーネント３２０２と、メモリ・コンポーネント
３２１６、３２１７、３２１８、３２４４、３２４５、
３２４６、３２３１、３２３２、３２３３、３２３４、
３２３５、および３２３６に結合される。終端コンポー
ネント３２２２が、アドレス／制御クロック導体３２０
９の末端の近くに結合される。
【０２１６】図３１のメモリ・システムと異なって、あ
る種のスプリッティング・コンポーネントを使用するの
ではなく、各制御／アドレス・ワイヤが、メモリ・モジ
ュール上で、すべてのメモリ・コンポーネントを通っ
て、モジュールから出てメイン・ボードにルーティング
されて、別のメモリ・モジュールをチェインするか、終
端コンポーネントに入る。
【０２１７】同一の３つの構成の代替案が、複数モジュ
ール複数ランク・メモリ・システム内のスライスされた
制御／アドレス・バスについて可能である。これは、こ
こまでで説明したシステムからの逸脱を表す。すなわ
ち、前のシステムのすべてが、制御／アドレス・バスを
有したが、この制御／アドレス・バスは、メモリ・スラ
イスにまたがって共通であった。そのかわりに、スライ
スごとにアドレス／制御バスを設けることも可能であ
る。各バスは、スライスごとのデータ・バスに沿ってル
ーティングされることが好ましく、書込動作だけを実行
するデータ・バスと同一のトポロジ特性を有することが
好ましい。
【０２１８】図３３は、本発明の実施形態による、メモ
リ・モジュールごとの専用のスライスされた制御／アド
レス・バスを有する複数のランクのメモリ・コンポーネ
ントと複数のメモリ・モジュールを含むメモリ・システ
ムを示すブロック図である。このメモリ・システムに
は、メモリ・コントローラ・コンポーネント３３０２、
メモリ・モジュール３３０３、メモリ・モジュール３３
３０、アドレス／制御クロック３３０４、アドレス／制
御クロック３３５３、終端コンポーネント３３５２、お
よび終端コンポーネント３３５６が含まれる。
【０２１９】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
３３０３の第１ランクに、メモリ・コンポーネント３３
１６、３３１７、および３３１８が含まれる。メモリ・
モジュール３３０３の第２ランクに、メモリ・コンポー
ネント３３４４、３３４５、および３３４６が含まれ
る。メモリ・モジュール３３３０の第１ランクに、メモ
リ・コンポーネント３３３１、３３３２、および３３３
３が含まれる。メモリ・モジュール３３３０の第２ラン
クに、メモリ・コンポーネント３３３４、３３３５、お
よび３３３６が含まれる。
【０２２０】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス３３１３、スライス３３１４、およびスライス３
３１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
各メモリ・モジュール内の各スライスに、それ自体のア
ドレス・バス３３０７とアドレス／制御クロック導体３
３１０が設けられる。アドレス・バス３３０７は、メモ
リ・コントローラ・コンポーネント３３０２と、メモリ
・コンポーネント３３１６および３３４４に結合され
る。終端コンポーネント３３５２が、メモリ・コントロ
ーラ・コンポーネント３３０２の近くでアドレス・バス
３３０７に結合され、終端コンポーネント３３５２を、
たとえばメモリ・コントローラ・コンポーネント３３０
２に組み込むことができる。終端コンポーネント３３１
９が、アドレス・バス３３０７の反対の末端の近くに結
合され、好ましくはメモリ・モジュール３３０３内に設
けられる。アドレス／制御クロック３３０４が、アドレ
ス／制御クロック導体３３０９に結合され、アドレス／
制御クロック導体３３０９は、メモリ・コントローラ・
コンポーネント３３０２と、メモリ・コンポーネント３
３１６および３３４４に結合される。終端コンポーネン
ト３３２２が、アドレス／制御クロック導体３３０９の
末端の近くに、好ましくはメモリ・モジュール３３０３
内で結合される。
【０２２１】メモリ・モジュール３３３０に、アドレス
・バス３３５４およびアドレス／制御クロック導体３３
５５が設けられる。アドレス・バス３３５４は、メモリ
・コントローラ・コンポーネント３３０２と、メモリ・
コンポーネント３３３１および３３３４に結合される。
終端コンポーネント３３５６が、メモリ・コントローラ
・コンポーネント３３０２の近くでアドレス・バス３３
５４に結合され、終端コンポーネント３３５６を、たと
えばメモリ・コントローラ・コンポーネント３３０２に
組み込むことができる。終端コンポーネント３３５７
が、アドレス・バス３３５４の反対の末端の近くに結合
され、好ましくはメモリ・モジュール３３３０内に設け
られる。アドレス／制御クロック３３５３が、アドレス
／制御クロック導体３３５５に結合され、アドレス／制
御クロック導体３３５５は、メモリ・コントローラ・コ
ンポーネント３３０２と、メモリ・コンポーネント３３
３１および３３３４に結合される。終端コンポーネント
３３５８が、アドレス／制御クロック導体３３５５の末
端の近くに、好ましくはメモリ・モジュール３３３０内
で結合される。各制御／アドレス・ワイヤは、メモリ・
モジュール上で、スライス内のすべてのメモリ・コンポ
ーネントを通り、終端コンポーネントへルーティングさ
れる。
【０２２２】図３４は、本発明の実施形態による、すべ
てのメモリ・モジュールによって共有される単一の制御
／アドレス・バスを有する複数のランクのメモリ・コン
ポーネントと複数のメモリ・モジュールを含むメモリ・
システムを示すブロック図である。このメモリ・システ
ムには、メモリ・コントローラ・コンポーネント３４０
２、メモリ・モジュール３４０３、メモリ・モジュール
３４３０、アドレス／制御クロック３４０４、スプリッ
ティング・コンポーネント３４５９、スプリッティング
・コンポーネント３４６０、スプリッティング・コンポ
ーネント３４６１、スプリッティング・コンポーネント
３４６２、終端コンポーネント３４６３、および終端コ
ンポーネント３４６４が含まれる。
【０２２３】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
３４０３の第１ランクに、メモリ・コンポーネント３４
１６、３４１７、および３４１８が含まれる。メモリ・
モジュール３４０３の第２ランクに、メモリ・コンポー
ネント３４４４、３４４５、および３４４６が含まれ
る。メモリ・モジュール３４３０の第１ランクに、メモ
リ・コンポーネント３４３１、３４３２、および３４３
３が含まれる。メモリ・モジュール３４３０の第２ラン
クに、メモリ・コンポーネント３４３４、３４３５、お
よび３４３６が含まれる。
【０２２４】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス３４１３、スライス３４１４、およびスライス３
４１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
アドレス・バス３４０７およびアドレス／制御クロック
導体３４０９が、複数のメモリ・モジュールの間の１ス
ライスの各メモリ・コンポーネントに結合される。アド
レス・バス３４０７は、メモリ・コントローラ・コンポ
ーネント３４０２に結合され、スプリッタ３４５９を介
してメモリ・コンポーネント３４１６および３４４４に
結合され、スプリッタ３４６１を介してメモリ・コンポ
ーネント３４３１および３４３４に結合される。終端コ
ンポーネント３４５２が、メモリ・コントローラ・コン
ポーネント３４０２の近くでアドレス・バス３４０７に
結合され、終端コンポーネント３４５２を、たとえばメ
モリ・コントローラ・コンポーネント３４０２に組み込
むことができる。終端コンポーネント３４６３が、アド
レス・バス３４０７の反対の末端の近くで、スプリッタ
３４６１の近くに結合される。終端コンポーネント３４
１９が、アドレス・バス３４０７に、好ましくはメモリ
・モジュール３４０３内で結合される。終端コンポーネ
ント３４５７が、アドレス・バス３４０７に、好ましく
はメモリ・モジュール３４３０内で結合される。
【０２２５】アドレス／制御クロック３４０４が、アド
レス／制御クロック導体３４０９に結合され、アドレス
／制御クロック導体３４０９は、メモリ・コントローラ
・コンポーネント３４０２に結合され、スプリッタ３４
６０を介してメモリ・コンポーネント３４１６および３
４４４に結合され、スプリッタ３４６２を介してメモリ
・コンポーネント３４３１および３４３４に結合され
る。終端コンポーネント３４６４が、アドレス／制御ク
ロック導体３４０９の末端の近くで、スプリッタ３４６
２の近くに結合される。終端コンポーネント３４２２
が、アドレス／制御クロック導体３４０９に、好ましく
はメモリ・モジュール３４０３内で結合される。終端コ
ンポーネント３４５８が、アドレス／制御クロック導体
３４０９に、好ましくはメモリ・モジュール３４３０内
で結合される。
【０２２６】この例では、各制御／アドレス・ワイヤ
が、ある形のスプリッティング・コンポーネントＳを使
用してタッピングされる。このスプリッタは、受動イン
ピーダンス・マッチャ（デルタ構成またはｙ構成の３つ
の抵抗）もしくはなんらかの形の能動バッファまたはス
イッチ要素とすることができる。どちらの場合でも、各
ワイヤの電気インピーダンスが、その長さに沿って維持
され（製造限度内で）、その結果、信号の完全性が高く
保たれる。前の構成と同様に、スプリットされた制御／
アドレス・バスのそれぞれが、メモリ・モジュール上
で、すべてのメモリ・コンポーネントを通り、終端コン
ポーネントへルーティングされる。
【０２２７】図３５は、本発明の実施形態による、すべ
てのメモリ・モジュールによって共有される単一の制御
／アドレス・バスを有する複数のランクのメモリ・コン
ポーネントと複数のメモリ・モジュールを含むメモリ・
システムを示すブロック図である。このメモリ・システ
ムには、メモリ・コントローラ・コンポーネント３５０
２、メモリ・モジュール３５０３、メモリ・モジュール
３５３０、アドレス／制御クロック３５０４、終端コン
ポーネント３５１９、および終端コンポーネント３５２
２が含まれる。
【０２２８】各メモリ・モジュール内で、メモリ・コン
ポーネントがランクに編成される。メモリ・モジュール
３５０３の第１ランクに、メモリ・コンポーネント３５
１６、３５１７、および３５１８が含まれる。メモリ・
モジュール３５０３の第２ランクに、メモリ・コンポー
ネント３５４４、３５４５、および３５４６が含まれ
る。メモリ・モジュール３５３０の第１ランクに、メモ
リ・コンポーネント３５３１、３５３２、および３５３
３が含まれる。メモリ・モジュール３５３０の第２ラン
クに、メモリ・コンポーネント３５３４、３５３５、お
よび３５３６が含まれる。
【０２２９】このメモリ・システムは、メモリ・コント
ローラ・コンポーネントおよびメモリ・モジュールにま
たがるスライスに編成される。このスライスの例に、ス
ライス３５１３、スライス３５１４、およびスライス３
５１５が含まれる。各スライスに、各ランクの１つのメ
モリ・コンポーネントが含まれる。この実施形態では、
メモリ・モジュールにまたがる各スライスが、共通のデ
イジー・チェイン接続されたアドレス・バス３５０７お
よび共通のデイジー・チェイン接続されたアドレス／制
御クロック導体３５０９を共有する。アドレス・バス３
５０７は、メモリ・コントローラ・コンポーネント３５
０２と、メモリ・コンポーネント３５１６、３５４４、
３５３１、および３５３４に結合される。終端コンポー
ネント３５５２が、メモリ・コントローラ・コンポーネ
ント３５０２の近くでアドレス・バス３５０７に結合さ
れ、終端コンポーネント３５５２を、たとえばメモリ・
コントローラ・コンポーネント３５０２に組み込むこと
ができる。終端コンポーネント３５１９が、アドレス・
バス３５０７の反対の末端の近くに結合される。
【０２３０】アドレス／制御クロック３５０４が、アド
レス／制御クロック導体３５０９に結合され、アドレス
／制御クロック導体３５０９は、メモリ・コントローラ
・コンポーネント３５０２と、メモリ・コンポーネント
３５１６、３５４４、３５３１、および３５３４に結合
される。終端コンポーネント３５２２が、アドレス／制
御クロック導体３５０９の末端の近くに結合される。
【０２３１】図３４のメモリ・システムと異なって、あ
る種のスプリッティング・コンポーネントを使用するの
ではなく、各制御／アドレス・ワイヤが、メモリ・モジ
ュール上で、すべてのメモリ・コンポーネントを通っ
て、モジュールから出てメイン・ボードにルーティング
されて、別のメモリ・モジュールをチェインするか、終
端コンポーネントに入る。
【０２３２】上で説明した図面を参照するとわかるよう
に、本発明の実施形態を用いると、メモリ・システム、
メモリ・コンポーネント、またはメモリ・コントローラ
・コンポーネントもしくはこれらの組合せの実施が可能
になる。これらの実施形態で、スキューを、ビット時間
に従ってまたはタイミング信号に従ってもしくはその両
方で測定することができる。いくつかの実施形態では、
メモリ・コントローラ・コンポーネント内のロジック
が、スキューに対処し、他の実施形態では、メモリ・コ
ンポーネント内のロジックが、スキューに対処する。ス
キューは、ビット時間またはサイクル・タイムより大き
いものとすることができる。
【０２３３】本発明の一実施形態は、第１信号を搬送す
る第１ワイヤを有するメモリ・モジュールを提供する。
第１ワイヤは、第１モジュール接点ピンに接続される。
第１ワイヤは、第１メモリ・コンポーネントの第１ピン
に接続される。第１ワイヤは、第１終端デバイスに接続
される。第１ワイヤは、メモリ・モジュール上のその全
長に沿ってほぼ一定の第１インピーダンス値を維持す
る。終端コンポーネントは、この第１インピーダンス値
にほぼ一致する。任意選択として、第１ワイヤが接続さ
れない第２メモリ・コンポーネントがある。任意選択と
して、第１信号が、主に、通常動作中の制御情報、アド
レス情報、およびデータ情報から選択される情報を搬送
する。任意選択として、終端デバイスが、メモリ・モジ
ュール上の、第１メモリ・コンポーネントと別のコンポ
ーネントである。任意選択として、終端デバイスが、メ
モリ・モジュール上で第１メモリ・コンポーネントに一
体化される。そのようなメモリ・モジュールを、メモリ
・コントローラ・コンポーネントに接続することがで
き、メモリ・システム内で使用することができる。
【０２３４】本発明の一実施形態は、第１信号を搬送す
る第１ワイヤおよび第２信号を搬送する第２ワイヤを有
するメモリ・モジュールを提供する。第１ワイヤは、第
１モジュール接点ピンに接続される。第２ワイヤは、第
２モジュール接点ピンに接続される。第１ワイヤは、第
１メモリ・コンポーネントの第１ピンに接続される。第
２ワイヤは、第１メモリ・コンポーネントの第２ピンに
接続される。第１ワイヤは、第２メモリ・コンポーネン
トの第３ピンに接続される。第２ワイヤは、第２メモリ
・コンポーネントのピンに接続されない。第１ワイヤ
は、第１終端デバイスに接続される。第２ワイヤは、第
２終端デバイスに接続される。第１ワイヤは、メモリ・
モジュール上でその全長に沿ってほぼ一定の第１インピ
ーダンス値を維持する。第２ワイヤは、メモリ・モジュ
ール上でその全長に沿ってほぼ一定の第２インピーダン
ス値を維持する。第１終端コンポーネントは、第１イン
ピーダンス値にほぼ一致する。第２終端コンポーネント
は、第２インピーダンス値にほぼ一致する。任意選択と
して、第１または第２の終端デバイスは、メモリ・モジ
ュール上で第１メモリ・コンポーネントと別のコンポー
ネントである。任意選択として、第１または第２の終端
デバイスが、メモリ・モジュール上で第１メモリ・コン
ポーネントに一体化される。任意選択として、第１信号
が、アドレス情報を搬送し、第２信号が、データ情報を
搬送する。そのようなメモリ・モジュールを、メモリ・
コントローラ・コンポーネントに接続することができ、
メモリ・システム内で使用することができる。
【０２３５】本発明の一実施形態は、メモリ・システム
でメモリ動作を行う方法を提供する。メモリ・システム
に、メモリ・コントローラ・コンポーネントとメモリ・
コンポーネントのランクとが含まれる。メモリ・コンポ
ーネントに、スライスが含まれる。スライスに、第１ス
ライスと第２スライスが含まれる。メモリ・コントロー
ラ・コンポーネントは、導体に結合され、この導体に
は、メモリ・コントローラ・コンポーネントを第１スラ
イスおよび第２スライスに接続する共通アドレス・バス
と、メモリ・コントローラ・コンポーネントを第１スラ
イスに接続する第１データ・バスと、メモリ・コントロ
ーラ・コンポーネントを第２スライスに接続する第２デ
ータ・バスとが含まれる。第１データ・バスは、第２デ
ータ・バスと別である。この方法には、導体の１つに信
号を供給するステップが含まれる。信号は、アドレス信
号、書込データ信号、または読取データ信号とすること
ができる。導体の１つの伝搬遅延は、信号によって表さ
れる情報の要素がその導体に印加される時間より長い。
任意選択として、この方法に、第１データ信号を第１デ
ータ・バスに供給し、第２データ信号を第２データ・バ
スに供給するステップを含めることができる。第１デー
タ信号は、特に第１スライスに関係し、第２データ信号
は、特に第２スライスに関係する。一例では、第１デー
タ信号が、第１スライスとの間でデータを搬送し、第２
データ信号が、第２スライスとの間でデータを搬送す
る。
【０２３６】本発明の一実施形態は、第１メモリ・コン
ポーネントと第２メモリ・コンポーネントの間でメモリ
動作を調整する方法を提供する。この方法には、第１タ
イム・インターバルに、共通アドレス・バスに第１メモ
リ・コンポーネントに関する第１アドレス信号を印加す
るステップが含まれる。共通アドレス・バスは、第１メ
モリ・コンポーネントおよび第２メモリ・コンポーネン
トに結合される。この方法には、第２タイム・インター
バールに、共通アドレス・バスに第２メモリ・コンポー
ネントに関する第２アドレス信号を印加するステップも
含まれる。第１タイム・インターバルは、共通アドレス
・バスの伝搬遅延より短く、第２タイム・インターバル
は、共通アドレス・バスの共通アドレス・バス伝搬遅延
より短い。この方法には、第１メモリ・コンポーネント
・タイミング信号を使用して、第１メモリ・コンポーネ
ントの第１メモリ動作を制御するステップも含まれる。
第１メモリ・コンポーネント・タイミング信号は、共通
アドレス・バス伝搬遅延と、第１メモリ・コンポーネン
トに結合された第１データ・バスの第１データ・バス伝
搬遅延との間の第１関係に依存する。この方法には、第
２メモリ・コンポーネント・タイミング信号を使用し
て、第２メモリ・コンポーネントの第２メモリ動作を制
御するステップも含まれる。第２メモリ・コンポーネン
ト・タイミング信号は、共通アドレス・バス伝搬遅延
と、第２メモリ・コンポーネントに結合された第２デー
タ・バスの第２データ・バス伝搬遅延との間の第２関係
に依存する。
【０２３７】本発明の一実施形態（説明Ｂと称する）
は、メモリ・コントローラ・コンポーネントと、単一メ
モリ・モジュール上のメモリ・コンポーネントの単一ラ
ンクと、ランクの連続するすべてのメモリ・コンポーネ
ントにコントローラを接続する共通アドレス・バスと、
ランクの各メモリ・コンポーネント（スライス）にコン
トローラを接続する別のデータ・バスと、コントローラ
から連続する各メモリ・コンポーネントを通って制御信
号およびアドレス信号を搬送するアドレス・バスと、ラ
ンクの各メモリ・コンポーネント（スライス）からコン
トローラに読取データ信号を搬送するデータ・バスと、
コントローラからランクの各メモリ・コンポーネント
（スライス）に書込データ信号を搬送するデータ・バス
と、コントローラからランクの各メモリ・コンポーネン
ト（スライス）に書込マスク信号を搬送するデータ・バ
スと（各スライスの読取データ信号および書込データ信
号が同一のデータ・バス・ワイヤを共有し（両方向）、
バスが、ワイヤ上で伝送される連続する情報が干渉しな
いように設計される）、制御信号およびアドレス信号を
伴い、情報を送出するためにコントローラによって使用
され、情報を受け取るためにメモリ・コンポーネントに
よって使用される周期的なクロック信号と、書込データ
信号および任意選択の書込マスク信号の各スライスを伴
い、情報を送出するためにコントローラによって使用さ
れ、情報を受け取るためにメモリ・コンポーネントによ
って使用される周期的なクロック信号と、読取データ信
号の各スライスを伴い、情報を送出するためにメモリ・
コンポーネントによって使用され、情報を受け取るため
にコントローラによって使用される周期的なクロック信
号とを有するメモリ・システムが提供される。
【０２３８】本発明の一実施形態（説明Ａと称する）
は、上の説明（説明Ｂ）の特徴を有すると共に、制御信
号およびアドレス信号に関連し、これらの信号の伝搬遅
延を複製し、情報を送出するためにコントローラによっ
て使用され、情報を受け取るためにメモリ・コンポーネ
ントによって使用されるタイミング信号と、書込データ
信号および任意選択の書込マスク信号の各スライスに関
連し、これらの信号の伝搬遅延を複製し、情報を送出す
るためにコントローラによって使用され、情報を受け取
るためにメモリ・コンポーネントによって使用されるタ
イミング信号と、読取データ信号の各スライスに関連
し、これらの信号の伝搬遅延を複製し、情報を送出する
ためにメモリ・コンポーネントによって使用され、情報
を受け取るためにコントローラによって使用されるタイ
ミング信号とを有し、コントローラから最後のメモリ・
コンポーネントへ制御信号およびアドレス信号を搬送す
るワイヤの伝搬遅延が、１つの情報がコントローラによ
ってそのワイヤ上で送出される時間より長い、メモリ・
システムを提供する。
【０２３９】本発明の一実施形態は、上の説明（説明
Ａ）の特徴を有し、コントローラからメモリ・コンポー
ネントへ書込データ信号および任意選択の書込マスク信
号を搬送するワイヤの伝搬遅延が、１つの情報がコント
ローラによってそのワイヤ上で送出される時間より長
い、メモリ・システムを提供する。
【０２４０】本発明の一実施形態は、上の説明（説明
Ａ）の特徴を有し、メモリ・コンポーネントからコント
ローラへ読取データ信号を搬送するワイヤの伝搬遅延
が、１つの情報がメモリ・コンポーネントによってその
ワイヤ上で送出される時間より長い、メモリ・システム
を提供する。
【０２４１】本発明の一実施形態は、上の説明（説明
Ａ）の特徴を有し、コントローラの書込データ・トラン
スミッタ・スライスのタイミング信号の整列が、ランク
内のスライスの数に無関係にほぼ同一に調整され、コン
トローラの読取データ・レシーバ・スライスのタイミン
グ信号の整列が、ランク内のスライスの数に無関係にほ
ぼ同一に調整され、コントローラの読取データ・レシー
バ・スライスのタイミング信号の整列が、書込データ・
トランスミッタ・スライスのタイミング信号とほぼ同一
に調整される、メモリ・システムを提供する。
【０２４２】本発明の一実施形態は、上の説明（説明
Ａ）の特徴を有し、コントローラの書込データ・トラン
スミッタ・スライスのタイミング信号の整列が、ほとん
ど互いに異なるように調整される、メモリ・システムを
提供する。
【０２４３】本発明の一実施形態は、上の説明（説明
Ａ）の特徴を有し、コントローラの読取データ・レシー
バ・スライスのタイミング信号の整列が、ほとんど互い
に異なるように調整される、メモリ・システムを提供す
る。
【０２４４】本発明の一実施形態は、上の説明（説明
Ａ）の特徴を有し、各メモリ・コンポーネントの読取デ
ータ・トランスミッタのタイミング信号の整列が、同一
のメモリ・コンポーネント内の書込データ・レシーバの
タイミング信号とほぼ同一に調整され、タイミング信号
の整列が、ランク内のメモリ・コンポーネント・スライ
スごとに異なる、メモリ・システムを提供する。
【０２４５】本発明の一実施形態は、上の説明（説明
Ａ）の特徴を有し、各メモリ・コンポーネントの書込デ
ータ・トランスミッタのタイミング信号の整列が、同一
のメモリ・コンポーネント内の読取データ・レシーバの
タイミング信号と異なるように調整される、メモリ・シ
ステムを提供する。
【０２４６】本明細書に記載の実施形態に対する多数の
変形形態が、本明細書に記載の請求項の範囲から逸脱せ
ずに可能である。これらの変形形態の例を、下で説明す
る。これらの例は、制御およびアドレス信号、読取デー
タ信号、書込データ信号、および任意選択として書込マ
スク信号に適用することができる。たとえば、信号に関
連するタイミング信号を、外部クロック・コンポーネン
トまたはコントローラ・コンポーネントによって生成す
ることができる。そのタイミング信号は、そのような信
号を搬送するワイヤと本質的に同一のトポロジを有する
ワイヤを進むことができる。そのタイミング信号は、そ
のような信号を搬送するワイヤに含まれる情報から、ま
たはそのような信号のいずれかに関連するタイミング信
号から、生成することができる。そのタイミング信号
を、情報のそれぞれがそのような信号を搬送するワイヤ
上に存在するインターバル中に絶対必要な回数だけアサ
ートすることができる。もう１つの変形形態として、絶
対必要な数の情報を、そのような信号に関連するタイミ
ング信号がアサートされるたびに、そのような信号を搬
送するワイヤ上でアサートすることができる。もう１つ
の変形形態として、絶対必要な数の情報を、そのような
信号に関連するタイミング信号が絶対必要な回数だけア
サートされるたびに、そのような信号を搬送するワイヤ
上でアサートすることができる。そのような信号に関連
するタイミング信号がアサートされる時点は、情報のそ
れぞれがそのような信号を搬送するワイヤに存在するタ
イム・インターバルに対するオフセットを有することが
できる。
【０２４７】他の変形形態の例として、信号の一部の終
端コンポーネントを、メイン・プリント配線基板、メモ
リ・モジュール基板、メモリ・コンポーネント、または
コントローラ・コンポーネントのいずれかの上に置くこ
とができる。また、複数のランクのメモリ・コンポーネ
ントを、メモリ・モジュール上に設け、一部の制御およ
びアドレス信号をすべてのメモリ・コンポーネントに接
続し、一部の制御およびアドレス信号をメモリ・コンポ
ーネントの一部に接続することができる。メモリ・コン
ポーネントの複数のモジュールが、メモリ・システム内
に存在し、一部の制御およびアドレス信号をすべてのメ
モリ・コンポーネントに接続し、一部の制御およびアド
レス信号をメモリ・コンポーネントの一部に接続するこ
とも可能である。
【０２４８】したがって、さまざまな位置に配置された
メモリ・コンポーネントの間でメモリ動作を調整する方
法および装置を説明した。さまざまな態様における本発
明の他の変形形態および修正形態の実施が、当業者に明
白であり、本発明が、説明した特定の実施形態に制限さ
れないことを理解されたい。したがって、本明細書に開
示され請求される基本の基礎となる原理の趣旨および範
囲に含まれるすべての修正形態、変形形態、および同等
物が、本発明に含まれることが企図されている。
【図面の簡単な説明】
【図１】本発明の実施形態を実施することができる、メ
モリ・コンポーネントの単一のランクを有するメモリ・
システムを示すブロック図である。
【図２】本発明の実施形態による、図１に示されたもの
などのメモリ・システムのメモリ・コンポーネントのラ
ンクの１スライスのクロッキングの詳細を示すブロック
図である。
【図３】他の図のタイミング図で使用されるアドレス・
タイミングおよび制御タイミングの表記を示すタイミン
グ図である。
【図４】他の図のタイミング図で使用されるデータ・タ
イミングの表記を示すタイミング図である。
【図５】本発明の実施形態による、アドレスおよび制御
バス（Ａｄｄｒ／ＣｔｒｌまたはＡＣS,M）上で通信さ
れる信号のタイミングを示すタイミング図である。
【図６】本発明の実施形態による、データ・バス（ＤＱ
S,M）上で通信される信号のタイミングを示すタイミン
グ図である。
【図７】本発明の実施形態による、メモリ・コントロー
ラ・コンポーネントでのシステム・タイミングを示すタ
イミング図である。
【図８】本発明の実施形態による、ランク１のスライス
１のメモリ・コンポーネントでのクロックＡＣｌｋ
S1,M1、ＷＣｌｋS1,M1、およびＲＣｌｋS1,M1の整列を
示すタイミング図である。
【図９】本発明の実施形態による、ランク１のスライス
ＮSのメモリ・コンポーネントでのクロックＡＣｌ
ｋSNs、M1、ＷＣｌｋSNs、M1、およびＲＣｌｋSNs、M1の整
列を示すタイミング図である。
【図１０】本発明の実施形態による、図１に示されたも
のなどのメモリ・システムのメモリ・コンポーネントの
ランクの１スライスのさらなる詳細を示すブロック図で
ある。
【図１１】本発明の実施形態による、図１に示されたも
のなどのメモリ・システムのメモリ・コンポーネントの
ランクの１スライスのクロッキング要素を示すブロック
図である。
【図１２】本発明の実施形態による、図１に示されたも
のなどのメモリ・システムのメモリ・コントローラ・コ
ンポーネントの詳細を示すブロック図である。
【図１３】本発明の実施形態による、図１に示されたも
のなどのメモリ・システムのメモリ・コントローラ・コ
ンポーネントのクロッキング要素を示すブロック図であ
る。
【図１４】本発明の実施形態による、図１２に示された
ものなどのメモリ・コントローラ・コンポーネントのＣ
ｌｋＣ８ブロックの詳細を示すブロック図である。
【図１５】本発明の実施形態による、図１２に示された
ものなどのメモリ・コントローラ・コンポーネントの送
出ブロックおよび受取ブロックでＣｌｋＣ８［Ｎ：１］
信号がどのように使用されるかを示すブロック図であ
る。
【図１６】本発明の実施形態による、ＣｌｋＣ８Ａクロ
ックに基づいてＣｌｋＣ８ＢクロックおよびＣｌｋＣ１
Ｂクロックを作る回路を示すブロック図である。
【図１７】本発明の実施形態による、ＰｈＳｈＣブロッ
クの詳細を示すブロック図である。
【図１８】本発明の実施形態による、メモリ・コントロ
ーラ・コンポーネントの受取ブロックのコントローラ・
スライス内のスキップ・ロジックのロジックの詳細を示
すブロック図である。
【図１９】本発明の実施形態による、メモリ・コントロ
ーラ・コンポーネントの受取ブロックのコントローラ・
スライス内のスキップ・ロジックのタイミングの詳細を
示すタイミング図である。
【図２０】本発明の実施形態による、メモリ・コントロ
ーラ・コンポーネントの送出ブロックのコントローラ・
スライス内のスキップ・ロジックのロジックの詳細を示
すブロック図である。
【図２１】本発明の実施形態による、メモリ・コントロ
ーラ・コンポーネントの送出ブロックのコントローラ・
スライス内のスキップ・ロジックのタイミングの詳細を
示すタイミング図である。
【図２２】本発明の実施形態による、データ・クロッキ
ング配置の例を示すタイミング図である。
【図２３】本発明の実施形態による、データ・クロッキ
ング配置の例を示すタイミング図である。
【図２４】本発明の実施形態による、図２３に示された
データ・クロッキング配置の例のメモリ・コントローラ
・コンポーネントでのタイミングを示すタイミング図で
ある。
【図２５】本発明の実施形態による、図２３に示された
データ・クロッキング配置の例のメモリ・コンポーネン
トの１ランクの第１スライスでのタイミングを示すタイ
ミング図である。
【図２６】本発明の実施形態による、図２３に示された
データ・クロッキング配置の例のメモリ・コンポーネン
トの１ランクの最終スライスでのタイミングを示すタイ
ミング図である。
【図２７】本発明の実施形態による、複数のランクのメ
モリ・コンポーネントおよび複数のメモリ・モジュール
を含めることができるメモリ・システムを示すブロック
図である。
【図２８】本発明の実施形態による、複数のランクのメ
モリ・コンポーネントおよび複数のメモリ・モジュール
を含めることができるメモリ・システムを示すブロック
図である。
【図２９】本発明の実施形態による、複数のランクのメ
モリ・コンポーネントおよび複数のメモリ・モジュール
を含むメモリ・システムを示すブロック図である。
【図３０】本発明の実施形態による、メモリ・モジュー
ルごとの専用の制御／アドレス・バスを有する複数のラ
ンクのメモリ・コンポーネントと複数のメモリ・モジュ
ールを含むメモリ・システムを示すブロック図である。
【図３１】本発明の実施形態による、メモリ・モジュー
ルの間で共有される単一の制御／アドレス・バスを有す
る複数のランクのメモリ・コンポーネントと複数のメモ
リ・モジュールを含むメモリ・システムを示すブロック
図である。
【図３２】本発明の実施形態による、すべてのメモリ・
モジュールによって共有される単一の制御／アドレス・
バスを有する複数のランクのメモリ・コンポーネントと
複数のメモリ・モジュールを含むメモリ・システムを示
すブロック図である。
【図３３】本発明の実施形態による、メモリ・モジュー
ルごとの専用のスライスされた制御／アドレス・バスを
有する複数のランクのメモリ・コンポーネントと複数の
メモリ・モジュールを含むメモリ・システムを示すブロ
ック図である。
【図３４】本発明の実施形態による、すべてのメモリ・
モジュールによって共有される単一の制御／アドレス・
バスを有する複数のランクのメモリ・コンポーネントと
複数のメモリ・モジュールを含むメモリ・システムを示
すブロック図である。
【図３５】本発明の実施形態による、すべてのメモリ・
モジュールによって共有される単一の制御／アドレス・
バスを有する複数のランクのメモリ・コンポーネントと
複数のメモリ・モジュールを含むメモリ・システムを示
すブロック図である。
【符号の説明】
１０１ バッファ １０２ メモリ・コントローラ・コンポーネント １０３ メモリ・モジュール １０４ アドレス・クロック １０５ 書込みクロック １０６ 読取クロック導体 １０７ アドレス・バス １０８ データ・バス １０９ アドレス・クロック導体 １１０ 書込クロック導体 １１１ 読取クロック導体 １１２ ランク １１３、１１４、１１５ スライス １１６、１１７、１１８ メモリ・コンポーネント １１９、１２０、１２１、１２２、１２３、１２４、１
２５ 終端コンポーネント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレデリック・エイ・ウェア アメリカ合衆国・94022・カリフォルニア 州・ロス アルトス・フレモント パイン ズ レーン・13961 (72)発明者 エリー・ケイ・ツァーン アメリカ合衆国・94024・カリフォルニア 州・ロス アルトス・リヴィエラ ドライ ブ・648 (72)発明者 リチャード・イー・ペレゴ アメリカ合衆国・95134・カリフォルニア 州・サン ホゼ・ルネッサンス ドライ ブ・4337・ナンバー 120 (72)発明者 クレイグ・イー・ハンペル アメリカ合衆国・95123・カリフォルニア 州・サン ホゼ・ダン アベニュ・5927 Ｆターム(参考） 5B060 CC01

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 メモリ・コントローラ・コンポーネント
    と、 スライスを含むメモリ・コンポーネントのランクと、 該メモリ・コントローラ・コンポーネントをメモリ・コ
    ンポーネントの該ランクに結合し、該メモリ・コントロ
    ーラ・コンポーネントをメモリ・コンポーネントの該ラ
    ンクの該スライスに結合する導体であって、導体のうち
    で、アドレス信号、書込データ信号、および読取データ
    信号からなる群から選択された信号を搬送する１つの伝
    搬遅延が、該信号によって表される情報の要素が該導体
    に印加される時間の量より長く、該導体が、 該メモリ・コントローラ・コンポーネントを該ランクの
    該スライスのそれぞれに連続して接続する共通アドレス
    ・バスと、 該メモリ・コントローラ・コンポーネントを該ランクの
    該スライスのそれぞれに接続する別のデータ・バスとを
    含む導体とを含むメモリ・システム。
  2. 【請求項２】 該共通アドレス・バスが、複数の該スラ
    イスに結合される請求項１に記載のメモリ・システム。
  3. 【請求項３】 該別のデータ・バスが、 該メモリ・コントローラ・コンポーネントを該スライス
    の第１スライスに接続する第１データ・バスと、 該メモリ・コントローラ・コンポーネントを該スライス
    の第２スライスに接続する第２データ・バスであって、
    該第１データ・バスおよび該第２データ・バスが互いに
    独立に異なる信号を搬送する第２データ・バスとを含む
    請求項２に記載のメモリ・システム。
  4. 【請求項４】 メモリ・コントローラ・コンポーネント
    と、 スライスを含むメモリ・コンポーネントのランクと、 該メモリ・コントローラ・コンポーネントをメモリ・コ
    ンポーネントの該ランクの該スライスに結合する導体で
    あって、該導体が、該メモリ・コントローラ・コンポー
    ネントおよび第１スライスに結合された第１データ・バ
    スと、該メモリ・コントローラ・コンポーネントおよび
    第２スライスに結合された第２データ・バスとを含み、
    該第１データ・バスが該第２データ・バスから分離さ
    れ、該第１スライスに関係する情報の第１要素が第１時
    刻から第２時刻までの第１要素タイム・インターバルの
    間に該第１スライスに結合された該導体の第１導体上で
    駆動され、該第２スライスに関係する情報の第２要素が
    第３時刻から第４時刻までの第２要素タイム・インター
    バルの間に該第２スライスに結合された該導体の第２導
    体上で駆動され、該メモリ・コントローラ・コンポーネ
    ントが該第１要素タイム・インターバルの第１持続時間
    より長い該第１時刻と該第３時刻との間の差に対処する
    ように適合されたロジック回路を含む導体とを含むメモ
    リ・システム。
  5. 【請求項５】 メモリ・コントローラ・コンポーネント
    と、 スライスを含むメモリ・コンポーネントのランクであっ
    て、該スライスが、第１スライスおよび第２スライスを
    含む、メモリ・コンポーネントのランクと、 該メモリ・コントローラ・コンポーネントをメモリ・コ
    ンポーネントの該ランクの該スライスに結合する導体で
    あって、該導体が、該メモリ・コントローラ・コンポー
    ネントおよび該第１スライスに結合された第１データ・
    バスと、該メモリ・コントローラ・コンポーネントおよ
    び該第２スライスに結合された第２データ・バスとを含
    み、該第１データ・バスが、該第２データ・バスから分
    離され、該第１スライスに関係する情報の第１要素が、
    第１時刻から第２時刻までの第１要素タイム・インター
    バルの間に該第１スライスに結合された該導体の第１導
    体上で駆動され、該第２スライスに関係する情報の第２
    要素が、第３時刻から第４時刻までの第２要素タイム・
    インターバルの間に該第２スライスに結合された該導体
    の第２導体上で駆動される導体と該メモリ・コントロー
    ラ・コンポーネントのクロック回路のサイクル・タイム
    より長い、該第１時刻と該第３時刻との間の差に対処す
    るように適合されたロジック回路とを含むメモリ・シス
    テム。
  6. 【請求項６】 該ロジック回路が、該メモリ・コントロ
    ーラ・コンポーネントに組み込まれる請求項５に記載の
    メモリ・システム
  7. 【請求項７】 該ロジック回路が、該メモリ・コンポー
    ネントの少なくとも１つに組み込まれる請求項５に記載
    のメモリ・システム
  8. 【請求項８】 メモリ・コントローラ・コンポーネント
    と、 スライスを含むメモリ・コンポーネントのランクであっ
    て、該スライスが、第１スライスおよび第２スライスを
    含む、メモリ・コンポーネントのランクと、 該メモリ・コントローラ・コンポーネントを該第１スラ
    イスおよび該第２スライスに連続して接続する共通アド
    レス・バスと、 該メモリ・コントローラ・コンポーネントを該第１スラ
    イスに接続する第１データ・バスと、 該メモリ・コントローラ・コンポーネントを該第２スラ
    イスに接続する第２データ・バスであって、該第１デー
    タ・バスが該第２データ・バスから分離され、情報の第
    １要素が第１時刻から第２時刻までの第１要素タイム・
    インターバルの間に該第１データ・バス上で駆動され、
    情報の第２要素が第３時刻から第４時刻までの第２要素
    タイム・インターバルの間に該第２データ・バス上で駆
    動され、情報の第３要素が第５時刻から第６時刻までの
    第３要素タイム・インターバルの間に該共通アドレス・
    バス上で駆動され、該第５時刻と該第１時刻との間に第
    １アクセス・タイム・インターバルがあり、情報の第４
    要素が第７時刻から第８時刻までの第４要素タイム・イ
    ンターバルの間に該共通アドレス・バス上で駆動され、
    該第７時刻と該第３時刻との間に第２アクセス・タイム
    ・インターバルがあり、メモリ・コンポーネントの該ラ
    ンクの該メモリ・コンポーネントの少なくとも１つが該
    第１要素タイム・インターバルの第１持続時間より長い
    該第１アクセス・タイム・インターバルと該第２アクセ
    ス・タイム・インターバールとの間の差に対処するよう
    に適合されたロジック回路を含む第２データ・バスとを
    含むメモリ・システム。
  9. 【請求項９】 メモリ・コントローラ・コンポーネント
    と、第１スライスおよび第２スライスを含むスライスを
    含むメモリ・コンポーネントのランクと、 該メモリ・コントローラ・コンポーネントをメモリ・コ
    ンポーネントの該ランクの該スライスに結合する導体で
    あって、該導体が、該メモリ・コントローラ・コンポー
    ネントおよび該第１スライスに結合された第１データ・
    バスと、該メモリ・コントローラ・コンポーネントおよ
    び該第２スライスに結合された第２データ・バスとを含
    み、該第１データ・バスが該第２データ・バスから分離
    され、該第１スライスに関係する情報の第１要素が第１
    要素タイム・インターバルの間に該第１スライスに結合
    された該導体の第１導体上で駆動され、該第１要素タイ
    ム・インターバルが第１タイミング信号イベントに関連
    し、該第２スライスに関係する情報の第２要素が第２要
    素タイム・インターバルの間に該第２スライスに結合さ
    れた該導体の第２導体上で駆動され、該第２要素タイム
    ・インターバルが第２タイミング信号イベントに関連す
    る導体と、 該第１要素タイム・インターバルおよび該メモリ・コン
    トローラ・コンポーネントのクロック回路のサイクル・
    タイムからなる群から選択された持続時間より長い、該
    第１タイミング信号イベントと該第２タイミング信号イ
    ベントとの間の差に対処するように適合されたロジック
    回路とを含むメモリ・システム。
  10. 【請求項１０】 該ロジック回路が、該メモリ・コント
    ローラ・コンポーネントに組み込まれる請求項９に記載
    のメモリ・システム。
  11. 【請求項１１】 該ロジック回路が、該メモリ・コンポ
    ーネントの少なくとも１つに組み込まれる請求項９に記
    載のメモリ・システム。
  12. 【請求項１２】 メモリ・コントローラ・コンポーネン
    トと、第１スライスおよび第２スライスを含むスライス
    を含むメモリ・コンポーネントのランクと、 該メモリ・コントローラ・コンポーネントを該第１スラ
    イスおよび該第２スライスに連続して接続する共通アド
    レス・バスと、 該メモリ・コントローラ・コンポーネントを該第１スラ
    イスに接続する第１データ・バスと、 該メモリ・コントローラ・コンポーネントを該第２スラ
    イスに接続する第２データ・バスであって、情報の第１
    要素が第１要素タイム・インターバルの間に該第１デー
    タ・バス上で駆動され、該第１要素タイム・インターバ
    ルが第１タイミング信号イベントに関連し、情報の第２
    要素が第２要素タイム・インターバルの間に該第２デー
    タ・バス上で駆動され、該第２要素タイム・インターバ
    ルが第２タイミング信号イベントに関連し、情報の第３
    要素が第３要素タイム・インターバルの間に該共通アド
    レス・バス上で駆動され、該第３要素タイム・インター
    バルが第３タイミング信号イベントに関連し、該第３タ
    イミング信号イベントと該第１タイミング信号イベント
    との間に第１アクセス・タイム・インターバルがあり、
    情報の第４要素が第４要素タイム・インターバルの間に
    該共通アドレス・バス上で駆動され、該第４要素タイム
    ・インターバルが第４タイミング信号イベントに関連
    し、該第４タイミング信号イベントと該第２タイミング
    信号イベントとの間に第２アクセス・タイム・インター
    バルがあり、メモリ・コンポーネントの該ランクの該メ
    モリ・コンポーネントの少なくとも１つが、該第１要素
    タイム・インターバルの第１持続時間より長い該第１ア
    クセス・タイム・インターバルと該第２アクセス・タイ
    ム・インターバルとの間の差に対処するように適合され
    たロジック回路を含む、第２データ・バスとを含むメモ
    リ・システム。
  13. 【請求項１３】 メモリ・コンポーネントのランクの第
    １スライスとしてメモリ・コントローラ・コンポーネン
    トに結合されるように適合されたメモリ・コンポーネン
    トであって、該ランクが、さらに、第２スライスを含
    み、導体が、該メモリ・コントローラ・コンポーネント
    を該第１スライスおよび該第２スライスに結合し、該導
    体が、該第１スライスを該メモリ・コントローラ・コン
    ポーネントに結合する第１データ・バスと、該第２スラ
    イスを該メモリ・コントローラ・コンポーネントに結合
    する第２データ・バスとを含み、該第１データ・バスが
    該第２データ・バスから分離され、 メモリ・コントローラに、第１要素タイム・インターバ
    ルの第１持続時間より長い、第１時刻と第３時刻との間
    の差に対処させるように適合されたロジック回路であっ
    て、情報の第１要素が、該第１時刻から第２時刻までの
    該第１要素タイム・インターバルの間に該第１スライス
    に結合された該導体の第１導体上で駆動され、該第２ス
    ライスに関係する情報の第２要素が、第３時刻から第４
    時刻までの第２要素タイム・インターバルの間に該第２
    スライスに結合された該導体の第２導体上で駆動され
    る、ロジック回路を含むメモリ・コンポーネント。
  14. 【請求項１４】 メモリ・コンポーネントのランクの第
    １スライスとしてメモリ・コントローラ・コンポーネン
    トに結合されるように適合されたメモリ・コンポーネン
    トであって、該ランクが、さらに、第２スライスを含
    み、共通アドレス・バスが、該メモリ・コントローラ・
    コンポーネントを該第１スライスおよび該第２スライス
    に連続して接続し、第１データ・バスが、該メモリ・コ
    ントローラ・コンポーネントを該第１スライスに接続
    し、第２データ・バスが、該メモリ・コントローラ・コ
    ンポーネントを該第２スライスに接続し、該第１データ
    ・バスが、該第２データ・バスから分離され、 第１要素タイム・インターバルの第１持続時間より長
    い、第１アクセス・タイム・インターバルと第２アクセ
    ス・タイム・インターバルとの間の差に対処するように
    適合されたロジック回路であって、情報の第１要素が、
    第１時刻から第２時刻までの該第１要素タイム・インタ
    ーバルの間に該第１データ・バス上で駆動され、情報の
    第２要素が第３時刻から第４時刻までの第２要素タイム
    ・インターバルの間に該第２データ・バス上で駆動さ
    れ、情報の第３要素が第５時刻から第６時刻までの第３
    要素タイム・インターバルの間に該共通アドレス・バス
    上で駆動され、該第１アクセス・タイム・インターバル
    が該第５時刻と該第１時刻との間に発生し、情報の第４
    要素が第７時刻から第８時刻までの第４要素タイム・イ
    ンターバルの間に該共通アドレス・バス上で駆動され、
    該第２アクセス・タイム・インターバルが該第７時刻と
    該第３時刻との間に発生する、ロジック回路を含むメモ
    リ・コンポーネント。
  15. 【請求項１５】 メモリ・コンポーネントのランクの第
    １スライスとしてメモリ・コントローラ・コンポーネン
    トに結合されるように適合されたメモリ・コンポーネン
    トであって、該ランクが、さらに、第２スライスを含
    み、導体が、該メモリ・コントローラ・コンポーネント
    をメモリ・コンポーネントの該ランクの該スライスに結
    合し、該導体が、該メモリ・コントローラ・コンポーネ
    ントおよび該第１スライスに結合された第１データ・バ
    スと、該メモリ・コントローラ・コンポーネントおよび
    該第２スライスに結合された第２データ・バスとを含
    み、該第１データ・バスが、該第２データ・バスから分
    離され、 該メモリ・コントローラ・コンポーネントに、第１要素
    タイム・インターバルの第１持続時間より長い、第１タ
    イミング信号イベントと第２タイミング信号イベントと
    の間の差に対処させるように適合されたロジック回路で
    あって、情報の第１要素が該第１要素タイム・インター
    バルの間に該第１スライスに結合された該導体の第１導
    体上で駆動され、該第１要素タイム・インターバルが該
    第１タイミング信号イベントに関連し、該第２スライス
    に関係する情報の第２要素が第２要素タイム・インター
    バルの間に該第２スライスに結合された該導体の第２導
    体上で駆動され、該第２要素タイム・インターバルが該
    第２タイミング信号イベントに関連する、ロジック回路
    を含むメモリ・コンポーネント。
  16. 【請求項１６】 メモリ・コンポーネントのランクの第
    １スライスとしてメモリ・コントローラ・コンポーネン
    トに結合されるように適合されたメモリ・コンポーネン
    トであって、メモリ・コンポーネントの該ランクが、さ
    らに、第２スライスを含み、共通アドレス・バスが該メ
    モリ・コントローラ・コンポーネントを該第１スライス
    および該第２スライスに連続して接続し、第１データ・
    バスが該メモリ・コントローラ・コンポーネントを該第
    １スライスに接続し、第２データ・バスが該メモリ・コ
    ントローラ・コンポーネントを該第２スライスに接続
    し、 第１要素タイム・インターバルの第１持続時間より長
    い、第１アクセス・タイム・インターバルと第２アクセ
    ス・タイム・インターバルとの間の差に対処するように
    適合されたロジック回路であって、情報の第１要素が該
    第１要素タイム・インターバルの間に該第１データ・バ
    ス上で駆動され、該第１要素タイム・インターバルが第
    １タイミング信号イベントに関連し、情報の第２要素が
    第２要素タイム・インターバルの間に該第２データ・バ
    ス上で駆動され、該第２要素タイム・インターバルが第
    ２タイミング信号イベントに関連し、情報の第３要素が
    第３要素タイム・インターバルの間に該共通アドレス・
    バス上で駆動され、該第３要素タイム・インターバルが
    第３タイミング信号イベントに関連し、該第１アクセス
    ・タイム・インターバルが該第３タイミング信号イベン
    トと該第１タイミング信号イベントとの間に発生し、情
    報の第４要素が第４要素タイム・インターバルの間に該
    共通アドレス・バス上で駆動され、該第４要素タイム・
    インターバルが第４タイミング信号イベントに関連し、
    該第２アクセス・タイム・インターバルが該第４タイミ
    ング信号イベントと該第２タイミング信号イベントとの
    間に発生する、ロジック回路を含むメモリ・コンポーネ
    ント。
  17. 【請求項１７】 メモリ・コントローラ・コンポーネン
    トとスライスを含むメモリ・コンポーネントのランクと
    を含むメモリ・システムでメモリ動作を行う方法であっ
    て、該スライスが、第１スライスおよび第２スライスを
    含み、該メモリ・コントローラ・コンポーネントが、導
    体に結合され、該導体が、該メモリ・コントローラ・コ
    ンポーネントを該第１スライスおよび該第２スライスに
    接続する共通アドレス・バスと、該メモリ・コントロー
    ラ・コンポーネントを該第１スライスに接続する第１デ
    ータ・バスと、該メモリ・コントローラ・コンポーネン
    トを該第２スライスに接続する第２データ・バスとを含
    み、該第１データ・バスが該第２データ・バスから分離
    され、 該導体の１つに信号を供給するステップであって、該信
    号が、アドレス信号、書込データ信号、および読取デー
    タ信号からなる群から選択され、該導体の該１つの伝搬
    遅延が、該信号によって表される情報の要素が該導体に
    印加される時間の量より長い、該導体の１つに信号を供
    給するステップを含む方法。
  18. 【請求項１８】 該第１データ・バスに第１データ信号
    を供給し、該第２データ・バスに第２データ信号を供給
    するステップであって、該第１データ信号が、特に該第
    １スライスに関係し、該第２データ信号が、特に該第２
    スライスに関係する、供給するステップをさらに含む請
    求項１７に記載の方法。
  19. 【請求項１９】 第１メモリ・コンポーネントと第２メ
    モリ・コンポーネントとの間でメモリ動作を調整する方
    法であって、 第１タイム・インターバルに共通アドレス・バスに該第
    １メモリ・コンポーネントに関係する第１アドレス信号
    を印加するステップであって、該共通アドレス・バス
    が、該第１メモリ・コンポーネントおよび該第２メモリ
    ・コンポーネントに結合される、第１アドレス信号を印
    加するステップと、 第２タイム・インターバルに該共通アドレス・バスに該
    第２メモリ・コンポーネントに関係する第２アドレス信
    号を印加するステップであって、該第１タイム・インタ
    ーバルが、該共通アドレス・バスの伝搬遅延より短く、
    該第２タイム・インターバルが、該共通アドレス・バス
    の共通アドレス・バス伝搬遅延より短い、第２アドレス
    信号を印加するステップと、 第１メモリ・コンポーネント・タイミング信号を使用し
    て該第１メモリ・コンポーネントの第１メモリ動作を制
    御するステップであって、該第１メモリ・コンポーネン
    ト・タイミング信号が、該共通アドレス・バス伝搬遅延
    と該第１メモリ・コンポーネントに結合された第１デー
    タ・バスの第１データ・バス伝搬遅延との間の第１関係
    に依存する第１メモリ動作を制御するステップと、 第２メモリ・コンポーネント・タイミング信号を使用し
    て該第２メモリ・コンポーネントの第２メモリ動作を制
    御するステップであって、該第２メモリ・コンポーネン
    ト・タイミング信号が、該共通アドレス・バス伝搬遅延
    と該第２メモリ・コンポーネントに結合された第２デー
    タ・バスの第２データ・バス伝搬遅延との間の第２関係
    に依存する、第２メモリ動作を制御するステップとを含
    む方法。
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