JP2950018B2 - 半導体記憶回路とそれを用いた半導体記憶モジュール及び音響信号再生装置 - Google Patents
半導体記憶回路とそれを用いた半導体記憶モジュール及び音響信号再生装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路とそれを
用いた半導体記憶モジュール及び音響信号再生装置に関
し、特にＲＯＭ素子を用いた半導体記憶回路と、複数個
の接続を可能にする半導体記憶モジュールおよびコンパ
クトディスク（ＣＤ）方式で取り扱うＨｉ−Ｆｉレベル
の音響信号再生装置に関する。
用いた半導体記憶モジュール及び音響信号再生装置に関
し、特にＲＯＭ素子を用いた半導体記憶回路と、複数個
の接続を可能にする半導体記憶モジュールおよびコンパ
クトディスク（ＣＤ）方式で取り扱うＨｉ−Ｆｉレベル
の音響信号再生装置に関する。
【０００２】
【従来の技術】従来の半導体記憶素子を用いた半導体記
憶回路、特にＲＯＭ素子を用いた半導体記憶回路は、ア
クセスをランダムに行うものと、シーケンシャルに行う
ものとがある。そのうち、アクセスをランダムに行うも
のは、記憶される語の中から１つの語を選択するための
アドレス信号の供給を必要とする。
憶回路、特にＲＯＭ素子を用いた半導体記憶回路は、ア
クセスをランダムに行うものと、シーケンシャルに行う
ものとがある。そのうち、アクセスをランダムに行うも
のは、記憶される語の中から１つの語を選択するための
アドレス信号の供給を必要とする。
【０００３】例えば、２16＝６５，５３６語の中から１
つの語を選択するためには、１６ビット長のアドレス信
号を必要とし、しかも語数の増大に応じてこの信号長も
大きくなる。また通常、アクセス動作を高速化するため
に、アドレス信号は並列的に供給される。その結果、語
数の増大、すなわち記憶容量の増大につれてアドレス信
号用の配線数も増大する。このため、記憶容量に応じて
付加的な電子回路も異なったものとなり、大容量化ある
いは記憶容量の設定に際しての制約が生ずる。しかも、
個々の半導体記憶素子の容量は相対的に小さいために複
数個を組み合せて用いるので、前述したアドレス信号用
の配線に関わる制約は一層強いものになる。
つの語を選択するためには、１６ビット長のアドレス信
号を必要とし、しかも語数の増大に応じてこの信号長も
大きくなる。また通常、アクセス動作を高速化するため
に、アドレス信号は並列的に供給される。その結果、語
数の増大、すなわち記憶容量の増大につれてアドレス信
号用の配線数も増大する。このため、記憶容量に応じて
付加的な電子回路も異なったものとなり、大容量化ある
いは記憶容量の設定に際しての制約が生ずる。しかも、
個々の半導体記憶素子の容量は相対的に小さいために複
数個を組み合せて用いるので、前述したアドレス信号用
の配線に関わる制約は一層強いものになる。
【０００４】また、アクセスをシーケンシャルに行うも
のは、語の選択のためのアドレス信号の供給を必要とし
ないため、半導体記憶素子を多数個用いることにより大
容量化が容易であり、また記憶容量の設定に際しての制
約も少ない。このアクセスをシーケンシャルに行うもの
は、例えば家庭電化製品等に用いられている。かかる半
導体記憶素子にＲＯＭ素子を用いた半導体記憶回路をＨ
ｉ−Ｆｉ音響信号等の記憶媒体として用いるためには、
膨大な記憶容量を必要とする。
のは、語の選択のためのアドレス信号の供給を必要とし
ないため、半導体記憶素子を多数個用いることにより大
容量化が容易であり、また記憶容量の設定に際しての制
約も少ない。このアクセスをシーケンシャルに行うもの
は、例えば家庭電化製品等に用いられている。かかる半
導体記憶素子にＲＯＭ素子を用いた半導体記憶回路をＨ
ｉ−Ｆｉ音響信号等の記憶媒体として用いるためには、
膨大な記憶容量を必要とする。
【０００５】一方、従来の半導体記憶回路を用いた半導
体記憶モジュール（パッケージ）は、互いに直接には接
続されず、印刷配線板等の付加回路を介して接続される
構造になっている。
体記憶モジュール（パッケージ）は、互いに直接には接
続されず、印刷配線板等の付加回路を介して接続される
構造になっている。
【０００６】更に、従来の半導体記憶回路を用いた音響
信号再生装置は、例えば家庭電化製品等の音声応答装置
に用いられている。しかし、記憶容量が絶対的に小さい
ために、Ｈｉ−Ｆｉ音響信号等の高品質信号の再生は困
難である。
信号再生装置は、例えば家庭電化製品等の音声応答装置
に用いられている。しかし、記憶容量が絶対的に小さい
ために、Ｈｉ−Ｆｉ音響信号等の高品質信号の再生は困
難である。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路は、アドレス信号用の配線を必要とし、大容量
化や記憶容量の設定に際しての制約があり、アクセスが
シーケンシャル型の記憶媒体を構成しにくいという欠点
がある。
記憶回路は、アドレス信号用の配線を必要とし、大容量
化や記憶容量の設定に際しての制約があり、アクセスが
シーケンシャル型の記憶媒体を構成しにくいという欠点
がある。
【０００８】また、上述した従来の半導体記憶回路を用
いた半導体記憶モジュールは、印刷配線板等を用いてお
り、固定された順序および配置で接続されるので、アク
セスがシーケンシャル型の記憶媒体を自在に構成できな
いという欠点がある。すなわち、従来のモジュールは任
意個数を任意の順序で随時接続できないという欠点があ
る。
いた半導体記憶モジュールは、印刷配線板等を用いてお
り、固定された順序および配置で接続されるので、アク
セスがシーケンシャル型の記憶媒体を自在に構成できな
いという欠点がある。すなわち、従来のモジュールは任
意個数を任意の順序で随時接続できないという欠点があ
る。
【０００９】更に、上述した従来の半導体記憶回路を用
いた音響信号再生装置は、電気的手段と機械的手段とを
混在しているので、種々の不都合を生じ、耐震性，耐久
性および信頼性に限界があり、小型化，軽量化等を実現
できないというという欠点がある。また、かかる従来の
音響信号再生装置は、記憶容量の制約からＨｉ−Ｆｉ音
響信号等の再生には適さないという欠点がある。
いた音響信号再生装置は、電気的手段と機械的手段とを
混在しているので、種々の不都合を生じ、耐震性，耐久
性および信頼性に限界があり、小型化，軽量化等を実現
できないというという欠点がある。また、かかる従来の
音響信号再生装置は、記憶容量の制約からＨｉ−Ｆｉ音
響信号等の再生には適さないという欠点がある。
【００１０】本発明の目的は、かかる諸欠点を解決する
ことのできる半導体記憶回路とそれを用いた半導体記憶
モジュール及び音響信号再生装置を提供することにあ
る。
ことのできる半導体記憶回路とそれを用いた半導体記憶
モジュール及び音響信号再生装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の半導体記憶回路
は、マスクＲＯＭ等で構成される半導体記憶素子と、外
部から入力される同期信号を用いて前記半導体記憶素子
内のデータを読み出すためのアドレス信号を生成すると
ともに前記データの読み出しが終了したことを示す読み
出し終了信号を出力する読み出し制御手段と、前記半導
体記憶素子から読み出されたデータを送出するための送
出手段と、前記送出手段から送出されたデータと外部か
らの同様のデータを併せて外部に出力する第１のゲート
手段と、前記読み出し制御手段からの読み出し終了信号
により送出制御信号を出力する送出制御手段と、前記送
出制御信号に基づき前記データの読み出しおよび送出を
終了させる第２のゲート手段と、前記送出制御信号に基
づき外部へ前記同期信号の出力を開始させる第３のゲー
ト手段とを有して構成される。
は、マスクＲＯＭ等で構成される半導体記憶素子と、外
部から入力される同期信号を用いて前記半導体記憶素子
内のデータを読み出すためのアドレス信号を生成すると
ともに前記データの読み出しが終了したことを示す読み
出し終了信号を出力する読み出し制御手段と、前記半導
体記憶素子から読み出されたデータを送出するための送
出手段と、前記送出手段から送出されたデータと外部か
らの同様のデータを併せて外部に出力する第１のゲート
手段と、前記読み出し制御手段からの読み出し終了信号
により送出制御信号を出力する送出制御手段と、前記送
出制御信号に基づき前記データの読み出しおよび送出を
終了させる第２のゲート手段と、前記送出制御信号に基
づき外部へ前記同期信号の出力を開始させる第３のゲー
ト手段とを有して構成される。
【００１２】また、本発明の半導体記憶回路を用いた半
導体記憶モジュールは、マスクＲＯＭ等で構成される半
導体記憶素子と，外部から入力される同期信号を用いて
前記半導体記憶素子内のデータを読み出すためのアドレ
ス信号を生成するとともに前記データの読み出しが終了
したことを示す読み出し終了信号を出力する読み出し制
御手段と，前記半導体記憶素子から読み出されたデータ
を送出するための送出手段と，前記送出手段から送出さ
れたデータと外部からの同様のデータを併せて外部に出
力する第１のゲート手段と，前記読み出し制御手段から
の読み出し終了信号により送出制御信号を出力する送出
制御手段と，前記送出制御信号に基づき前記データの読
み出しおよび送出を終了させる第２のゲート手段と，前
記送出制御信号に基づき外部へ前記同期信号の出力を開
始させる第３のゲート手段とを有する半導体記憶回路
を、ほぼ正方形状に形成したパッケージに内蔵し、前記
パッケージの各辺がそれぞれ同種の信号に対応する端子
対を設け、１辺と他の３辺の端子を互いにプラグ・ソケ
ット構造にするとともに、同種の信号に対応する端子を
組み合せるように配置し且つ前記３辺の同種の信号に対
応する端子を互いに結線して構成される。
導体記憶モジュールは、マスクＲＯＭ等で構成される半
導体記憶素子と，外部から入力される同期信号を用いて
前記半導体記憶素子内のデータを読み出すためのアドレ
ス信号を生成するとともに前記データの読み出しが終了
したことを示す読み出し終了信号を出力する読み出し制
御手段と，前記半導体記憶素子から読み出されたデータ
を送出するための送出手段と，前記送出手段から送出さ
れたデータと外部からの同様のデータを併せて外部に出
力する第１のゲート手段と，前記読み出し制御手段から
の読み出し終了信号により送出制御信号を出力する送出
制御手段と，前記送出制御信号に基づき前記データの読
み出しおよび送出を終了させる第２のゲート手段と，前
記送出制御信号に基づき外部へ前記同期信号の出力を開
始させる第３のゲート手段とを有する半導体記憶回路
を、ほぼ正方形状に形成したパッケージに内蔵し、前記
パッケージの各辺がそれぞれ同種の信号に対応する端子
対を設け、１辺と他の３辺の端子を互いにプラグ・ソケ
ット構造にするとともに、同種の信号に対応する端子を
組み合せるように配置し且つ前記３辺の同種の信号に対
応する端子を互いに結線して構成される。
【００１３】更に、本発明の半導体記憶回路を用いた音
響信号再生装置は、マスクＲＯＭ等で構成される半導体
記憶素子と，外部から入力される同期信号を用いて前記
半導体記憶素子内のデータを読み出すためのアドレス信
号を生成するとともに前記データの読み出しが終了した
ことを示す読み出し終了信号を出力する読み出し制御手
段と，前記半導体記憶素子から読み出されたデータを送
出するための送出手段と，前記送出手段から送出された
データと外部からの同様のデータを併せて外部に出力す
る第１のゲート手段と，前記読み出し制御手段からの読
み出し終了信号により送出制御信号を出力する送出制御
手段と，前記送出制御信号に基づき前記データの読み出
しおよび送出を終了させる第２のゲート手段と，前記送
出制御信号に基づき外部へ前記同期信号の出力を開始さ
せる第３のゲート手段とを有する半導体記憶回路を、ほ
ぼ正方形状に形成したパッケージに内蔵し、前記パッケ
ージの各辺がそれぞれ同種の信号に対応する端子対を設
け、１辺と他の３辺の端子を互いにプラグ・ソケット構
造にするとともに、同種の信号に対応する端子を組み合
せるように配置し且つ前記３辺の同種の信号に対応する
端子を互いに結線した半導体記憶モジュールを複数個接
続し、最後尾に終端器を接続した半導体記憶モジュール
群と、同期信号を生成する手段と、入力されたデータか
ら所定長のディジタル符号を生成する手段と、前記ディ
ジタル符号をアナログ符号に変換して出力する手段とを
含んで構成される。
響信号再生装置は、マスクＲＯＭ等で構成される半導体
記憶素子と，外部から入力される同期信号を用いて前記
半導体記憶素子内のデータを読み出すためのアドレス信
号を生成するとともに前記データの読み出しが終了した
ことを示す読み出し終了信号を出力する読み出し制御手
段と，前記半導体記憶素子から読み出されたデータを送
出するための送出手段と，前記送出手段から送出された
データと外部からの同様のデータを併せて外部に出力す
る第１のゲート手段と，前記読み出し制御手段からの読
み出し終了信号により送出制御信号を出力する送出制御
手段と，前記送出制御信号に基づき前記データの読み出
しおよび送出を終了させる第２のゲート手段と，前記送
出制御信号に基づき外部へ前記同期信号の出力を開始さ
せる第３のゲート手段とを有する半導体記憶回路を、ほ
ぼ正方形状に形成したパッケージに内蔵し、前記パッケ
ージの各辺がそれぞれ同種の信号に対応する端子対を設
け、１辺と他の３辺の端子を互いにプラグ・ソケット構
造にするとともに、同種の信号に対応する端子を組み合
せるように配置し且つ前記３辺の同種の信号に対応する
端子を互いに結線した半導体記憶モジュールを複数個接
続し、最後尾に終端器を接続した半導体記憶モジュール
群と、同期信号を生成する手段と、入力されたデータか
ら所定長のディジタル符号を生成する手段と、前記ディ
ジタル符号をアナログ符号に変換して出力する手段とを
含んで構成される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。尚、ここではコンパクトディスク（ＣＤ）
方式のＨｉ−Ｆｉ音響信号の記録・再生を行うための半
導体記憶回路とそれを用いた半導体記憶モジュール及び
音響信号再生装置を例にとる。しかも、このＣＤ方式で
は、音響信号を左右２チャンネル、標本化周波数を４
４．１ＫＨｚ、量子化数を１６ビットでディジタル化し
て得られる２×４４．１×１６＝１．４１１２Ｍビット
／秒のパルス列を基本データとし、これにＣＩＲＣと称
する誤り訂正符号の付加，変調等を加えたパルス列をデ
ィスク円盤への記録データとしているが、以下では簡略
化するために、前記基本データを想定して説明する。
て説明する。尚、ここではコンパクトディスク（ＣＤ）
方式のＨｉ−Ｆｉ音響信号の記録・再生を行うための半
導体記憶回路とそれを用いた半導体記憶モジュール及び
音響信号再生装置を例にとる。しかも、このＣＤ方式で
は、音響信号を左右２チャンネル、標本化周波数を４
４．１ＫＨｚ、量子化数を１６ビットでディジタル化し
て得られる２×４４．１×１６＝１．４１１２Ｍビット
／秒のパルス列を基本データとし、これにＣＩＲＣと称
する誤り訂正符号の付加，変調等を加えたパルス列をデ
ィスク円盤への記録データとしているが、以下では簡略
化するために、前記基本データを想定して説明する。
【００１５】図１は本発明の半導体記憶回路の一実施例
を示すブロック図である。図１に示すように、本実施例
の半導体記憶回路は、マスクＲＯＭ等で構成される半導
体記憶素子１と、外部から入力される同期信号Ｓ１を用
いて半導体記憶素子１のデータを読み出すためのアドレ
ス信号Ｓ９を生成し且つデータの読み出しが終了したこ
とを示す読み出し終了信号Ｓ２を出力する読み出し制御
部４と、半導体記憶素子１から読み出されたデータＳ１
０を送出するための送出レジスタ６と、この送出レジス
タ６から送出されたデータと外部の同様の半導体記憶回
路からデータ入力端子ＴＳＤを介して得られたデータを
併せてデータ出力端子ＴＰＤから外部に出力するＯＲゲ
ート８と、読み出し制御部４からの読み出し終了信号Ｓ
２をＯＲゲート９，ＡＮＤゲート１０を介して入力する
ことにより送出制御信号Ｓ３を出力する送出制御部１１
と、この送出制御信号Ｓ３を遅延回路１４で遅延させた
ローカル同期制御信号Ｓ４および同期信号入力端子ＴＰ
Ｓから入力した同期信号Ｓ１を入力しローカル同期信号
Ｓ５を出力するＡＮＤゲート２と、このローカル同期信
号Ｓ５を分周して読み出し制御部４へのクロックとなる
アドレス制御信号Ｓ６を生成する分周回路３と、このア
ドレス制御信号Ｓ６を遅延させる遅延回路５と、ローカ
ル同期信号Ｓ５を遅延させ送出レジスタ６への送出信号
Ｓ７とする遅延回路７と、送出制御信号Ｓ３により外部
の同様の半導体記憶回路へ同期信号出力端子ＴＳＳを介
して同期信号Ｓ８を出力させるＡＮＤゲート１２と、Ｏ
Ｒゲート９の出力および送出制御信号Ｓ３により早送り
信号出力端子ＴＳＦを介して早送り信号を外部へ出力す
るＡＮＤゲート１３とを有する。特に、ＡＮＤゲート２
は送出制御信号Ｓ３によりデータの読み出しおよび送出
を終了させ、またＡＮＤゲート１２は送出制御信号Ｓ３
により同期信号Ｓ８の出力を開始させる。
を示すブロック図である。図１に示すように、本実施例
の半導体記憶回路は、マスクＲＯＭ等で構成される半導
体記憶素子１と、外部から入力される同期信号Ｓ１を用
いて半導体記憶素子１のデータを読み出すためのアドレ
ス信号Ｓ９を生成し且つデータの読み出しが終了したこ
とを示す読み出し終了信号Ｓ２を出力する読み出し制御
部４と、半導体記憶素子１から読み出されたデータＳ１
０を送出するための送出レジスタ６と、この送出レジス
タ６から送出されたデータと外部の同様の半導体記憶回
路からデータ入力端子ＴＳＤを介して得られたデータを
併せてデータ出力端子ＴＰＤから外部に出力するＯＲゲ
ート８と、読み出し制御部４からの読み出し終了信号Ｓ
２をＯＲゲート９，ＡＮＤゲート１０を介して入力する
ことにより送出制御信号Ｓ３を出力する送出制御部１１
と、この送出制御信号Ｓ３を遅延回路１４で遅延させた
ローカル同期制御信号Ｓ４および同期信号入力端子ＴＰ
Ｓから入力した同期信号Ｓ１を入力しローカル同期信号
Ｓ５を出力するＡＮＤゲート２と、このローカル同期信
号Ｓ５を分周して読み出し制御部４へのクロックとなる
アドレス制御信号Ｓ６を生成する分周回路３と、このア
ドレス制御信号Ｓ６を遅延させる遅延回路５と、ローカ
ル同期信号Ｓ５を遅延させ送出レジスタ６への送出信号
Ｓ７とする遅延回路７と、送出制御信号Ｓ３により外部
の同様の半導体記憶回路へ同期信号出力端子ＴＳＳを介
して同期信号Ｓ８を出力させるＡＮＤゲート１２と、Ｏ
Ｒゲート９の出力および送出制御信号Ｓ３により早送り
信号出力端子ＴＳＦを介して早送り信号を外部へ出力す
るＡＮＤゲート１３とを有する。特に、ＡＮＤゲート２
は送出制御信号Ｓ３によりデータの読み出しおよび送出
を終了させ、またＡＮＤゲート１２は送出制御信号Ｓ３
により同期信号Ｓ８の出力を開始させる。
【００１６】上述した半導体記憶回路における半導体記
憶素子１は６４Ｍ（６７，１０８，８６４；Ｄｍ）ビッ
トの記憶容量を備え、８ビット×８，３８８，６０８
（Ａｍ）語構成であるとする。本実施例におけるこの記
憶容量は、約４５秒間分のＨｉ−Ｆｉ音響信号に対応
し、全ての電子回路は電源投入時にイニシャライズされ
ているものとする。
憶素子１は６４Ｍ（６７，１０８，８６４；Ｄｍ）ビッ
トの記憶容量を備え、８ビット×８，３８８，６０８
（Ａｍ）語構成であるとする。本実施例におけるこの記
憶容量は、約４５秒間分のＨｉ−Ｆｉ音響信号に対応
し、全ての電子回路は電源投入時にイニシャライズされ
ているものとする。
【００１７】まず、同期信号入力端子ＴＰＳから１．４
１１２Ｍビット／秒の同期信号Ｓ１が入力されると、Ａ
ＮＤゲート２を経てローカル同期信号Ｓ５となり、この
信号はさらに分周回路３により周波数を１／８に分周し
て読み出し制御部４へのアドレス制御信号Ｓ６となる。
読み出し制御部４は、このアドレス制御信号Ｓ６によ
り、上述したＡｍ語の１つに対応する２３ビットのアド
レス信号Ｓ９を順次生成し、半導体記憶素子１内のアド
レスを選択する。この半導体記憶素子１から読み出され
た８ビットのデータＳ１０は、アドレス制御信号Ｓ６を
遅延回路５で遅延させた信号により送出レジスタ６に取
込まれる。また、ローカル同期信号Ｓ５は遅延回路７に
より遅延され、送出レジスタ６への送出信号Ｓ７とな
る。これにより、送出レジスタ６は８ビットのデータを
１ビットずつＯＲゲート８を介してデータ出力端子ＴＰ
Ｄに出力する。ここで重要なことは、ＯＲゲート８にデ
ータ入力端子ＴＳＤを介して後続する外部の半導体記憶
回路からのデータも入力されるように構成したことであ
る。
１１２Ｍビット／秒の同期信号Ｓ１が入力されると、Ａ
ＮＤゲート２を経てローカル同期信号Ｓ５となり、この
信号はさらに分周回路３により周波数を１／８に分周し
て読み出し制御部４へのアドレス制御信号Ｓ６となる。
読み出し制御部４は、このアドレス制御信号Ｓ６によ
り、上述したＡｍ語の１つに対応する２３ビットのアド
レス信号Ｓ９を順次生成し、半導体記憶素子１内のアド
レスを選択する。この半導体記憶素子１から読み出され
た８ビットのデータＳ１０は、アドレス制御信号Ｓ６を
遅延回路５で遅延させた信号により送出レジスタ６に取
込まれる。また、ローカル同期信号Ｓ５は遅延回路７に
より遅延され、送出レジスタ６への送出信号Ｓ７とな
る。これにより、送出レジスタ６は８ビットのデータを
１ビットずつＯＲゲート８を介してデータ出力端子ＴＰ
Ｄに出力する。ここで重要なことは、ＯＲゲート８にデ
ータ入力端子ＴＳＤを介して後続する外部の半導体記憶
回路からのデータも入力されるように構成したことであ
る。
【００１８】しかる後、同期信号入力端子ＴＰＳに同期
信号Ｓ１のＤｍ番目のパルスが入力されると、読み出し
制御部４はＡｍ（最大アドレス）に達したことを検出
し、読み出し終了信号Ｓ２を出力する。この読み出し終
了信号Ｓ２は、ＯＲゲート９，ＡＮＤゲート１０を経て
送出制御部１１に送出される。このため、送出制御部１
１は送出制御信号Ｓ３をハイレベル″１″にし、ＡＮＤ
ゲート１２，１３を開くと同時にＡＮＤゲート１０を閉
じる。これにより、同期信号Ｓ８が同期信号出力端子Ｔ
ＳＳを介して後続の半導体記憶回路に出力される。更
に、送出制御信号Ｓ３は遅延回路１４を経てローカル同
期制御信号Ｓ４となり、Ｄｍ＋８番目以降の同期信号Ｓ
１がＡＮＤゲート２を通過するのを禁止することによ
り、データの読み出しおよび送出を終了させる。
信号Ｓ１のＤｍ番目のパルスが入力されると、読み出し
制御部４はＡｍ（最大アドレス）に達したことを検出
し、読み出し終了信号Ｓ２を出力する。この読み出し終
了信号Ｓ２は、ＯＲゲート９，ＡＮＤゲート１０を経て
送出制御部１１に送出される。このため、送出制御部１
１は送出制御信号Ｓ３をハイレベル″１″にし、ＡＮＤ
ゲート１２，１３を開くと同時にＡＮＤゲート１０を閉
じる。これにより、同期信号Ｓ８が同期信号出力端子Ｔ
ＳＳを介して後続の半導体記憶回路に出力される。更
に、送出制御信号Ｓ３は遅延回路１４を経てローカル同
期制御信号Ｓ４となり、Ｄｍ＋８番目以降の同期信号Ｓ
１がＡＮＤゲート２を通過するのを禁止することによ
り、データの読み出しおよび送出を終了させる。
【００１９】一方、早送り信号入力端子ＴＰＦからは早
送りのための信号が入力され、ＯＲゲート９，ＡＮＤゲ
ート１３および早送り信号出力端子ＴＳＦを介して後続
の半導体記憶回路に出力される。また、リセット信号入
力端子ＴＳＲからは後続の半導体記憶回路から送出され
てくるリセット信号をリセット信号出力端子ＴＰＲに送
出するとともに、送出制御部１１に送出する。送出制御
部１１はこのリセット信号によりイニシャライズされる
ので、読み出し制御部４をリセットする。尚、早送り信
号出力端子ＴＳＦとリセット信号入力端子ＴＳＲとは、
最後尾に接続された半導体記憶回路において結合されて
いる。そのため、最終端に達した早送り信号はリセット
信号としてリセット信号入力端子ＴＳＲに戻ってくる。
送りのための信号が入力され、ＯＲゲート９，ＡＮＤゲ
ート１３および早送り信号出力端子ＴＳＦを介して後続
の半導体記憶回路に出力される。また、リセット信号入
力端子ＴＳＲからは後続の半導体記憶回路から送出され
てくるリセット信号をリセット信号出力端子ＴＰＲに送
出するとともに、送出制御部１１に送出する。送出制御
部１１はこのリセット信号によりイニシャライズされる
ので、読み出し制御部４をリセットする。尚、早送り信
号出力端子ＴＳＦとリセット信号入力端子ＴＳＲとは、
最後尾に接続された半導体記憶回路において結合されて
いる。そのため、最終端に達した早送り信号はリセット
信号としてリセット信号入力端子ＴＳＲに戻ってくる。
【００２０】上述した実施例においては、同期信号Ｓ１
を入力し、半導体記憶回路の内部で分周しているが、こ
の他にも同期信号入力端子ＴＰＳからあらかじめ分周さ
れた同期信号を入力し、その逆数倍の数のデータ入力端
子ＴＳＤおよびデータ出力端子ＴＰＤを備えるように構
成することもできる。
を入力し、半導体記憶回路の内部で分周しているが、こ
の他にも同期信号入力端子ＴＰＳからあらかじめ分周さ
れた同期信号を入力し、その逆数倍の数のデータ入力端
子ＴＳＤおよびデータ出力端子ＴＰＤを備えるように構
成することもできる。
【００２１】図２は図１における各種信号のタイミング
図である。図２に示すように、ここでは各種の信号Ｓ１
〜Ｓ８を表わし、特に同期信号Ｓ１のＤｍ番目のパルス
からＤｍ＋８番目のパルスまでの信号タイミングを表わ
す。上述した遅延回路１４と遅延回路７の各遅延時間は
図示のとおりである。
図である。図２に示すように、ここでは各種の信号Ｓ１
〜Ｓ８を表わし、特に同期信号Ｓ１のＤｍ番目のパルス
からＤｍ＋８番目のパルスまでの信号タイミングを表わ
す。上述した遅延回路１４と遅延回路７の各遅延時間は
図示のとおりである。
【００２２】図３は本発明の半導体記憶回路の他の実施
例を示すブロック図である。図３に示すように、本実施
例は前述した一実施例における半導体記憶素子１（８ビ
ット×８，３８８，６０８語構成）を１ビット×６７，
１０８，８６４語構成、すなわちＤｍ＝Ａｍとしたもの
である。この半導体記憶素子１を用いることにより回路
をより簡略化する。
例を示すブロック図である。図３に示すように、本実施
例は前述した一実施例における半導体記憶素子１（８ビ
ット×８，３８８，６０８語構成）を１ビット×６７，
１０８，８６４語構成、すなわちＤｍ＝Ａｍとしたもの
である。この半導体記憶素子１を用いることにより回路
をより簡略化する。
【００２３】本実施例の半導体記憶回路は、半導体記憶
素子１と、外部から入力される同期信号を用いて半導体
記憶素子１のデータを読み出すためのアドレス信号を生
成し且つデータの読み出しが終了したことを示す読み出
し終了信号を出力する読み出し制御部４と、半導体記憶
素子１から読み出されたデータを送出するためのＡＮＤ
ゲート１５と、このＡＮＤゲート１５からのデータと外
部の同様の半導体記憶回路からデータ入力端子ＴＳＤを
介して得られたデータを併せてデータ出力端子ＴＰＤか
ら外部に出力するＯＲゲート８と、読み出し制御部４か
らの読み出し終了信号をＯＲゲート９，ＡＮＤゲート１
０を介して入力することにより送出制御信号を出力する
送出制御部１１と、この送出制御信号を遅延回路１４で
遅延させたローカル同期制御信号および同期信号入力端
子ＴＰＳから入力した同期信号を入力し読み出し制御部
４へのクロックとなるローカル同期信号を出力するＡＮ
Ｄゲート２と、このローカル同期信号を遅延させＡＮＤ
ゲート１５への送出信号とする遅延回路７と、送出制御
部１１からの送出制御信号により外部の同様の半導体記
憶回路へ同期信号出力端子ＴＳＳを介して同期信号を出
力させるＡＮＤゲート１２と、ＯＲゲート９の出力およ
び送出制御信号により早送り信号出力端子ＴＳＦを介し
て早送り信号を外部へ出力するＡＮＤゲート１３とを有
する。本実施例では、半導体記憶素子１の構成を変え、
ＡＮＤゲート１５を設けることにより、前述した一実施
例の半導体記憶回路から分周回路３，遅延回路５および
送出レジスタ６を省略することができる。
素子１と、外部から入力される同期信号を用いて半導体
記憶素子１のデータを読み出すためのアドレス信号を生
成し且つデータの読み出しが終了したことを示す読み出
し終了信号を出力する読み出し制御部４と、半導体記憶
素子１から読み出されたデータを送出するためのＡＮＤ
ゲート１５と、このＡＮＤゲート１５からのデータと外
部の同様の半導体記憶回路からデータ入力端子ＴＳＤを
介して得られたデータを併せてデータ出力端子ＴＰＤか
ら外部に出力するＯＲゲート８と、読み出し制御部４か
らの読み出し終了信号をＯＲゲート９，ＡＮＤゲート１
０を介して入力することにより送出制御信号を出力する
送出制御部１１と、この送出制御信号を遅延回路１４で
遅延させたローカル同期制御信号および同期信号入力端
子ＴＰＳから入力した同期信号を入力し読み出し制御部
４へのクロックとなるローカル同期信号を出力するＡＮ
Ｄゲート２と、このローカル同期信号を遅延させＡＮＤ
ゲート１５への送出信号とする遅延回路７と、送出制御
部１１からの送出制御信号により外部の同様の半導体記
憶回路へ同期信号出力端子ＴＳＳを介して同期信号を出
力させるＡＮＤゲート１２と、ＯＲゲート９の出力およ
び送出制御信号により早送り信号出力端子ＴＳＦを介し
て早送り信号を外部へ出力するＡＮＤゲート１３とを有
する。本実施例では、半導体記憶素子１の構成を変え、
ＡＮＤゲート１５を設けることにより、前述した一実施
例の半導体記憶回路から分周回路３，遅延回路５および
送出レジスタ６を省略することができる。
【００２４】次に、図４（ａ），（ｂ）および図５を参
照し、本発明の半導体記憶回路を用いた半導体記憶モジ
ュールを説明する。
照し、本発明の半導体記憶回路を用いた半導体記憶モジ
ュールを説明する。
【００２５】図４（ａ），（ｂ）はそれぞれ本発明の半
導体記憶回路を用いた半導体記憶モジュールの一実施例
を説明するための平面図および側面図である。図４
（ａ），（ｂ）に示すように、本実施例の半導体記憶モ
ジュール１６は、四隅にアール（Ｒ）をもたせ且つほぼ
正方形状に形成したパッケージに前述した半導体記憶回
路が内蔵される。このパッケージは各辺にそれぞれ同種
の信号に対応する端子対を設け、１辺と他の３辺の端子
を互いにプラグ・ソケット構造にする。尚、ここでは、
ＴＰがプラグ型、ＴＳがソケット型の端子、Ｖは電源、
Ｇはアース電位を表わす。また、ＴＰ型端子とＴＳ型端
子とは、互いに同種の信号に対応する端子が組み合わさ
れるように配置している。更に、３辺のＴＳ型の同種の
信号に対応する端子は互いに結線されている。例えば、
ＴＳＳ１〜ＴＳＳ３は互いに結線されている。
導体記憶回路を用いた半導体記憶モジュールの一実施例
を説明するための平面図および側面図である。図４
（ａ），（ｂ）に示すように、本実施例の半導体記憶モ
ジュール１６は、四隅にアール（Ｒ）をもたせ且つほぼ
正方形状に形成したパッケージに前述した半導体記憶回
路が内蔵される。このパッケージは各辺にそれぞれ同種
の信号に対応する端子対を設け、１辺と他の３辺の端子
を互いにプラグ・ソケット構造にする。尚、ここでは、
ＴＰがプラグ型、ＴＳがソケット型の端子、Ｖは電源、
Ｇはアース電位を表わす。また、ＴＰ型端子とＴＳ型端
子とは、互いに同種の信号に対応する端子が組み合わさ
れるように配置している。更に、３辺のＴＳ型の同種の
信号に対応する端子は互いに結線されている。例えば、
ＴＳＳ１〜ＴＳＳ３は互いに結線されている。
【００２６】尚、本実施例のモジュールは四隅にアール
をもたせた例を説明したが、これに限られるものではな
く、切落とし形状等でもよい。
をもたせた例を説明したが、これに限られるものではな
く、切落とし形状等でもよい。
【００２７】図５は図４（ａ），（ｂ）に示す半導体記
憶モジュールを複数個接続した平面図である。図５に示
すように、この半導体記憶モジュール群は半導体記憶モ
ジュール１６の接続形態と信号の流れを表わしている。
ここでは、７つの半導体記憶モジュール１６Ａ〜１６Ｇ
を相互のプラグ・ソケットで順次接続し、最後尾に終端
器１７を取りつけている。この終端器１７の内部では、
結線１８により半導体記憶モジュール１６ＧのＴＳＦ端
子とＴＳＲ端子とを終端している。一方、半導体記憶モ
ジュール１６Ａのプラグ型端子は、後述する音響信号再
生装置の再生モジュールに接続される。図５において、
同期信号は半導体記憶モジュール１６Ａから１６Ｇへの
順にＣＬＫの流れのように転送され、読み出された音響
信号データは逆にＤＡＴＡの流れのように転送される。
憶モジュールを複数個接続した平面図である。図５に示
すように、この半導体記憶モジュール群は半導体記憶モ
ジュール１６の接続形態と信号の流れを表わしている。
ここでは、７つの半導体記憶モジュール１６Ａ〜１６Ｇ
を相互のプラグ・ソケットで順次接続し、最後尾に終端
器１７を取りつけている。この終端器１７の内部では、
結線１８により半導体記憶モジュール１６ＧのＴＳＦ端
子とＴＳＲ端子とを終端している。一方、半導体記憶モ
ジュール１６Ａのプラグ型端子は、後述する音響信号再
生装置の再生モジュールに接続される。図５において、
同期信号は半導体記憶モジュール１６Ａから１６Ｇへの
順にＣＬＫの流れのように転送され、読み出された音響
信号データは逆にＤＡＴＡの流れのように転送される。
【００２８】次に、図６および図７を参照し、本発明の
半導体記憶回路を用いた音響信号再生装置を説明する。
半導体記憶回路を用いた音響信号再生装置を説明する。
【００２９】図６は本発明の半導体記憶回路を用いた音
響信号再生装置の一実施例を説明するための再生部の回
路図である。図６に示すように、本実施例の音響信号再
生装置における再生部は、同期信号Ｓ１を生成する発振
器１９と、モーメンタリスイッチ２７によって制御され
る保持回路２８，２９と、これら発振器１９と保持回路
２８，２９の論理積をとりＴＳＳ端子に同期信号を出力
するＡＮＤゲート２０と、ＴＳＤ端子へ入力されたデー
タから所定長のディジタル符号を生成する標本値レジス
タ２１と、この標本値レジスタ２１から出力されるディ
ジタル符号をアナログ符号に変換するＤ／Ａコンバータ
２３Ａ，２３Ｂと、ＡＮＤゲート２０の出力を分周しＤ
／Ａコンバータ２３Ａ，２３Ｂを制御する分周回路２２
と、Ｄ／Ａコンバータ２３Ａ，２３Ｂの変換結果をイヤ
ホーン端子ＴＥＪに出力するための低域フィルタ２４
Ａ，２４Ｂおよび増幅器２５Ａ，２５Ｂと、この増幅器
２５Ａ，２５Ｂを制御する可変抵抗器２６と、モーメン
タリスイッチ３０により制御されＴＳＦ端子に出力する
にあたり波形整形を行う波形整形回路３１とを有する。
尚、ＴＳＶ端子およびＴＳＧ端子間には、オルタネート
スイッチ３２を介し、電源３３が接続される。かかる再
生部を形成するモジュールは、上述した半導体記憶モジ
ュールに接続される。
響信号再生装置の一実施例を説明するための再生部の回
路図である。図６に示すように、本実施例の音響信号再
生装置における再生部は、同期信号Ｓ１を生成する発振
器１９と、モーメンタリスイッチ２７によって制御され
る保持回路２８，２９と、これら発振器１９と保持回路
２８，２９の論理積をとりＴＳＳ端子に同期信号を出力
するＡＮＤゲート２０と、ＴＳＤ端子へ入力されたデー
タから所定長のディジタル符号を生成する標本値レジス
タ２１と、この標本値レジスタ２１から出力されるディ
ジタル符号をアナログ符号に変換するＤ／Ａコンバータ
２３Ａ，２３Ｂと、ＡＮＤゲート２０の出力を分周しＤ
／Ａコンバータ２３Ａ，２３Ｂを制御する分周回路２２
と、Ｄ／Ａコンバータ２３Ａ，２３Ｂの変換結果をイヤ
ホーン端子ＴＥＪに出力するための低域フィルタ２４
Ａ，２４Ｂおよび増幅器２５Ａ，２５Ｂと、この増幅器
２５Ａ，２５Ｂを制御する可変抵抗器２６と、モーメン
タリスイッチ３０により制御されＴＳＦ端子に出力する
にあたり波形整形を行う波形整形回路３１とを有する。
尚、ＴＳＶ端子およびＴＳＧ端子間には、オルタネート
スイッチ３２を介し、電源３３が接続される。かかる再
生部を形成するモジュールは、上述した半導体記憶モジ
ュールに接続される。
【００３０】この再生部を形成するモジュールにおい
て、まず発振器１９により生成された同期信号Ｓ１はＡ
ＮＤゲート２０を経てＴＳＳ端子から図４あるいは図５
に示す半導体記憶モジュールに出力される。一方、ＴＳ
Ｄ端子からは音響信号のパルス列データが入力され、３
２ビットの標本値レジスタ２１に導かれる。この３２ビ
ットのデータは左右２チャンネルの１標本値分に相当す
る。また、ＡＮＤゲート２０から出力される同期信号は
分周回路２２により周波数を１／３２に分周され、若干
の遅延を加えられてＤ／Ａコンバータ２３Ａ，２３Ｂに
導かれる。尚、Ａ，Ｂはそれぞれ左および右のチャンネ
ルを示すものとする。
て、まず発振器１９により生成された同期信号Ｓ１はＡ
ＮＤゲート２０を経てＴＳＳ端子から図４あるいは図５
に示す半導体記憶モジュールに出力される。一方、ＴＳ
Ｄ端子からは音響信号のパルス列データが入力され、３
２ビットの標本値レジスタ２１に導かれる。この３２ビ
ットのデータは左右２チャンネルの１標本値分に相当す
る。また、ＡＮＤゲート２０から出力される同期信号は
分周回路２２により周波数を１／３２に分周され、若干
の遅延を加えられてＤ／Ａコンバータ２３Ａ，２３Ｂに
導かれる。尚、Ａ，Ｂはそれぞれ左および右のチャンネ
ルを示すものとする。
【００３１】標本値レジスタ２１の３２ビットのデータ
は、Ｄ／Ａコンバータ２３Ａ，２３Ｂで左右各チャンネ
ル分の１６ビットずつ別々にＤ／Ａ変換され、低域フィ
ルタ２４Ａ，２４Ｂおよび増幅器２５Ａ，２５Ｂを経て
イヤホーン端子ＴＥＪに出力される。この出力のレベル
は、可変抵抗器２６により調整することができる。
は、Ｄ／Ａコンバータ２３Ａ，２３Ｂで左右各チャンネ
ル分の１６ビットずつ別々にＤ／Ａ変換され、低域フィ
ルタ２４Ａ，２４Ｂおよび増幅器２５Ａ，２５Ｂを経て
イヤホーン端子ＴＥＪに出力される。この出力のレベル
は、可変抵抗器２６により調整することができる。
【００３２】更に、モーメンタリスイッチ２７はスター
ト・ストップ操作を行うためのものであり、Ｊ−Ｋフリ
ップ・フロップ型の保持回路２８の状態を反転させると
ともに、Ｒ−Ｓフリップ・フロップ型の保持回路２９を
「１」状態にする。この保持回路２９はＴＳＲ端子から
の信号により「０」状態となり、ＡＮＤゲート２０を閉
じる。モーメンタリスイッチ３０は早送り操作のための
スイッチであり、波形整形回路３１を経てＴＳＦ端子か
ら出力される。尚、オルタネートスイッチ３２は電源３
３のＯＮ／ＯＦＦ用である。
ト・ストップ操作を行うためのものであり、Ｊ−Ｋフリ
ップ・フロップ型の保持回路２８の状態を反転させると
ともに、Ｒ−Ｓフリップ・フロップ型の保持回路２９を
「１」状態にする。この保持回路２９はＴＳＲ端子から
の信号により「０」状態となり、ＡＮＤゲート２０を閉
じる。モーメンタリスイッチ３０は早送り操作のための
スイッチであり、波形整形回路３１を経てＴＳＦ端子か
ら出力される。尚、オルタネートスイッチ３２は電源３
３のＯＮ／ＯＦＦ用である。
【００３３】図７は図６に示す再生部の回路を内蔵した
音響信号再生装置の斜視図である。図７に示すように、
本実施例の音響信号再生装置は半導体記憶モジュール１
６および終端器１７を収容した再生部３４と、これの蓋
となるスライド式のカバー３５とを有する。この再生部
３４の正面には、図６に示した可変抵抗器２６とモーメ
ンタリスイッチ２７，３０とオルタネートスイッチ３２
およびイヤホーン端子ＴＥＪが設けられている。
音響信号再生装置の斜視図である。図７に示すように、
本実施例の音響信号再生装置は半導体記憶モジュール１
６および終端器１７を収容した再生部３４と、これの蓋
となるスライド式のカバー３５とを有する。この再生部
３４の正面には、図６に示した可変抵抗器２６とモーメ
ンタリスイッチ２７，３０とオルタネートスイッチ３２
およびイヤホーン端子ＴＥＪが設けられている。
【００３４】
【発明の効果】以上説明したように、本発明の半導体記
憶回路は、外部から入力される同期信号に基づきアドレ
ス信号を生成するとともに、かかる同期信号を後続の半
導体記憶回路に順次送出していくことにより、アドレス
信号用の配線を不要にでき、しかも多数の半導体記憶素
子を用いた大容量化を容易に実現できるとともに、記憶
容量の設定に際して制約の少ないアクセスがシーケンシ
ャル型の記憶媒体の構成を可能にするという効果があ
る。
憶回路は、外部から入力される同期信号に基づきアドレ
ス信号を生成するとともに、かかる同期信号を後続の半
導体記憶回路に順次送出していくことにより、アドレス
信号用の配線を不要にでき、しかも多数の半導体記憶素
子を用いた大容量化を容易に実現できるとともに、記憶
容量の設定に際して制約の少ないアクセスがシーケンシ
ャル型の記憶媒体の構成を可能にするという効果があ
る。
【００３５】また、本発明の半導体記憶回路を用いた半
導体記憶モジュールは、半導体記憶回路を内蔵したほぼ
正方形に近いパッケージの各辺にそれぞれ同種の信号に
対応する端子対を備え、１辺と他の３辺の端子を互いに
プラグ・ソケット構造とするとともに、同種の信号に対
応する端子が組み合わされるように配置し且つ前記３辺
の同種の信号に対応する端子を互いに結線することによ
り、印刷配線板等を介することなく、互いに任意の順序
および配置で接続することができ、半導体記憶素子を用
いたアクセスがシーケンシャル型の記憶媒体を自在に構
成することを可能にするという効果がある。
導体記憶モジュールは、半導体記憶回路を内蔵したほぼ
正方形に近いパッケージの各辺にそれぞれ同種の信号に
対応する端子対を備え、１辺と他の３辺の端子を互いに
プラグ・ソケット構造とするとともに、同種の信号に対
応する端子が組み合わされるように配置し且つ前記３辺
の同種の信号に対応する端子を互いに結線することによ
り、印刷配線板等を介することなく、互いに任意の順序
および配置で接続することができ、半導体記憶素子を用
いたアクセスがシーケンシャル型の記憶媒体を自在に構
成することを可能にするという効果がある。
【００３６】更に、本発明の半導体記憶回路を用いた音
響信号再生装置は、半導体記憶回路を内蔵した半導体記
憶モジュールを複数個接続して構成される記憶媒体を用
いることにより、機械的手段を含まないので、耐震性，
耐久性および信頼性に優れる上、小型化，軽量化および
消費エネルギーの低減化を実現できるという効果があ
る。また、本発明の音響信号再生装置は、使用者の嗜好
により自在に音楽媒体を構成して楽しむことを可能にす
るという効果もある。
響信号再生装置は、半導体記憶回路を内蔵した半導体記
憶モジュールを複数個接続して構成される記憶媒体を用
いることにより、機械的手段を含まないので、耐震性，
耐久性および信頼性に優れる上、小型化，軽量化および
消費エネルギーの低減化を実現できるという効果があ
る。また、本発明の音響信号再生装置は、使用者の嗜好
により自在に音楽媒体を構成して楽しむことを可能にす
るという効果もある。
【図１】本発明の半導体記憶回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】図１における各種信号のタイミング図である。
【図３】本発明の半導体記憶回路の他の実施例を示すブ
ロック図である。
ロック図である。
【図４】本発明の半導体記憶回路を用いた半導体記憶モ
ジュールの一実施例を説明するための平面および側面を
表わす図である。
ジュールの一実施例を説明するための平面および側面を
表わす図である。
【図５】図４に示す半導体記憶モジュールを複数個接続
した平面図である。
した平面図である。
【図６】本発明の半導体記憶回路を用いた音響信号再生
装置の一実施例を説明するための再生部の回路図であ
る。
装置の一実施例を説明するための再生部の回路図であ
る。
【図７】図６に示す再生部の回路を内蔵した音響信号再
生装置の斜視図である。
生装置の斜視図である。
１ 半導体記憶素子（マスクＲＯＭ） ２，１０，１２，１３，１５，２０ ＡＮＤ回路 ３，２２ 分周回路 ４ 読み出し制御部 ５，７，１４ 遅延回路 ６ 送出レジスタ ８，９ ＯＲ回路 １１ 送出制御部 １６，１６Ａ〜１６Ｇ 半導体記憶モジュール １７ 終端器 １８ 結線 １９ 発振器 ２１ 標本値レジスタ ２３Ａ，２３Ｂ Ｄ／Ａコンバータ ２４Ａ，２４Ｂ 低域フィルタ ２５Ａ，２５Ｂ 増幅器 ２６ 可変抵抗器 ２７，３０ モーメンタリスイッチ ２８，２９ 保持回路 ３１ 波形整形回路 ３２ オルタネートスイッチ ３４ 再生部 ３５ カバー ＴＰＳ 同期信号入力端子 ＴＰＤ データ出力端子 ＴＰＦ 早送り信号入力端子 ＴＰＲ リセット信号出力端子 ＴＳＳ 同期信号出力端子 ＴＳＤ データ入力端子 ＴＳＦ 早送り信号出力端子 ＴＳＲ リセット信号入力端子 ＴＰＶ 電源入力端子 ＴＰＧ 接地端子 ＴＳＶ 電源出力端子 ＴＳＧ 接地端子 ＴＥＪ イヤホーン端子
Claims (3)
- 【請求項１】 マスクＲＯＭ等で構成される半導体記憶
素子と、外部から入力される同期信号を用いて前記半導
体記憶素子内のデータを読み出すためのアドレス信号を
生成するとともに前記データの読み出しが終了したこと
を示す読み出し終了信号を出力する読み出し制御手段
と、前記半導体記憶素子から読み出されたデータを送出
するための送出手段と、前記送出手段から送出されたデ
ータと外部からの同様のデータを併せて外部に出力する
第１のゲート手段と、前記読み出し制御手段からの読み
出し終了信号により送出制御信号を出力する送出制御手
段と、前記送出制御信号に基づき前記データの読み出し
および送出を終了させる第２のゲート手段と、前記送出
制御信号に基づき外部へ前記同期信号の出力を開始させ
る第３のゲート手段とを有することを特徴とする半導体
記憶回路。 - 【請求項２】 マスクＲＯＭ等で構成される半導体記憶
素子と，外部から入力される同期信号を用いて前記半導
体記憶素子内のデータを読み出すためのアドレス信号を
生成するとともに前記データの読み出しが終了したこと
を示す読み出し終了信号を出力する読み出し制御手段
と，前記半導体記憶素子から読み出されたデータを送出
するための送出手段と，前記送出手段から送出されたデ
ータと外部からの同様のデータを併せて外部に出力する
第１のゲート手段と，前記読み出し制御手段からの読み
出し終了信号により送出制御信号を出力する送出制御手
段と，前記送出制御信号に基づき前記データの読み出し
および送出を終了させる第２のゲート手段と，前記送出
制御信号に基づき外部へ前記同期信号の出力を開始させ
る第３のゲート手段とを有する半導体記憶回路を、ほぼ
正方形状に形成したパッケージに内蔵し、前記パッケー
ジの各辺がそれぞれ同種の信号に対応する端子対を設
け、１辺と他の３辺の端子を互いにプラグ・ソケット構
造にするとともに、同種の信号に対応する端子を組み合
せるように配置し且つ前記３辺の同種の信号に対応する
端子を互いに結線したことを特徴とする半導体記憶回路
を用いた半導体記憶モジュール。 - 【請求項３】 マスクＲＯＭ等で構成される半導体記憶
素子と，外部から入力される同期信号を用いて前記半導
体記憶素子内のデータを読み出すためのアドレス信号を
生成するとともに前記データの読み出しが終了したこと
を示す読み出し終了信号を出力する読み出し制御手段
と，前記半導体記憶素子から読み出されたデータを送出
するための送出手段と，前記送出手段から送出されたデ
ータと外部からの同様のデータを併せて外部に出力する
第１のゲート手段と，前記読み出し制御手段からの読み
出し終了信号により送出制御信号を出力する送出制御手
段と，前記送出制御信号に基づき前記データの読み出し
および送出を終了させる第２のゲート手段と，前記送出
制御信号に基づき外部へ前記同期信号の出力を開始させ
る第３のゲート手段とを有する半導体記憶回路を、ほぼ
正方形状に形成したパッケージに内蔵し、前記パッケー
ジの各辺がそれぞれ同種の信号に対応する端子対を設
け、１辺と他の３辺の端子を互いにプラグ・ソケット構
造にするとともに、同種の信号に対応する端子を組み合
せるように配置し且つ前記３辺の同種の信号に対応する
端子を互いに結線した半導体記憶モジュールを複数個接
続し、最後尾に終端器を接続した半導体記憶モジュール
群と、同期信号を生成する手段と、入力されたデータか
ら所定長のディジタル符号を生成する手段と、前記ディ
ジタル符号をアナログ符号に変換して出力する手段とを
含むことを特徴とする半導体記憶回路を用いた音響信号
再生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141211A JP2950018B2 (ja) | 1992-06-02 | 1992-06-02 | 半導体記憶回路とそれを用いた半導体記憶モジュール及び音響信号再生装置 |
| US08/071,389 US5329484A (en) | 1992-06-02 | 1993-06-02 | Semiconductor memory circuit, semiconductor memory module using the same, and acoustic signal reproducing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141211A JP2950018B2 (ja) | 1992-06-02 | 1992-06-02 | 半導体記憶回路とそれを用いた半導体記憶モジュール及び音響信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05334866A JPH05334866A (ja) | 1993-12-17 |
| JP2950018B2 true JP2950018B2 (ja) | 1999-09-20 |
Family
ID=15286728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141211A Expired - Lifetime JP2950018B2 (ja) | 1992-06-02 | 1992-06-02 | 半導体記憶回路とそれを用いた半導体記憶モジュール及び音響信号再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329484A (ja) |
| JP (1) | JP2950018B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067594A (en) * | 1997-09-26 | 2000-05-23 | Rambus, Inc. | High frequency bus system |
| JP2000115805A (ja) * | 1998-09-22 | 2000-04-21 | Neucore Technol Inc | カード式半導体メモリ装置 |
| JP2000115804A (ja) | 1998-09-22 | 2000-04-21 | Neucore Technol Inc | カード式半導体メモリ装置 |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| US8391039B2 (en) | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
| US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885997A (ja) * | 1981-11-18 | 1983-05-23 | Neptune:Kk | アナログ信号再生装置 |
| US4963866A (en) * | 1989-03-27 | 1990-10-16 | Digital Recorders, Inc. | Multi channel digital random access recorder-player |
| JPH03119399A (ja) * | 1989-10-03 | 1991-05-21 | Seiko Epson Corp | 携帯用小型音響装置 |
| US5164915A (en) * | 1990-09-26 | 1992-11-17 | Information Storage Devices, Inc. | Cascading analog record/playback devices |
-
1992
- 1992-06-02 JP JP4141211A patent/JP2950018B2/ja not_active Expired - Lifetime
-
1993
- 1993-06-02 US US08/071,389 patent/US5329484A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5329484A (en) | 1994-07-12 |
| JPH05334866A (ja) | 1993-12-17 |
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