JPS62112412A

JPS62112412A - デ−タ入力回路

Info

Publication number: JPS62112412A
Application number: JP60253255A
Authority: JP
Inventors: Norihisa Takayama; 高山　憲久
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-11-12
Filing date: 1985-11-12
Publication date: 1987-05-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は例えばディジタルフィルタの各タップ係数をＲ
ＯＭ等のディジタルメモリから自動的に入力するデータ
入力回路に関するものである。

（Ｏ）　　従来の技術まず、ディジタルフィルタの構成について説明する。

Ｆ　Ｉ　Ｒ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐ
ｏｎｃｅ）ディジタルフィルタは、ｘ　（ｎ）二人力、γ（ｎ）：出カ、Ｎ：タップ数。

ｈ（ｋ）　：タップ係数で表わされ、第５図ζこ示す回路構成となる。これを実
際のディジタル回路で実現する時、遅延素子（Ｚ　　）
としてシフトレジスタを用い、さらに乗算器と加算器に
よって構成できる。なお、と、のディジタルフィルタに
関しては多くの文献が出版されており、例えば産業図書
株式会社発行（Ｓ　ｓ　５゜８．２５）ｒ信号・画像デ
ィジタル処理」の第１４５頁〜第１６５頁に詳細に述べ
られている。

さらに、第６図に示すように、各乗算器から出力される
値を順次加算していく回路構成をとると、同図の点線で
囲んだ部分（こ示す積和演算を行う回路をひとつのブロ
ックとし、これを８個接続すればＮタップディジタルフ
ィルタが構成でき、回路ブロックの共通化が行える。現
在、このような積和演算を行うＬＳＩはいくつか発売さ
れており（例えばソニー１ｃＸ−７９９７等）、これを
用いることによりディジタルフィルタを容易に構成でき
るようになっている。ただし、このフィルタの特性を決
定する夕・プ係数ｈ　（０）　、　ｈ　（１）・・・ｈ
（Ｎ−１）を設定するための追加回路が必要である。フ
ィルタ定数を常に固定したままで使用するのであればタ
ップ係数の入力端子をそれぞれ“１”か“０”ｌこ固定
すれば良いのであるが、フィルタ定数を変化させて使用
することを考えた場合、各タップ毎にディップスイッチ
等を設け、タップ係数を設定する必要がある。例えば、
タップ係数のピッ＋−数が８ビツトで７タツプのディジ
タルフィルタを構成した場合、８ビツトのディップスイ
ッチが７個必要となり、回路構成上非常に大きなスペー
スを有することになり不都合である。

（ハ）発明が解決しようとする問題点本発明は上述のようなタップ係数の設定を例としたデー
タ入力回路において、回路部品の増加及びそれにともな
うスペースの問題を解決するものであり、回路の共通化
を行い、ＩＣ化に適した構成を提供することによつてこ
れを実現するものである。

に）問題点を解決するだめの手段クロックに応じて歩進し、所定値ｘ１からｘ２までのＮ
個の値を出力するｍビット２進カウンタを備え、このカ
ウンタ出力はＲＯＭ等のディジタルメモリをアクセスす
るためのｍビットのアドレスとして入出力バスバッファ
を通じて出力する。この入出力バスバッファはｍビット
の入力位置指定値に応じ、入力モードと出力モードが切
換え可能なものとする。また、この入出力バスバッファ
から入力された値と入力位置指定値とを比較する回路を
備え、この両者の値が一致した時に一致を示す信号を送
出する。そして、この一致信号に応じて前記ディジタル
メモリから出力されるデータをラッチする。以上から成
る回路ブロックをＮ組用い、Ｎ個の入出力バスバッファ
の唯１個より前記アドレスを出力する。このアドレス値
がディジタルメモリをアクセスするとともに、他のＮ−
１個の入出力バスバッファに入力される構成とし、また
、ディジタルメモリのｍビットのアドレスのさらに上位
Ｐビットのアドレスを設定する回路を設け、この設定に
応じて、２Ｐ組のデータの中から１組（Ｎ個のデータ）
を選択する構成とする。

（ホ）作用上記構成のデータ入力回路を用いると、各々の入力位置
指定値によって指定されたアドレスに対応したメモリの
内容がＮ個の各ラッチ回路にラッチされるっまた、この
Ｎ個のデータは、上位アドレス設定回路の設定により、
２Ｐ組の中から選択することができる。本データ入力回
路は、Ｎ組の前記回路ブロックの構成を全く同一にする
ことができるためＩＣ化に適した回路構成を提供できる
。

またこの時、１個のＲＯＭを外付けするだけでＮ個のデ
ータが入力できるので、ディップスイッチ等からデータ
を入力する方法に比べ大幅に部品点数を減らすことがで
きる。さらに、ＲＯＭの上位アドレスＰビットを設定す
る回路を設けることにより、２Ｐ組のデータの中から１
組を選択し、入力することが可能となる。

（へ）実施例本発明の実施例を第１図〜ｊ１！４図を用いて説明する
。

第１図は本発明の構成を示すブロック図であり、まず破
線内に示される共通の回路ブロックの動作を説明する。

（１）はｍビット２進カウンタで外部からのクロックに
応じて歩進し、０からＮ−１までの値を順次出力する。

（２）は入出力バスバッファであり、ゲート回路（３）
の出力が論理値“０１の時出力状態となり前記カウンタ
値を出力する。これが外部に接続するＲＯＭ（（３）の
アドレスとなる。このゲート回路（３）は入力位置指定
端子に設定された値の中で、ある１種類の値に対しての
み出力が“０”となる構成とする。例えば、このゲート
回路をｍ入力ＯＲゲートとすれば、ｍビットの入力位置
指定値の各ビットの値が全て′０”の時だけその出力が
“０″となる。なお、ゲート回路（３）の出力と入出力
バスバッファ＋２１のコントロール入力の論理は上記と
逆の論理関係であってもよい。つまりゲート回路（３）
が入力位置指定値のある１種類の値に対してのみ“１′
を出力し、これによりて人出力バスバツファが出力状態
となる構成でもよい。またゲート回路（３）を省略し、
人出力バスバツファ（２）の入出力モードの設定を行う
端子を別途設ける構成としてもよい。比較器（４）では
入出力バスバッファ（２］から入力されるｍビットのア
ドレス値とｍビットの入力位置指定値を比較し、両者の
値が一致した時に一致信号を送出する。ラッチ回路（５
）では、この一致信号（こ応じ、前記ＲＯＭ（６１から
出力されるｌビットのデータをラッチするう以上の構成
から成る回路ブロックをＮ個接続し、それぞれ回路ブロ
ックＸ（０）　、　Ｘ（１）−Ｘ　（Ｎ−１）　トｔ６
゜ｒ、ｌＦ、前述（Ｄ入力位置指定値は回路ブロックＸ
、′（０）に対して０゜回路ブロックＸ（１）に対して
１．・・・回路ブロックＸ（Ｎ−１）に対してＮ−１の
値をそれぞれｍビット２進数で設定しておく。また、前
述のようにゲート回路（３）はｍ入力ＯＲゲートとする
と入力位置指定値の各ビットが全て“０１、つまりＸ（
０）の回路ブロックからＲＯＭのアドレスか出力される
。

このアドレス値が外部のＲＯＭ（５１をアクセスすると
とも番こ回路ブロックｘ（１）〜Ｘ（Ｎ−１）の人出カ
バスバツファ（２）にも入力される。そしてこのアドレ
ス値と各回路ブロックに設定された入力位置指定値とが
一致するとＲＯＭ　（５１からのデータがラッチ回路（
５）にラッチされる。すなわち、回路プロｆりＸ（０）
、Ｘ（１）、・Ｘ（Ｎ−１）Ｅ対し、それぞれｍビット
のアドレス０，１．・・・Ｎ−ｊに対応したＲＯＭの内
容が入力されることになる。また、上位アドレス設定回
路（７）によって、ＲＯＭ（６）のｍビットアドレスの
さらに上位のＰビットアドレスを設定することｌこより
、この設定に応じてＮ個のデータを２Ｐ組の中から選択
し各回路プロ・りに入力することができる。

第２図は、本発明をディジタルフィルタのタップ係数入
力回路に適用した場合のＮタップディジタルフィルタの
構成例である。ＩＣ１ｐ）〜ＩＣ（Ｎ−１）で示す回路
がデータの遅延及び積和演算を行つモノテアリ、Ｘ（０
）　〜Ｘ　（Ｎ−１）　ハ＄　１図１こ示した回路ブロ
ックと同じものである。上記説明と同様にｍビットのア
ドレス０，１．・・・Ｎ−１＃こ対応したＲ　ＯＭ（６
１の内容がＩ　Ｃ（ｃＩ）　、　Ｉ　Ｃ（１）−１・Ｉ
Ｃ（Ｎ−１）のタップ係数として入力される。また、上
位アドレス設定回路（７）の設定（こよってＮ個のタッ
プ係数を２Ｐ組の中から選択することができる。

次ｌこ、固定磁気ヘッドマルチトラックＰＣ：Ｍ（ｉ音
再生装置の各トラックの再生信号をディジタル時分割多
重し、第２図の構成のディジタルフィルタを用いて波形
等化を行う例を示す。

第３図は、固定磁気ヘッドマルチトラックＰＣＭ録音再
生装置の再生系の一部を示すブロック図であり、マルチ
トラック再生ヘッドで再生された信号をディジタル時分
割多重し、波形等化出方を得るまでの構成を示すもので
ある。磁気テープ（８）に記録されているＰＣＭ信号は
マルチトラック（−個のトラック）再生ヘッド（９）に
よって再生され、各トラックの増幅回路（１Ｇで増幅さ
れる。これら１個の出力信号をマルチプレクサＯＤによ
つて多重し、Ａ／Ｄ変換器口でディジタル値に変換した
後、第２図に示した構成をとるディジタルフィルタ０に
入力する。なお１個の出力信号をマルチプレックスした
データを扱うために第２図中の遅延素子（Ｚ　−％　）
として１段のシフトレジスタを用いる。

またＲ　ＯＭ　（６）には、このディジタルフィルタα
Ｊのタップ係数をあらかじめ設定しておく。一般に、マ
ルチトラックＰＣＭ録音再生装置ではデータのクロック
レートを変えたり、また長時間録音モードとしてテープ
スピードを通常より遅くする等の種々の録再モードが考
えられる。このモードの違いζこよって磁気テープ上の
データの記録密度が変りたり、再生信号の周波数成分が
変・りたすする。

このため、ディジタルフィルタの等化特性を変え、各モ
ードに応じてそれぞれ最適の等化特性を設定することが
望まれる。

そこで第３図ζこ示すように、いくつかのモードスイッ
チ（１４１の設定に対応しＲＯＭ（５１の上位アドレス
を選択する上位アドレス設定回路（７）を設けることに
より、各モード毎にディジタルフィルタのタップ係数を
変え、各モードに合った等化特性で再生信号の波形等化
を行うことができる。

また、この固定磁気ヘッドマルチトラックＰＣＭ録音再
生装置では、トラックの数と同じ個数の再生ヘッドを有
しており、個々のヘッドの特性にばらつきが生じる可能
性がある。第４図は、このヘッドの特性のばらつきを補
うため、各トラックのデータ毎にディジタルフィルタの
タップ係数を変え、各トラックの再生信号ｌこ対し、等
化特性を変えて波形等化を行うための回路構成を示した
ものである。マルチプレックスされた再生信号データの
トラック番号を示す信号を上位アドレス設定回路（７）
に入力し、このトラック番号に対応して、ＲＯＭの上位
アドレスを設定する、なお、再生信号データが１トラツ
ク、２トラツク、３トラツク・・・のように１トラツク
毎にマルチプレックスされているとすれば、ディジタル
フィルタのタップ係数は再生信号データと同じクロック
レートで変えろ必要がある。

従つて、ディジタルフィルタのタップ数をＮとした時、
再生信号データのクロックレートのＮ倍以上のクロック
を第１図のクロック入力端子ｉこ供給すればよい。

ただし、通常この再生信号データのクロックレートは数
ＭＨｚのオーダイこなり、そのＮ倍以上のクロックを用
いることは、ＲＯＭのアクセス時間の制限によって困難
となる場合がある。その時にはＲＯＭを複数個使用し、
第２図のデータ入力回路の系列を複数個ｌこ分割し、Ｒ
ＯＭをアクセスするクロックの周波数を必要に応じて下
げるようにすればよい。

（ト）効果本発明のデータ入力回路を用いると、１個のＲＯＭから
いくつかの回路にそれぞれ所定のアドレスｌこ対応した
データを入力することができる。この時、各入力回路は
全く同一の回路構成となるためＩＣ化Ｅこ適している。

実施例で述べた第２図のＩＣ（０１〜ＩＣ（Ｎ−１）の
回路のＩＣ化を行った場合、ＲＯＭを唯１個付けるだけ
で各ＩＣにタップ係数が入力でき、ＩＣ化の際に外付は
部品を最少銀ｆことどめることができる。

また、この構成にＲＯＭの上位アドレスを設定する回路
を追加すれば、あらかじめ用意された何種類かのデータ
の中から自由に選択してデータを入力することができる
。これをマルチトラックＰＣＭ録音再生装置の波形等化
回路の係数入力回路等に応用した場合、種々の条件に合
わせて等化特性を変えられるという効果が得られる。

【図面の簡単な説明】

第１図は本発明のデータ入力回路を示すプロ７り図、第
２図は本発明のデータ入力回路を応用したディジタルフ
ィルタの構成例、第３図及び第４図は固定磁気ヘッドマ
ルチトラックＰＣＭ録音再生装置の再生系の１部を示す
ブロック図、第５図及び第６図はディジタルフィルタの
構成を示すブロック図である。（１）・・・２進カウンタ、（２）・・・入出力バスバ
ッファ、（３）・・・ゲート回路、（４）・・・比較器
、（５）・・・ラッチ回路、（６）・・・ディジタルメ
モリ、（７）・・・上位アドレス設定回路。

Claims

【特許請求の範囲】

（１）（ａ）クロックに応じて歩進し、所定値ｘ１から
ｘ２までのＮ個の値を出力するｍビット２進カウンタと
、（ｂ）入力モードと出力モードの切換えが可能で出力モ
ードでは前記２進カウンタの出力値を、ＲＯＭ（Ｒｅａ
ｄＯｎｌｙＭｅｍｏｒｙ）等のディジタルメモリをアク
セスするためのアドレス値Ａ１として出力する入出力バ
スバッファと、（ｃ）外部から設定するｍビットの入力位置指定値Ａ２
のある１種類の値に対してのみ論理値“１”（又は“０
”）を出力し、他の値に対しては“０”（又は“１”）
を出力するゲート回路と、（ｄ）前記アドレス値Ａ１と前記入力位置指定値Ａ２と
を比較し、これが一致した時に一致信号Ｂを送出する比
較器と、（ｅ）該一致信号Ｂに応じ前記ディジタルメモリからの
出力データをラッチするラッチ回路と、から成る回路ブ
ロックをＮ組用い、前記ゲート回路の出力に応じて前記
入出力バスバッファの入出力モードをコントロールして
Ｎ個の入出力バスバッファの内の唯１個より前記アドレ
ス値Ａ１を出力し、該アドレス値Ａ１は前記ディジタル
メモリをアクセスするとともに他のＮ−１個の入出力バ
スバッファに入力される構成とし、さらに（ｆ）前記ディジタルメモリをアクセスするｍビットの
アドレスのさらに上位ｐビットのアドレスを設定する回
路を設け、該上位アドレマの設定によつて２＾Ｐ組のデ
ータの中の１組（Ｎ個のデータ）を選択出力し、前記ア
ドレス値Ａｌと各回路にそれぞれ設定されている前記入
力位置指定値Ａ２とが一致した時にディジタルメモリの
出力データをラッチすることを特徴としたデータ入力回
路。
（２）前記ラッチ回路出力と別途入力されるデータとを
乗算し、各タップ毎に加算する構成としたディジタルフ
ィルタにおける特許請求の範囲第１項に記載のデータ入
力回路。