JPS60205669A - たたみ込み演算回路 - Google Patents
たたみ込み演算回路Info
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- JPS60205669A JPS60205669A JP5945084A JP5945084A JPS60205669A JP S60205669 A JPS60205669 A JP S60205669A JP 5945084 A JP5945084 A JP 5945084A JP 5945084 A JP5945084 A JP 5945084A JP S60205669 A JPS60205669 A JP S60205669A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0238—Measures concerning the arithmetic used
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えばデジタルフィルタ等のデジタル信号処
理システムに適用されるたたみ込み演算回路に関する。
理システムに適用されるたたみ込み演算回路に関する。
近時、音響機器の分野では可及的に高忠実度再生化を図
るために、ＰＣＭ（パルスコードモジェレーシ璽ン）技
術を利用し九ＰＣＭレコーダやＤＡＤ（デジタルオーデ
ィオディスク）プレーヤ等昔 のデジタル記録再生装置が負及されつつある。そこで、
このデジタル記録再生装置の基本的な構成について第１
図を参照して説明する。先ず、入力端子（ＩＩＩＫ供給
された音声信号等のアナログ信号はローパスフィルタ（
１３に！って不要な高周波成分が除去された後、サンプ
ル・ホールド回路ａ３に供給されて所定のサンプリング
周波数（例えばＤＡＤプレーヤの場合４４．１ＫＨｚ
）の周期間隔でサンプリングされる。このサンプリング
されたアナログ信号は、Ａ／Ｄ（ａｎａｌｏｇ ｔｏ
ｄｉｇｉｔａｌ）変換器α４）Ｋヨッテ量子化及び符号
化されてデジタル信号に変換され。
るために、ＰＣＭ（パルスコードモジェレーシ璽ン）技
術を利用し九ＰＣＭレコーダやＤＡＤ（デジタルオーデ
ィオディスク）プレーヤ等昔 のデジタル記録再生装置が負及されつつある。そこで、
このデジタル記録再生装置の基本的な構成について第１
図を参照して説明する。先ず、入力端子（ＩＩＩＫ供給
された音声信号等のアナログ信号はローパスフィルタ（
１３に！って不要な高周波成分が除去された後、サンプ
ル・ホールド回路ａ３に供給されて所定のサンプリング
周波数（例えばＤＡＤプレーヤの場合４４．１ＫＨｚ
）の周期間隔でサンプリングされる。このサンプリング
されたアナログ信号は、Ａ／Ｄ（ａｎａｌｏｇ ｔｏ
ｄｉｇｉｔａｌ）変換器α４）Ｋヨッテ量子化及び符号
化されてデジタル信号に変換され。
デジタル処理回路０９によってエラー訂正コード付加及
びデジタル変調の処理が施された後、テープやディスク
等の記録媒体ＱｅＫ記録される。そして再生時に記録媒
体αｅから取シ出される再生信号はデジタル復調処理回
路αηによって復調及び記録媒（ｄｉｇ目ａｌ ｔｏ
ａｎａｌｏｇ）変換器０秒によッテ階段状のアナログ信
号に変換された後、ローノ（スフイルタ員によりノイズ
となる高調波成分を除去して連続的なアナログ信号つま
シ元の音声信号として出力端子（イ）より取り出される
ようになっている。
びデジタル変調の処理が施された後、テープやディスク
等の記録媒体ＱｅＫ記録される。そして再生時に記録媒
体αｅから取シ出される再生信号はデジタル復調処理回
路αηによって復調及び記録媒（ｄｉｇ目ａｌ ｔｏ
ａｎａｌｏｇ）変換器０秒によッテ階段状のアナログ信
号に変換された後、ローノ（スフイルタ員によりノイズ
となる高調波成分を除去して連続的なアナログ信号つま
シ元の音声信号として出力端子（イ）より取り出される
ようになっている。
ところで、上記のようなデジタル記録再生装置は、アナ
ログ信号をサンプリングして再び元に戻すと、原信号に
含まれる周波数成分にサンプリング周波数を中心として
折返される高調波成分が発生し、結果として原信号の帯
域上限付近に高調波が分布することになるため、これを
取り除く必要からローパスフィルタＨに急峻なフィルタ
特性を持たせている。しかるに、Ａ／Ｄ変換変換器後段
あるいはを大変換器ａ呻の前段に第１図中点線で示した
デジタルフィルタ（２１を介在させ、デジタル信号の段
階で上記高調波成分を取り除くようにすればローパスフ
ィルタａｌのフィルタ特性を軽減することができる。そ
の際、デジタルフィルタＱ１）においては入力信号のサ
ンプリング周波数を数倍あるいは数分の一倍にするよう
な操作がなされる０ことで、上記のデジタルフィルタ（
２１）について説明する。通常、デジタルフィルタは人
力系列（Ｘｎ ）とフィルタ特性となるインパルス応答
列（ｈす（１＝０．１，２．・・・、ｍ）との有限のた
たみ込み演算によ“って出力系列（Ｙｎ）を得るもので
ある。そこで、従来では第２図に示すようＫ、入力系列
（Ｘｎ）をＦＦＴ（高速フーリエ変換器）ＣＩａＫよっ
て周波数領域に変換しＸｎとし、これとインパルス応答
列（ｈｉ）の周波数特性Ｈ（ｗ）との積Ｙｎを乗算器０
擾によって計算し、しかる後ＩＦＦＴ （高速フーリエ
逆変換器）ｃｌｌによって時間領域の出力系列（Ｙｎ
）を得るものであったっこの方法は、時間領域において
離散的な入力系列（Ｘｎ）とインパルス応答列（ｈｉ）
を直接たたみ込む方法よりも演算速度が速くなるため、
処理可能な入力信号の帯域を広ぼることができる。
ログ信号をサンプリングして再び元に戻すと、原信号に
含まれる周波数成分にサンプリング周波数を中心として
折返される高調波成分が発生し、結果として原信号の帯
域上限付近に高調波が分布することになるため、これを
取り除く必要からローパスフィルタＨに急峻なフィルタ
特性を持たせている。しかるに、Ａ／Ｄ変換変換器後段
あるいはを大変換器ａ呻の前段に第１図中点線で示した
デジタルフィルタ（２１を介在させ、デジタル信号の段
階で上記高調波成分を取り除くようにすればローパスフ
ィルタａｌのフィルタ特性を軽減することができる。そ
の際、デジタルフィルタＱ１）においては入力信号のサ
ンプリング周波数を数倍あるいは数分の一倍にするよう
な操作がなされる０ことで、上記のデジタルフィルタ（
２１）について説明する。通常、デジタルフィルタは人
力系列（Ｘｎ ）とフィルタ特性となるインパルス応答
列（ｈす（１＝０．１，２．・・・、ｍ）との有限のた
たみ込み演算によ“って出力系列（Ｙｎ）を得るもので
ある。そこで、従来では第２図に示すようＫ、入力系列
（Ｘｎ）をＦＦＴ（高速フーリエ変換器）ＣＩａＫよっ
て周波数領域に変換しＸｎとし、これとインパルス応答
列（ｈｉ）の周波数特性Ｈ（ｗ）との積Ｙｎを乗算器０
擾によって計算し、しかる後ＩＦＦＴ （高速フーリエ
逆変換器）ｃｌｌによって時間領域の出力系列（Ｙｎ
）を得るものであったっこの方法は、時間領域において
離散的な入力系列（Ｘｎ）とインパルス応答列（ｈｉ）
を直接たたみ込む方法よりも演算速度が速くなるため、
処理可能な入力信号の帯域を広ぼることができる。
しかしながら、この方法を用いてデジタルフィルタを設
計した場合、ＦＦＴ及びＩＦＦＴに専用の−・−ドウエ
アが必要なため回路構成が大きくなシ。
計した場合、ＦＦＴ及びＩＦＦＴに専用の−・−ドウエ
アが必要なため回路構成が大きくなシ。
しかもコストの面でもかなシ割高になる。従って。
このようなデジタルフィルタを前述のデジタル記録再生
装置に用いることは実際上不利な点が多い。
装置に用いることは実際上不利な点が多い。
なお、上記の時間領域におけるたたみ込み演算の方法と
は、従来、入力系列（Ｘｎ ）の各入力信号を複数の遅
延素子を用いて順次遅延させ、これら遅延された入力信
号とインパルス応答列（ｈｉ）の各係数データを複数の
乗算器によって同時に乗算し、その値を加算するもので
あるが、この方法では、必要とする遅延素子及び乗算器
の数が膨大になる。
は、従来、入力系列（Ｘｎ ）の各入力信号を複数の遅
延素子を用いて順次遅延させ、これら遅延された入力信
号とインパルス応答列（ｈｉ）の各係数データを複数の
乗算器によって同時に乗算し、その値を加算するもので
あるが、この方法では、必要とする遅延素子及び乗算器
の数が膨大になる。
また、仮に上記の乗算器を時分割で使用すると今度は演
算速度が遅くなるという問題点がある。
算速度が遅くなるという問題点がある。
このようなことから、前述のデジタル記録再生装置に使
用され充分な機能を果すデジタルフィルタは実現されて
おらず、時間領域において実時間レベルのたたみ込み操
作をなし且つＩＣ（集積回路）化できるような小型化さ
れたたたみ込み演算回路を実現することが望まれていた
。
用され充分な機能を果すデジタルフィルタは実現されて
おらず、時間領域において実時間レベルのたたみ込み操
作をなし且つＩＣ（集積回路）化できるような小型化さ
れたたたみ込み演算回路を実現することが望まれていた
。
本発明は上記のような点を考慮してなされたもので、実
時間レベルのたたみ込み操作をなすと共に、小型化され
たたたみ込み演算回路を提供することを目的とする。
時間レベルのたたみ込み操作をなすと共に、小型化され
たたたみ込み演算回路を提供することを目的とする。
本発明のたたみ込み演算回路は、デジタル化された係数
データ列及び被乗数データ列を乗算し加算する累積加算
手段と、この累積加算手段に供給ｌされる被乗数データ
列を格納する第１の記憶手段と、この第１の記憶手段に
被乗数データとなる入力信号を導入する入力手段と、前
記第１の記憶手段のアドレス指定をなす第１のカウント
手段と、前記累積加算手段に供給される係数データ列が
左右対称性を有するものであってその一方の半数の係数
データを格納した第２の記憶手段と、この第２の記憶手
段のアドレス指定をなす第２のカウント手段とを備えた
ことを特徴とするものである。
データ列及び被乗数データ列を乗算し加算する累積加算
手段と、この累積加算手段に供給ｌされる被乗数データ
列を格納する第１の記憶手段と、この第１の記憶手段に
被乗数データとなる入力信号を導入する入力手段と、前
記第１の記憶手段のアドレス指定をなす第１のカウント
手段と、前記累積加算手段に供給される係数データ列が
左右対称性を有するものであってその一方の半数の係数
データを格納した第２の記憶手段と、この第２の記憶手
段のアドレス指定をなす第２のカウント手段とを備えた
ことを特徴とするものである。
本発明の実施例について、以下図面を参照して説明する
。なお、この実施例ではサンプリング周波数を４倍にす
るたたみ込み操作を行うものとする。
。なお、この実施例ではサンプリング周波数を４倍にす
るたたみ込み操作を行うものとする。
先ず、第３図はこの実施例のたたみ込み演算回路におけ
る回路構成を示すものである。図中、乗算器及び加算器
からなる累積加算器（４１）の一方の入力端子（ＩｈＬ
８Ｂ”ＩｈＭ８Ｂ）は係数データｈ（０）〜ｈ任９を格
納したＲ ＯＭ（４２の出力端子（ＯＬ８Ｂ 〜ＯＭ２
Ｒ）に接続されておシ、この几ＯＭ（４３のアドレス入
力端子（ＡＤ。
る回路構成を示すものである。図中、乗算器及び加算器
からなる累積加算器（４１）の一方の入力端子（ＩｈＬ
８Ｂ”ＩｈＭ８Ｂ）は係数データｈ（０）〜ｈ任９を格
納したＲ ＯＭ（４２の出力端子（ＯＬ８Ｂ 〜ＯＭ２
Ｒ）に接続されておシ、この几ＯＭ（４３のアドレス入
力端子（ＡＤ。
〜ＡＤ２）は同期式の１６進カウンタ（４３を有するＲ
ＯＭアドレスカウンタ（４４）に接続されている。また
、被乗数データが印加される累積加算器（４１）の他方
の入力端子（ＩＸＬ８Ｂ −ＩｘＭｓｎ）ハ、外部装置
より供給すれる入力データ” （ＸＬ８Ｂ −ＸＭ８Ｂ
）をその各・ビットに対応して並列に配置された複数個
のトライステートバッファ（至）を介して所定のタイミ
ングで取り入ると共に、前段までの複数個の入力データ
を被乗数データｘ（ｔ）として格納したＲＡＭ−〇入／
出力端子（ＩｌｏＬｓＢ−Ｉ１０Ｍ８Ｂ）に接続されて
いる。そして、このＲＡＭ＋僧のアドレス入力端子（Ａ
Ｄｏ、 ＡＤ。
ＯＭアドレスカウンタ（４４）に接続されている。また
、被乗数データが印加される累積加算器（４１）の他方
の入力端子（ＩＸＬ８Ｂ −ＩｘＭｓｎ）ハ、外部装置
より供給すれる入力データ” （ＸＬ８Ｂ −ＸＭ８Ｂ
）をその各・ビットに対応して並列に配置された複数個
のトライステートバッファ（至）を介して所定のタイミ
ングで取り入ると共に、前段までの複数個の入力データ
を被乗数データｘ（ｔ）として格納したＲＡＭ−〇入／
出力端子（ＩｌｏＬｓＢ−Ｉ１０Ｍ８Ｂ）に接続されて
いる。そして、このＲＡＭ＋僧のアドレス入力端子（Ａ
Ｄｏ、 ＡＤ。
Ｋ印加されるアドレス信号は同期式のＲＡＭアドレスカ
ウンタαηによって生成される。また、Ｒ，ＡＭ−の作
用モード及びトライステートバッファ（４！３を切シ換
える嶋信号、ＲＡＭアドレスカウンタ（４？）をコント
ロールするコントロール信号は、１６進カウンタ０ｊの
出力端子（ＱＯ〜Ｑａ）に接続されたＲＡＭコントロー
ル回路四によって生成される。なおＲＯＭアドレスカウ
ンタθ４は第３図に示すように１６進カウンタ（ハ）の
各出力端子に接続され九ＥＸ−ＯＲ（排他的論理和）回
路（至）を有するものである。
ウンタαηによって生成される。また、Ｒ，ＡＭ−の作
用モード及びトライステートバッファ（４！３を切シ換
える嶋信号、ＲＡＭアドレスカウンタ（４？）をコント
ロールするコントロール信号は、１６進カウンタ０ｊの
出力端子（ＱＯ〜Ｑａ）に接続されたＲＡＭコントロー
ル回路四によって生成される。なおＲＯＭアドレスカウ
ンタθ４は第３図に示すように１６進カウンタ（ハ）の
各出力端子に接続され九ＥＸ−ＯＲ（排他的論理和）回
路（至）を有するものである。
とこで、ＲＯＭ（６）には係数データ列が格納されてお
り、この係数データ列には、とのたたみ込み演算回路を
フィルタとして使う場合、フィルタ特性となるインパル
ス応答列が割り当てられる。なお、そのインパルス応答
列は通常第４図に示すように左右対称形になっておシ、
これをそのｔま係数データとした場合、同じ値の係数デ
ータを２個ずつ格納しておくととＫなる。そこで、この
実施例では係数データ列の対称性を利用してその半数の
みを格納し、その出力をＲＯＭアドレスカウンタ（４４
１によって制御する。すなわち、こむでは計算上１６個
の係数データｈ （０） −ｈ 霞（実際のフィルタで
はもっと多いが説明を簡単にするため少くしている）を
使用するが、実際にはその半数のデータのみをＲＯＭ（
４３に格納しており、その係数データを指定するＲＯＭ
アドレスは、第５図に示すように１６進カウンタ４りの
出力に対し「７」を頂点として折シ返すようになってい
る。なお、 １６進カウンタ０ｊの出力をこのように変
える方法としては、第３図に示すようＫ １６進カウン
タロｊの最上位ビットの出力Ｑ３に接続され九ＦｉＸ−
ＯＲ回路（至）ＫｒＨルベルの信号を送ればよい。
り、この係数データ列には、とのたたみ込み演算回路を
フィルタとして使う場合、フィルタ特性となるインパル
ス応答列が割り当てられる。なお、そのインパルス応答
列は通常第４図に示すように左右対称形になっておシ、
これをそのｔま係数データとした場合、同じ値の係数デ
ータを２個ずつ格納しておくととＫなる。そこで、この
実施例では係数データ列の対称性を利用してその半数の
みを格納し、その出力をＲＯＭアドレスカウンタ（４４
１によって制御する。すなわち、こむでは計算上１６個
の係数データｈ （０） −ｈ 霞（実際のフィルタで
はもっと多いが説明を簡単にするため少くしている）を
使用するが、実際にはその半数のデータのみをＲＯＭ（
４３に格納しており、その係数データを指定するＲＯＭ
アドレスは、第５図に示すように１６進カウンタ４りの
出力に対し「７」を頂点として折シ返すようになってい
る。なお、 １６進カウンタ０ｊの出力をこのように変
える方法としては、第３図に示すようＫ １６進カウン
タロｊの最上位ビットの出力Ｑ３に接続され九ＦｉＸ−
ＯＲ回路（至）ＫｒＨルベルの信号を送ればよい。
そこで、このたたみ込み演算回路の動作について第６図
を用いて具体的に説明する。なお、図中１６進カウンタ
出力は１６進カウンタ＋４１の出力を示しＲＯＭアドレ
ス及びＡＤｏ〜ＡＤ２はＲＯＭアドレスカウンタ（４４
）の出力を示し、ＲＡＭアドレスはＲＡＭアドレスカウ
ンタＵηの出力を示す。そして、入力データは外部装置
よりトライステートバッファ（機に入力されるデータＤ
ｎを示し、ＲＡＭ出力Ｘ（ｔ）は被乗数データと々るＲ
Ａ Ｍ （４１９の出力（図中１゜１．２社Ｘ（０）
、 Ｘ（１） 、 Ｘ（２）を表わす）あるいはνＷ
倍信号世レベルのとき書き込まれた入力データＤｎを示
し、ＲＯＭ出力出力（ｎ） （図中色で表わす）はＲＯ
Ｍ（６）の出力を示す。また、Ｃ０ＮＶ、ＯＵＴ ｙ（
ｋ）は累積加算器（４１）においてＲＡＭ出力ｘ （ｔ
）とＲＯＭ出力出力（ｎ）を累積加算した結果得られる
出力である。ただし、ＲＡＭ−が書き込みモードのとき
は累積加算器（ロ）Ｋ入力データＤｎが直接入力される
。
を用いて具体的に説明する。なお、図中１６進カウンタ
出力は１６進カウンタ＋４１の出力を示しＲＯＭアドレ
ス及びＡＤｏ〜ＡＤ２はＲＯＭアドレスカウンタ（４４
）の出力を示し、ＲＡＭアドレスはＲＡＭアドレスカウ
ンタＵηの出力を示す。そして、入力データは外部装置
よりトライステートバッファ（機に入力されるデータＤ
ｎを示し、ＲＡＭ出力Ｘ（ｔ）は被乗数データと々るＲ
Ａ Ｍ （４１９の出力（図中１゜１．２社Ｘ（０）
、 Ｘ（１） 、 Ｘ（２）を表わす）あるいはνＷ
倍信号世レベルのとき書き込まれた入力データＤｎを示
し、ＲＯＭ出力出力（ｎ） （図中色で表わす）はＲＯ
Ｍ（６）の出力を示す。また、Ｃ０ＮＶ、ＯＵＴ ｙ（
ｋ）は累積加算器（４１）においてＲＡＭ出力ｘ （ｔ
）とＲＯＭ出力出力（ｎ）を累積加算した結果得られる
出力である。ただし、ＲＡＭ−が書き込みモードのとき
は累積加算器（ロ）Ｋ入力データＤｎが直接入力される
。
なお、上記のＲＯＭ出力出力（ｎ）はその対称性により
、 ｈ（０）＝ ｈ（１４９、Ｍｌ）＝ ｈ（１４） 、
ｈ（２）＝ ｈ（１３、ｈ（３）＝ ｈ（１Ｂｈ（４）
＝ｈαυ、 ｈ（５）＝ ｈ（ＩＱ 、 ｈ（６３＝
ｈ（９１、ｈ（７）＝ ｈ（８）の関係にある。
、 ｈ（０）＝ ｈ（１４９、Ｍｌ）＝ ｈ（１４） 、
ｈ（２）＝ ｈ（１３、ｈ（３）＝ ｈ（１Ｂｈ（４）
＝ｈαυ、 ｈ（５）＝ ｈ（ＩＱ 、 ｈ（６３＝
ｈ（９１、ｈ（７）＝ ｈ（８）の関係にある。
ここで、第６図に示したタイミングでなされるたたみ込
み演算は次式の で定義されるものであり、サンプリング周波数を４倍に
するものである。すなわち、入力データＤｎを１サンプ
ル分取り入れる間に上記の一連のたたみ込み演算を実行
する。例えば、第６図の入力データＤＯはｘ（３）を示
し、そのときのＣ０ＮＶ、０ＵＴｙ（ｋ）はｙｌＪ２ラ
ーｘ（３ンＨ（０）＋ ｘ（２）ｈ（４）＋ ｘ（２）
ｈ（８）＋ ｘ（０）ｈ（Ｉｓうｙ（１３＝ ｘ（ａ）
ｈ（ｔ）＋ Ｘ（２） ｋｌ（５）＋ ｘ（１） ｈ
（９）−）−ｘ（０） ｈ（１：１１ｅ＝ ｘ（３）ｈ
（２）＋ ｘ（２）ｈ（６）＋ ｘ（１）ｈＱ（＄＋
ｘ（０）ｈ（１４）ｙ（Ｌ！！＝ｘ（３）ｈ（３）＋
ｘ（２）ｈ（７１＋ ｘ（１）ｈ（１１）＋ ｘ（Ｉｈ
（Ｌ９となる。以下同様にして、入力データＤｌはｘ（
４）を示し、 ｙ（ｌＱ＝ｘ（４）ｈ（０）＋ Ｘ（３）ｈ（４）＋
Ｘ（２）ｈ（８）＋ Ｘ（１）ｈＱ４となる。なお、細
かい動作については第６図によシ確認できるため説明を
省略する。
み演算は次式の で定義されるものであり、サンプリング周波数を４倍に
するものである。すなわち、入力データＤｎを１サンプ
ル分取り入れる間に上記の一連のたたみ込み演算を実行
する。例えば、第６図の入力データＤＯはｘ（３）を示
し、そのときのＣ０ＮＶ、０ＵＴｙ（ｋ）はｙｌＪ２ラ
ーｘ（３ンＨ（０）＋ ｘ（２）ｈ（４）＋ ｘ（２）
ｈ（８）＋ ｘ（０）ｈ（Ｉｓうｙ（１３＝ ｘ（ａ）
ｈ（ｔ）＋ Ｘ（２） ｋｌ（５）＋ ｘ（１） ｈ
（９）−）−ｘ（０） ｈ（１：１１ｅ＝ ｘ（３）ｈ
（２）＋ ｘ（２）ｈ（６）＋ ｘ（１）ｈＱ（＄＋
ｘ（０）ｈ（１４）ｙ（Ｌ！！＝ｘ（３）ｈ（３）＋
ｘ（２）ｈ（７１＋ ｘ（１）ｈ（１１）＋ ｘ（Ｉｈ
（Ｌ９となる。以下同様にして、入力データＤｌはｘ（
４）を示し、 ｙ（ｌＱ＝ｘ（４）ｈ（０）＋ Ｘ（３）ｈ（４）＋
Ｘ（２）ｈ（８）＋ Ｘ（１）ｈＱ４となる。なお、細
かい動作については第６図によシ確認できるため説明を
省略する。
以上のようにこの実施例のたたみ込み演算回路は、簡単
な構成であるｋもかかわらず速やかに演算を実行するも
のであシ、また係数データの対称性を利用したことによ
り半数の係数データを格納するだけで済むためＲＯＭ容
量を通常の半分に削減できる。なお、本発明は上記の実
施例に限らず様々な変化が可能であり、実用上はもっと
高次の演算に適用できるものである。
な構成であるｋもかかわらず速やかに演算を実行するも
のであシ、また係数データの対称性を利用したことによ
り半数の係数データを格納するだけで済むためＲＯＭ容
量を通常の半分に削減できる。なお、本発明は上記の実
施例に限らず様々な変化が可能であり、実用上はもっと
高次の演算に適用できるものである。
本発明は以上説明し友ように、実時間レベルのたたみ込
み操作を可能にすると共に４小型化したたたみ込み演算
回路を提供できるものである。
み操作を可能にすると共に４小型化したたたみ込み演算
回路を提供できるものである。
第１図はデジタル記録再生装置の基本的な構成を示すブ
ロック図、第２図は従来のたたみ込み演算回路の基本的
な構成を示すブロック図、第３図は本発明のたたみ込み
演算回路に係る一実施例を示す回路構成図、第４図はイ
ンパルス応答列を示すグラフ、第５図は一実施例の特徴
を示すグラフ、第６図は一実施例の動作を説明するため
のタイミングチャートである。 ４１・・・累積加算器、 ４２・・・ＲＯＭ。 ４４・・・ＲＯＭアドレスカウンタ、 ６・・・トライステートバッファ、 栃・・・ＲＡＭ。 ４７・・・ＲＡＭアドレスカウンタ。 第１図 第２図 第３図
ロック図、第２図は従来のたたみ込み演算回路の基本的
な構成を示すブロック図、第３図は本発明のたたみ込み
演算回路に係る一実施例を示す回路構成図、第４図はイ
ンパルス応答列を示すグラフ、第５図は一実施例の特徴
を示すグラフ、第６図は一実施例の動作を説明するため
のタイミングチャートである。 ４１・・・累積加算器、 ４２・・・ＲＯＭ。 ４４・・・ＲＯＭアドレスカウンタ、 ６・・・トライステートバッファ、 栃・・・ＲＡＭ。 ４７・・・ＲＡＭアドレスカウンタ。 第１図 第２図 第３図
Claims (1)
- デジタル化された係数データ列及び被乗数データ列を乗
算し加算する累積加算手段と、この累積加算手段に供給
される被乗数データ列を格納する第１の記憶手段と、こ
の第１の記憶手段に被乗数データとなる入力信号を導入
する入力手段と、前記第１の記憶手段のアドレス指定を
なす第１のカウント手段と、前記累積加算手段に供給さ
れる係数データ列が左右対称性を有するものであってそ
の一方の半数の係数データを格納した第２の記憶手段と
、この第２の記憶手段のアドレス指定をなす第２のカウ
ント手段とを備えたことを特徴とするたたみ込み演算回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5945084A JPS60205669A (ja) | 1984-03-29 | 1984-03-29 | たたみ込み演算回路 |
| EP19850302161 EP0156648B1 (en) | 1984-03-29 | 1985-03-28 | Convolution arithmetic circuit for digital signal processing |
| US06/716,950 US4727505A (en) | 1984-03-29 | 1985-03-28 | Convolution arithmetic circuit for digital signal processing |
| DE19853586692 DE3586692T2 (de) | 1984-03-29 | 1985-03-28 | Arithmetische konvolutionsschaltung fuer digitale signalverarbeitung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5945084A JPS60205669A (ja) | 1984-03-29 | 1984-03-29 | たたみ込み演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60205669A true JPS60205669A (ja) | 1985-10-17 |
Family
ID=13113636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5945084A Pending JPS60205669A (ja) | 1984-03-29 | 1984-03-29 | たたみ込み演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205669A (ja) |
-
1984
- 1984-03-29 JP JP5945084A patent/JPS60205669A/ja active Pending
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