JP4194268B2 - ディジタル信号処理装置及び音声再生装置 - Google Patents
ディジタル信号処理装置及び音声再生装置 Download PDFInfo
- Publication number
- JP4194268B2 JP4194268B2 JP2001375627A JP2001375627A JP4194268B2 JP 4194268 B2 JP4194268 B2 JP 4194268B2 JP 2001375627 A JP2001375627 A JP 2001375627A JP 2001375627 A JP2001375627 A JP 2001375627A JP 4194268 B2 JP4194268 B2 JP 4194268B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- coefficient
- output
- filter
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Circuit For Audible Band Transducer (AREA)
Description
【発明の属する技術分野】
本発明は、ディジタル信号処理装置及び同処理装置を備える音声再生装置に関し、特にディジタルフィルタを用いて音声データをディジタル信号処理する装置の改良に関する。
【0002】
【従来の技術】
この種のディジタル信号処理装置としては、例えば音声再生装置(ディジタルオーディオ装置)の音質処理に用いられる回路がある。そして通常、こうした音声再生装置では、例えば、図4に示すように、音声データ(ディジタル信号)をディジタルフィルタを介してD/A(Digital/Analog)コンバータ3に転送する経路と、同音声データをディジタルフィルタ1を介さずに、すなわちディジタルフィルタを迂回してD/Aコンバータ3に転送する経路とを備えている。すなわち、所望の周波数帯域の音声を強調したいときになどには、ディジタルフィルタ1によって上記音声データの対応する同周波数帯域の値を選択的に持ち上げるように同データをディジタル信号処理する。これにより、上記D/Aコンバータ3を介して例えばスピーカ等から出力される音声は、特定の周波数帯域が強調されたものとなる。これに対し、こうした強調等の処理が希望されないときには、スイッチ回路2で上記ディジタルフィルタ1を迂回する経路を選択し、同経路を介して音声データが直接D/Aコンバータに転送され、ここでアナログ信号に変換される。
【0003】
【発明が解決しようとする課題】
ところで従来、上記各経路、すなわちディジタルフィルタを介した経路とこれを迂回する経路との切替は、上記スイッチ回路等を通じて行われている。このため、例えば上記ディジタルフィルタを用いたディジタル信号処理中に該ディジタルフィルタを迂回する経路への切替が行われたような場合には、音声データの不連続的な変化が避けられない。そしてこの場合には、こうした音声データの不連続性に起因して、D/Aコンバータを介してスピーカ等から出力される音声にもノイズが生じることがある。
【0004】
本発明はこうした実情に鑑みてなされたものであり、その目的は、ディジタルフィルタによるフィルタ処理の要否切替時におけるノイズの発生を好適に抑制することのできるディジタル信号処理装置及び同処理装置を備える音声再生装置を提供することにある。
【0005】
【課題を解決するための手段】
この発明は、一定周期で入力される複数ビットのディジタルデータに対して所定の係数に応じたフィルタ処理を施すフィルタ回路と、前記フィルタ回路の係数を設定するフィルタ制御回路と、を備え、前記フィルタ制御回路は、フィルタ処理の停止指令に応答し前記フィルタ回路の出力データを前記入力されるデータに段階的に等しくするように前記係数を変更することで、フィルタ処理の要否切替時におけるノイズの発生を好適に抑制することを可能とする。
【0006】
また、この発明は、一定周期で入力される複数ビットの音声データに対して所定の係数に応じたフィルタ処理を施すフィルタ回路と、前記フィルタ回路の係数を設定するフィルタ制御回路と、前記フィルタ回路でフィルタ処理されたディジタルデータをアナログ信号に変換するD/Aコンバータと、この変換されたアナログ信号を音声に変換して音声再生する再生回路と、フィルタ処理の要否を指令する指令回路と、を備え、前記フィルタ制御回路は、前記フィルタ処理の停止指令に応答して、前記フィルタ回路の出力データが同フィルタ回路の入力データに段階的に等しくなるように前記係数を変更することを可能とする。
【0007】
なお、この明細書において、「係数を乗算する」とは、常に「1」を乗算することを含む。そして、常に「1」を乗算する乗算器として、データをそのまま転送する配線を含めることとする。
【0008】
【発明の実施の形態】
以下、本発明にかかるディジタル信号処理装置を音声再生装置(ディジタルオーディオ装置)に搭載した一実施形態について図面を参照しつつ説明する。
【0009】
図1に、上記音声再生装置のうち、ディジタル信号処理装置、及び該装置にて処理されたディジタル信号をアナログ信号に変換してこれを音声として再生するまでの部分を示す。
【0010】
同図1に示すように、上記音声再生装置においては、サンプリング周波数「fs(例えば44.1kHZ)」、量子化ビット数「16」からなるとする音声データ(ディジタル信号)が音質処理部10を備えるディジタル信号処理装置においてディジタル処理される。ここで所定のディジタル処理を施された音声データは、補間フィルタ20に転送される。この補間フィルタ20は、入力された音声データのサンプリング周波数fsを8倍にオーバーサンプリングするフィルタである。こうして8倍のサンプリング周波数(8fs)にオーバーサンプリングされた音声データは、ノイズシェーパ30にて、サンプリング周波数が更に8倍され、且つビット数が3ビットからなるディジタル信号に変調される。
【0011】
そして、ノイズシェーパ30にて変調された音声データ(3ビットのディジタル信号)は、パルス幅変調器(PWM)40にて、サンプリング周波数384fs、且つ1ビットからなるディジタル信号に更に変調される。そして、この1ビットからなるディジタル信号(音声データ)は、図示しないD級増幅器にて適宜増幅されるなどした後、ローパスフィルタLPF50にてアナログ信号に変換される。なお、上記ノイズシェーパ30及びパルス幅変調器40及びローパスフィルタ50はD/Aコンバータを構成している。
【0012】
こうしてローパスフィルタ50にて、アナログ値に変換された信号は、電気-音声変換器である例えばスピーカ等を備える出力部60から音声として出力される。
【0013】
次に、本実施形態にかかるディジタル信号処理装置について詳述する。同処理回路を構成する音質処理部10は、図1に例示するようなディジタルフィルタを備えている。このフィルタは、
・入力データX(Z)及び出力データY(Z)を1サンプル期間だけ遅延させる遅延素子(図中、Z-1と表記)
・入力データX(Z)及び遅延素子(Z-1)によって遅延された遅延データに所定の係数を乗算する乗算器11〜15
・これら乗算器11〜15の出力データを加算して当該フィルタの出力データとする加算器16及び17
を備える巡回型のフィルタ(IIRフィルタ:infinite impulse responseフィルタ)である。
【0014】
ここで、入力データX(Z)を1乃至複数のサンプル期間だけ遅延させた遅延データと、出力データY(Z)を1乃至複数のサンプル期間だけ遅延させた遅延データとは、互いに対応するように設定されている。換言すれば、これら入力データX(Z)及び出力データY(Z)を遅延させる遅延素子(Z-1)の数が同一に設定されている。
【0015】
また、乗算器11〜15は、入力されるデータに図1に示す係数(a0、a1、a2、b1、b2)を乗算し、この乗算した値を出力するものである。ここでは、係数(a0、a2、b2)が0以上の数であり、係数(a1、b1)が0以下の数である。
【0016】
このIIRフィルタの伝達関数H(Z)は、下式(c1)、(c2)で表される。
H(Z)=(a0+a1Z-1+a2Z-2)/(1+b1Z-1+b2Z-2)…(c1)
Y(Z)=H(Z)X(Z) …(c2)
上記IIRフィルタを用いて入力データX(Z)にディジタル処理を施すことで、例えば所定の周波数帯域の音声信号を強調するなどすることができる。こうしたIIRフィルタを用いたディジタル処理は、当該音声再生装置の備える音質操作部70が外部から操作されることで行われる。すなわち、音質操作部70が操作され、例えば低音域を強調する等、音質処理部10にて音質処理を施す旨の指示がなされると、これに応じてフィルタ制御部80では、IIRフィルタの係数を適宜設定する。このため、フィルタ制御部80では、図1に示されるように、音質操作部70の操作に対応して上記係数(a0、a1、a2、b1、b2)として設定される値を割り当てる機能を備えている(図中、mode1,mode2,…)。
【0017】
このフィルタ制御部80の機能により、音質操作部70の機能に応じて音質処理部10にて所定のディジタル信号処理を行うことができるようになる。ただし、音質操作部70を介してフィルタ処理をキャンセルする旨外部から指令がなされたときに上記IIRフィルタを迂回して入力データX(Z)を直接補間フィルタ20へと転送するように切り替えると、補間フィルタ20に入力されるディジタルデータが不連続となる。そして、これに伴い、上記出力部60から出力されるデータには、ノイズが発生することについては上述した。
【0018】
そこで本実施形態では、音質処理部10におけるディジタル信号処理時において該処理をキャンセルするとき、出力データY(Z)が入力データX(Z)に段階的に等しくなるように上記係数(a0、a1、a2、b1、b2)を変更するようにする。これにより、ディジタル信号処理をキャンセルする際、同処理を行う部分の後段に入力されるデータ、換言すれば補間フィルタ20に入力されるデータの不連続性が緩和され、ひいては、同処理の中止に伴うノイズの発生を好適に抑制することができるようになる。
【0019】
詳しくは、本実施形態では、遅延素子(Z-1)によって遅延されたデータに乗算される係数(a1、a2、b1、b2)の少なくとも1つを0以外の値とした上で上記IIRフィルタの伝達関数H(Z)の分子及び分母が等しくなるように上記係数を変更する。これは、入力データX(Z)に乗算される係数a0を「1」とするとともに、各遅延素子(Z-1)にて遅延される入力データ及び出力データの遅延データのうち、互いに等しいサンプル数分だけ遅延されたデータに乗算される係数を等しくすることで行う。すなわち、図1に示すように、各係数を、
a0=1、a1=b1、a2=b2 …(c3)
となるように設定することで行う。
【0020】
具体的には、この係数の設定は次のようにして行う。すなわち、上記フィルタの安定性を確保すべく、伝達関数の分母にくる係数b1及びb2については、その伝達関数の極が単位円内に収まるように設定する。更に、上式(c3)のように設定する際に、例えばa1、b1やa2、b2を「1」より小さい数に設定する等、出力データY(Z)が入力データX(Z)に段階的に(徐々に)等しくなるように各係数を設定する。
【0021】
なお、通常ディジタル信号処理時には、伝達関数の分母に用いられる係数b1及びb2にフィルタの安定性を確保すべく設定がなされている。このため、これらの係数によって出力データY(Z)が入力データX(Z)に収束する(段階的に等しくなる)ことが可能である場合には、ディジタル信号処理の中止に伴う係数の変更に際し、これら係数b1及びb2についてはこれを変更せず、係数a1、a2を変更することが望ましい。
【0022】
このように設定することで、各遅延素子(Z-1)にラッチされているデータが出力データY(Z)に影響するために、ディジタル処理の中止後においても出力データY(Z)は、入力データX(Z)に急激に一致するようになることなく、段階的に等しくなることとなる。
【0023】
図2に、ディジタル信号処理の中止に際してのIIRフィルタの後段に入力される信号(データ)の推移の1例についてのシミュレーション結果を示す。図3は、入力データを示し、図2(a)は、本実施形態による上記係数操作を行った場合を、また図2(b)は、上記係数操作を行わず処理の中止時にIIRフィルタを迂回した場合をそれぞれ示す。
【0024】
これら図2(a)及び図2(b)では、入力データX(Z)として図3に示す正弦波が上記IIRフィルタに入力され、またサンプリング時間「3.00」においてディジタル信号処理がキャンセルされた場合を示す。これらに示されるように、係数の変更を行った場合(図2(a))には、行わなかった場合(図2(b))と比較して出力データの急激な変化が抑制されている。図2(c)は、これら図2(a)及び図2(b)においてディジタル信号処理が中止となった時点の近傍を拡大して示したものである。
【0025】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
(1)IIRフィルタによるディジタル信号処理時において該処理をキャンセルするとき、出力データY(Z)が入力データX(Z)に段階的に等しくなるように上記係数を変更した。これにより、上記処理のキャンセル時に生じるノイズを好適に抑制することができる。
【0026】
(2)IIRフィルタとして、入力データX(Z)を1乃至複数のサンプル期間だけ遅延させた遅延データと、出力データ(Z)を1乃至複数のサンプル期間だけ遅延させた遅延データとが互いに対応する構成のものを採用した。これにより、各遅延素子(Z-1)にて遅延される入力データ及び出力データの遅延データのうち、互いに等しいサンプル期間だけ遅延されたデータに乗算される係数を等しくするなどして、簡易に伝達関数の分子及び分母を等しく設定することができる。
【0027】
なお、上記実施形態は、以下のように変更して実施してもよい。
・上式(c3)に示す係数の変更を1段階で行う代わりに、段階的に同式(c3)に示すように変更していってもよい。
【0028】
・IIRフィルタとしては、入力データX(Z)を1乃至複数のサンプル期間だけ遅延させた遅延データと、出力データY(Z)を1乃至複数のサンプル期間だけ遅延させた遅延データとが互いに対応する構成のものに限らない。この場合、各遅延素子(Z-1)にて遅延される入力データ及び出力データについて、以下のいずれかの場合、すなわち、
(イ)入力データの遅延データのうち、出力データの遅延データに等しいサンプル数分だけ遅延されたデータがない場合
(ロ)出力データの遅延データのうち、入力データの遅延データに等しいサンプル数分だけ遅延されたデータがない場合
については、これら各遅延データに乗算される係数を「0」に設定することで伝達関数の分子及び分母を等しく設定する。この際、「0」への設定は、係数を段階的に「0」へと移行させることが望ましい。
【0029】
・IIRフィルタに限らず、例えばFIR(finite impulse response)フィルタにおいても、ディジタル信号処理の中止に伴い出力データを入力データに段階的に等しくするように上記係数を変更することで、データの不連続に起因するノイズの問題を抑制することができる。この際には、入力データに乗算される係数を「1」とするとともに、同入力データの遅延データに乗算される係数を段階的に「0」とすることが望ましい。また、この際、入力データに乗算される係数についても段階的に「1」とするようにしてもよい。
【0030】
・必ずしも外部からの指令によってディジタル信号処理態様が切り替えられる構成を備えなくてもよく、音声再生装置等、ディジタル信号処理装置を搭載した装置の内部において、所定の条件下、自動的に同処理を切り替えるものであってもよい。
【0031】
【発明の効果】
請求項1及び請求項5の発明によれば、フィルタ回路によるフィルタ処理をキャンセルする旨の指令に応じて、出力データが入力データに段階的に等しくなるように係数を変更することで、同キャンセル時に生じるノイズを好適に抑制することのできる。
【0032】
請求項2及び請求項6記載の発明によれば、遅延されたデータに乗算される係数の少なくとも1つを0以外の値とした上で、フィルタ回路の伝達関数の分母及び分子が等しくなるように係数を設定することで、出力データが入力データに段階的に等しくなるようにする設定を簡易に行うことができる。
【0033】
請求項3及び請求項7記載の発明によれば、第1の係数を「1」に設定し、且つ第2及び第3の係数を等しくすることで、出力データが入力データに段階的に等しくなるようにする設定を簡易に行うことができる。
【0034】
請求項4及び請求項8記載の発明によれば、入力データに乗算される係数を「1」にするとともに、遅延されたデータに乗算される係数の値を徐々に「0」とすることで、出力データが入力データに段階的に等しくなるようにする設定を簡易に行うことができる。
【図面の簡単な説明】
【図1】本発明にかかるディジタル信号処理装置を音声再生装置に搭載した一実施形態について、その構成を示すブロック図。
【図2】同実施形態におけるディジタル信号処理の中止時のディジタル信号の推移の一例についてのシミュレーションを示すタイムチャート。
【図3】上記シミュレーションにおける入力信号を示すタイムチャート。
【図4】従来のディジタル信号処理装置の構成を示すブロック図。
【符号の説明】
10…音質処理部、11〜15…乗算器、16,17…加算器、20…補間フィルタ、30…ノイズシェーパ、40…パルス幅変調器、50…ローパスフィルタ、60…出力部、70…音質操作部、80…フィルタ制御部。
Claims (4)
- 一定周期で入力される複数ビットのディジタルデータに対して所定の複数の係数に応じたフィルタ処理を施すフィルタ回路と、
前記係数を設定するフィルタ制御回路と、を備え、
前記フィルタ回路は、入力データ及び出力データを遅延させる遅延素子と、前記入力データ及び前記遅延素子より出力される遅延データに前記係数を各々乗算する乗算器と、前記乗算器より出力される前記入力データに基づく乗算値と前記遅延データに基づく乗算値とを加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記複数の係数のうち少なくとも1つを0以外の値とした上で前記フィルタ回路の伝達関数の分子及び分母が等しくなるように前記複数の係数に含まれる他の係数を変更することを特徴とするディジタル信号処理装置。 - 前記フィルタ回路は、前記入力データに対して第1の係数を乗算する第1の乗算器と、前記入力データを遅延させる第1の遅延素子と、前記第1の遅延素子より出力される第1の遅延データに第2の係数を乗算する第2の乗算器と、前記出力データを遅延させる第2の遅延素子と、前記第2の遅延素子より出力される第2の遅延データに第3の係数を乗算する第3の乗算器と、前記第1の乗算器より出力される第1の乗算値及び前記第2の乗算器より出力される第2の乗算値、更に、前記第3の乗算器より出力される第3の乗算値を加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記第1の係数を「1」に設定し、且つ、前記伝達関数の分子及び分母が等しくなるように第2の係数及び第3の係数を0以外の値で等しくするように設定する請求項1に記載のディジタル信号処理装置。 - 一定周期で入力される複数ビットの音声データに対して所定の複数の係数に応じたフィルタ処理を施すフィルタ回路と、前記係数を設定するフィルタ制御回路と、前記フィルタ回路でフィルタ処理されたディジタルデータをアナログ信号に変換するD/Aコンバータと、この変換されたアナログ信号を音声に変換して音声再生する再生回路と、フィルタ処理の要否を指令する指令回路と、を備え、
前記フィルタ回路は、前記音声データに基づく入力データ及び出力データを遅延させる遅延素子と、前記入力データ及び前記遅延素子より出力される遅延データに前記係数を各々乗算する乗算器と、前記乗算器より出力される前記入力データに基づく乗算値と前記遅延データに基づく乗算値とを加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記複数の係数のうち少なくとも1つを0以外の値とした上で前記フィルタ回路の伝達関数の分子及び分母が等しくなるように前記複数の係数に含まれる他の係数を変更することを特徴とする音声再生装置。 - 前記フィルタ回路は、前記入力データに対して第1の係数を乗算する第1の乗算器と、前記入力データを遅延させる第1の遅延素子と、前記第1の遅延素子より出力される第1の遅延データに第2の係数を乗算する第2の乗算器と、前記出力データを遅延 させる第2の遅延素子と、前記第2の遅延素子より出力される第2の遅延データに第3の係数を乗算する第3の乗算器と、前記第1の乗算器より出力される第1の乗算値及び前記第2の乗算器より出力される第2の乗算値、更に、前記第3の乗算器より出力される第3の乗算値を加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記第1の係数を「1」に設定し、且つ、前記伝達関数の分子及び分母が等しくなるように第2の係数及び第3の係数を0以外の値で等しくするように設定する請求項3に記載のディジタル信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001375627A JP4194268B2 (ja) | 2001-12-10 | 2001-12-10 | ディジタル信号処理装置及び音声再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001375627A JP4194268B2 (ja) | 2001-12-10 | 2001-12-10 | ディジタル信号処理装置及び音声再生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003179466A JP2003179466A (ja) | 2003-06-27 |
JP4194268B2 true JP4194268B2 (ja) | 2008-12-10 |
Family
ID=19183965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001375627A Expired - Lifetime JP4194268B2 (ja) | 2001-12-10 | 2001-12-10 | ディジタル信号処理装置及び音声再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4194268B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4617668B2 (ja) * | 2003-12-15 | 2011-01-26 | ソニー株式会社 | 音声信号処理装置及び音声信号再生システム |
-
2001
- 2001-12-10 JP JP2001375627A patent/JP4194268B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003179466A (ja) | 2003-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1970901B1 (en) | Signal processing apparatus and signal processing method | |
US10650797B2 (en) | Real-time acoustic processor | |
US20100318205A1 (en) | Signal processing apparatus and signal processing method | |
US5267095A (en) | Digital reconstructing of harmonics to extend band of frequency response | |
JP3194752B2 (ja) | Pcmディジタルオーディオ信号再生装置 | |
GB2289185A (en) | Reducing distortion in horn-loaded loudspeakers | |
US10972123B1 (en) | Signal processing structure | |
JP4194268B2 (ja) | ディジタル信号処理装置及び音声再生装置 | |
JP4728943B2 (ja) | オーディオ処理回路、その起動方法ならびにそれらを利用した電子機器 | |
JP3909529B2 (ja) | ディジタルフィルタ | |
JP2001358561A (ja) | サンプリングレート変換装置 | |
JPH0771359B2 (ja) | マルチウエイスピ−カ装置用ネツトワ−ク | |
JP4118226B2 (ja) | デジタル信号処理回路及び音声信号記録再生装置 | |
JP3339320B2 (ja) | ディジタル信号処理装置 | |
JPH0923137A (ja) | 信号処理装置 | |
JP3112561B2 (ja) | オーバーサンプリング・ディジタル・フィルタ | |
JP3640795B2 (ja) | ディジタル信号処理装置及びスピーカシステム | |
JP3918815B2 (ja) | ディジタルイコライザ | |
JP3201059B2 (ja) | ディジタルオーディオ信号処理装置及びディジタルネットワーク装置 | |
JPH01145699A (ja) | 音声信号再生回路 | |
JPH01145698A (ja) | 音声信号処理方法 | |
JPS60205669A (ja) | たたみ込み演算回路 | |
JP2001128300A (ja) | デジタルオーディオシステムとその制御方法及びデジタルオーディオシステムをエミュレートするプログラムを記録した情報記録再生媒体 | |
JPH09233372A (ja) | ノイズ除去回路およびノイズ除去方法 | |
JPS63256009A (ja) | ト−ン制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041108 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080423 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080826 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080922 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |