JP4194268B2

JP4194268B2 - ディジタル信号処理装置及び音声再生装置

Info

Publication number: JP4194268B2
Application number: JP2001375627A
Authority: JP
Inventors: 勉村田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-12-10
Filing date: 2001-12-10
Publication date: 2008-12-10
Anticipated expiration: 2021-12-10
Also published as: JP2003179466A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理装置及び同処理装置を備える音声再生装置に関し、特にディジタルフィルタを用いて音声データをディジタル信号処理する装置の改良に関する。
【０００２】
【従来の技術】
この種のディジタル信号処理装置としては、例えば音声再生装置（ディジタルオーディオ装置）の音質処理に用いられる回路がある。そして通常、こうした音声再生装置では、例えば、図４に示すように、音声データ（ディジタル信号）をディジタルフィルタを介してＤ／Ａ（Digital/Analog）コンバータ３に転送する経路と、同音声データをディジタルフィルタ１を介さずに、すなわちディジタルフィルタを迂回してＤ／Ａコンバータ３に転送する経路とを備えている。すなわち、所望の周波数帯域の音声を強調したいときになどには、ディジタルフィルタ１によって上記音声データの対応する同周波数帯域の値を選択的に持ち上げるように同データをディジタル信号処理する。これにより、上記Ｄ／Ａコンバータ３を介して例えばスピーカ等から出力される音声は、特定の周波数帯域が強調されたものとなる。これに対し、こうした強調等の処理が希望されないときには、スイッチ回路２で上記ディジタルフィルタ１を迂回する経路を選択し、同経路を介して音声データが直接Ｄ／Ａコンバータに転送され、ここでアナログ信号に変換される。
【０００３】
【発明が解決しようとする課題】
ところで従来、上記各経路、すなわちディジタルフィルタを介した経路とこれを迂回する経路との切替は、上記スイッチ回路等を通じて行われている。このため、例えば上記ディジタルフィルタを用いたディジタル信号処理中に該ディジタルフィルタを迂回する経路への切替が行われたような場合には、音声データの不連続的な変化が避けられない。そしてこの場合には、こうした音声データの不連続性に起因して、Ｄ／Ａコンバータを介してスピーカ等から出力される音声にもノイズが生じることがある。
【０００４】
本発明はこうした実情に鑑みてなされたものであり、その目的は、ディジタルフィルタによるフィルタ処理の要否切替時におけるノイズの発生を好適に抑制することのできるディジタル信号処理装置及び同処理装置を備える音声再生装置を提供することにある。
【０００５】
【課題を解決するための手段】
この発明は、一定周期で入力される複数ビットのディジタルデータに対して所定の係数に応じたフィルタ処理を施すフィルタ回路と、前記フィルタ回路の係数を設定するフィルタ制御回路と、を備え、前記フィルタ制御回路は、フィルタ処理の停止指令に応答し前記フィルタ回路の出力データを前記入力されるデータに段階的に等しくするように前記係数を変更することで、フィルタ処理の要否切替時におけるノイズの発生を好適に抑制することを可能とする。
【０００６】
また、この発明は、一定周期で入力される複数ビットの音声データに対して所定の係数に応じたフィルタ処理を施すフィルタ回路と、前記フィルタ回路の係数を設定するフィルタ制御回路と、前記フィルタ回路でフィルタ処理されたディジタルデータをアナログ信号に変換するＤ／Ａコンバータと、この変換されたアナログ信号を音声に変換して音声再生する再生回路と、フィルタ処理の要否を指令する指令回路と、を備え、前記フィルタ制御回路は、前記フィルタ処理の停止指令に応答して、前記フィルタ回路の出力データが同フィルタ回路の入力データに段階的に等しくなるように前記係数を変更することを可能とする。
【０００７】
なお、この明細書において、「係数を乗算する」とは、常に「１」を乗算することを含む。そして、常に「１」を乗算する乗算器として、データをそのまま転送する配線を含めることとする。
【０００８】
【発明の実施の形態】
以下、本発明にかかるディジタル信号処理装置を音声再生装置（ディジタルオーディオ装置）に搭載した一実施形態について図面を参照しつつ説明する。
【０００９】
図１に、上記音声再生装置のうち、ディジタル信号処理装置、及び該装置にて処理されたディジタル信号をアナログ信号に変換してこれを音声として再生するまでの部分を示す。
【００１０】
同図１に示すように、上記音声再生装置においては、サンプリング周波数「ｆｓ（例えば４４．１ｋＨＺ）」、量子化ビット数「１６」からなるとする音声データ（ディジタル信号）が音質処理部１０を備えるディジタル信号処理装置においてディジタル処理される。ここで所定のディジタル処理を施された音声データは、補間フィルタ２０に転送される。この補間フィルタ２０は、入力された音声データのサンプリング周波数ｆｓを８倍にオーバーサンプリングするフィルタである。こうして８倍のサンプリング周波数（８ｆｓ）にオーバーサンプリングされた音声データは、ノイズシェーパ３０にて、サンプリング周波数が更に８倍され、且つビット数が３ビットからなるディジタル信号に変調される。
【００１１】
そして、ノイズシェーパ３０にて変調された音声データ（３ビットのディジタル信号）は、パルス幅変調器（ＰＷＭ）４０にて、サンプリング周波数３８４ｆｓ、且つ１ビットからなるディジタル信号に更に変調される。そして、この１ビットからなるディジタル信号（音声データ）は、図示しないＤ級増幅器にて適宜増幅されるなどした後、ローパスフィルタＬＰＦ５０にてアナログ信号に変換される。なお、上記ノイズシェーパ３０及びパルス幅変調器４０及びローパスフィルタ５０はＤ／Ａコンバータを構成している。
【００１２】
こうしてローパスフィルタ５０にて、アナログ値に変換された信号は、電気-音声変換器である例えばスピーカ等を備える出力部６０から音声として出力される。
【００１３】
次に、本実施形態にかかるディジタル信号処理装置について詳述する。同処理回路を構成する音質処理部１０は、図１に例示するようなディジタルフィルタを備えている。このフィルタは、
・入力データＸ（Ｚ）及び出力データＹ（Ｚ）を１サンプル期間だけ遅延させる遅延素子（図中、Ｚ^-1と表記）
・入力データＸ（Ｚ）及び遅延素子（Ｚ^-1）によって遅延された遅延データに所定の係数を乗算する乗算器１１〜１５
・これら乗算器１１〜１５の出力データを加算して当該フィルタの出力データとする加算器１６及び１７
を備える巡回型のフィルタ（ＩＩＲフィルタ：infinite impulse responseフィルタ）である。
【００１４】
ここで、入力データＸ（Ｚ）を１乃至複数のサンプル期間だけ遅延させた遅延データと、出力データＹ（Ｚ）を１乃至複数のサンプル期間だけ遅延させた遅延データとは、互いに対応するように設定されている。換言すれば、これら入力データＸ（Ｚ）及び出力データＹ（Ｚ）を遅延させる遅延素子（Ｚ^-1）の数が同一に設定されている。
【００１５】
また、乗算器１１〜１５は、入力されるデータに図１に示す係数（ａ₀、ａ₁、ａ₂、ｂ₁、ｂ₂）を乗算し、この乗算した値を出力するものである。ここでは、係数（ａ₀、ａ₂、ｂ₂）が０以上の数であり、係数（ａ₁、ｂ₁）が０以下の数である。
【００１６】
このＩＩＲフィルタの伝達関数Ｈ（Ｚ）は、下式（ｃ１）、（ｃ２）で表される。
Ｈ（Ｚ）＝（ａ₀＋ａ₁Ｚ^-1＋ａ₂Ｚ^-2）／（１＋ｂ₁Ｚ^-1＋ｂ₂Ｚ^-2）…（ｃ１）
Ｙ（Ｚ）＝Ｈ（Ｚ）Ｘ（Ｚ） …（ｃ２）
上記ＩＩＲフィルタを用いて入力データＸ（Ｚ）にディジタル処理を施すことで、例えば所定の周波数帯域の音声信号を強調するなどすることができる。こうしたＩＩＲフィルタを用いたディジタル処理は、当該音声再生装置の備える音質操作部７０が外部から操作されることで行われる。すなわち、音質操作部７０が操作され、例えば低音域を強調する等、音質処理部１０にて音質処理を施す旨の指示がなされると、これに応じてフィルタ制御部８０では、ＩＩＲフィルタの係数を適宜設定する。このため、フィルタ制御部８０では、図１に示されるように、音質操作部７０の操作に対応して上記係数（ａ₀、ａ₁、ａ₂、ｂ₁、ｂ₂）として設定される値を割り当てる機能を備えている（図中、ｍｏｄｅ１，ｍｏｄｅ２，…）。
【００１７】
このフィルタ制御部８０の機能により、音質操作部７０の機能に応じて音質処理部１０にて所定のディジタル信号処理を行うことができるようになる。ただし、音質操作部７０を介してフィルタ処理をキャンセルする旨外部から指令がなされたときに上記ＩＩＲフィルタを迂回して入力データＸ（Ｚ）を直接補間フィルタ２０へと転送するように切り替えると、補間フィルタ２０に入力されるディジタルデータが不連続となる。そして、これに伴い、上記出力部６０から出力されるデータには、ノイズが発生することについては上述した。
【００１８】
そこで本実施形態では、音質処理部１０におけるディジタル信号処理時において該処理をキャンセルするとき、出力データＹ（Ｚ）が入力データＸ（Ｚ）に段階的に等しくなるように上記係数（ａ₀、ａ₁、ａ₂、ｂ₁、ｂ₂）を変更するようにする。これにより、ディジタル信号処理をキャンセルする際、同処理を行う部分の後段に入力されるデータ、換言すれば補間フィルタ２０に入力されるデータの不連続性が緩和され、ひいては、同処理の中止に伴うノイズの発生を好適に抑制することができるようになる。
【００１９】
詳しくは、本実施形態では、遅延素子（Ｚ^-1）によって遅延されたデータに乗算される係数（ａ₁、ａ₂、ｂ₁、ｂ₂）の少なくとも１つを０以外の値とした上で上記ＩＩＲフィルタの伝達関数Ｈ（Ｚ）の分子及び分母が等しくなるように上記係数を変更する。これは、入力データＸ（Ｚ）に乗算される係数ａ₀を「１」とするとともに、各遅延素子（Ｚ^-1）にて遅延される入力データ及び出力データの遅延データのうち、互いに等しいサンプル数分だけ遅延されたデータに乗算される係数を等しくすることで行う。すなわち、図１に示すように、各係数を、
ａ₀＝１、ａ₁＝ｂ₁、ａ₂＝ｂ₂ …（ｃ３）
となるように設定することで行う。
【００２０】
具体的には、この係数の設定は次のようにして行う。すなわち、上記フィルタの安定性を確保すべく、伝達関数の分母にくる係数ｂ₁及びｂ₂については、その伝達関数の極が単位円内に収まるように設定する。更に、上式（ｃ３）のように設定する際に、例えばａ₁、ｂ₁やａ₂、ｂ₂を「１」より小さい数に設定する等、出力データＹ（Ｚ）が入力データＸ（Ｚ）に段階的に（徐々に）等しくなるように各係数を設定する。
【００２１】
なお、通常ディジタル信号処理時には、伝達関数の分母に用いられる係数ｂ₁及びｂ₂にフィルタの安定性を確保すべく設定がなされている。このため、これらの係数によって出力データＹ（Ｚ）が入力データＸ（Ｚ）に収束する（段階的に等しくなる）ことが可能である場合には、ディジタル信号処理の中止に伴う係数の変更に際し、これら係数ｂ₁及びｂ₂についてはこれを変更せず、係数ａ₁、ａ₂を変更することが望ましい。
【００２２】
このように設定することで、各遅延素子（Ｚ^-1）にラッチされているデータが出力データＹ（Ｚ）に影響するために、ディジタル処理の中止後においても出力データＹ（Ｚ）は、入力データＸ（Ｚ）に急激に一致するようになることなく、段階的に等しくなることとなる。
【００２３】
図２に、ディジタル信号処理の中止に際してのＩＩＲフィルタの後段に入力される信号（データ）の推移の１例についてのシミュレーション結果を示す。図３は、入力データを示し、図２（ａ）は、本実施形態による上記係数操作を行った場合を、また図２（ｂ）は、上記係数操作を行わず処理の中止時にＩＩＲフィルタを迂回した場合をそれぞれ示す。
【００２４】
これら図２（ａ）及び図２（ｂ）では、入力データＸ（Ｚ）として図３に示す正弦波が上記ＩＩＲフィルタに入力され、またサンプリング時間「３．００」においてディジタル信号処理がキャンセルされた場合を示す。これらに示されるように、係数の変更を行った場合（図２（ａ））には、行わなかった場合（図２（ｂ））と比較して出力データの急激な変化が抑制されている。図２（ｃ）は、これら図２（ａ）及び図２（ｂ）においてディジタル信号処理が中止となった時点の近傍を拡大して示したものである。
【００２５】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）ＩＩＲフィルタによるディジタル信号処理時において該処理をキャンセルするとき、出力データＹ（Ｚ）が入力データＸ（Ｚ）に段階的に等しくなるように上記係数を変更した。これにより、上記処理のキャンセル時に生じるノイズを好適に抑制することができる。
【００２６】
（２）ＩＩＲフィルタとして、入力データＸ（Ｚ）を１乃至複数のサンプル期間だけ遅延させた遅延データと、出力データ（Ｚ）を１乃至複数のサンプル期間だけ遅延させた遅延データとが互いに対応する構成のものを採用した。これにより、各遅延素子（Ｚ^-1）にて遅延される入力データ及び出力データの遅延データのうち、互いに等しいサンプル期間だけ遅延されたデータに乗算される係数を等しくするなどして、簡易に伝達関数の分子及び分母を等しく設定することができる。
【００２７】
なお、上記実施形態は、以下のように変更して実施してもよい。
・上式（ｃ３）に示す係数の変更を１段階で行う代わりに、段階的に同式（ｃ３）に示すように変更していってもよい。
【００２８】
・ＩＩＲフィルタとしては、入力データＸ（Ｚ）を１乃至複数のサンプル期間だけ遅延させた遅延データと、出力データＹ（Ｚ）を１乃至複数のサンプル期間だけ遅延させた遅延データとが互いに対応する構成のものに限らない。この場合、各遅延素子（Ｚ^-1）にて遅延される入力データ及び出力データについて、以下のいずれかの場合、すなわち、
（イ）入力データの遅延データのうち、出力データの遅延データに等しいサンプル数分だけ遅延されたデータがない場合
（ロ）出力データの遅延データのうち、入力データの遅延データに等しいサンプル数分だけ遅延されたデータがない場合
については、これら各遅延データに乗算される係数を「０」に設定することで伝達関数の分子及び分母を等しく設定する。この際、「０」への設定は、係数を段階的に「０」へと移行させることが望ましい。
【００２９】
・ＩＩＲフィルタに限らず、例えばＦＩＲ(finite impulse response)フィルタにおいても、ディジタル信号処理の中止に伴い出力データを入力データに段階的に等しくするように上記係数を変更することで、データの不連続に起因するノイズの問題を抑制することができる。この際には、入力データに乗算される係数を「１」とするとともに、同入力データの遅延データに乗算される係数を段階的に「０」とすることが望ましい。また、この際、入力データに乗算される係数についても段階的に「１」とするようにしてもよい。
【００３０】
・必ずしも外部からの指令によってディジタル信号処理態様が切り替えられる構成を備えなくてもよく、音声再生装置等、ディジタル信号処理装置を搭載した装置の内部において、所定の条件下、自動的に同処理を切り替えるものであってもよい。
【００３１】
【発明の効果】
請求項１及び請求項５の発明によれば、フィルタ回路によるフィルタ処理をキャンセルする旨の指令に応じて、出力データが入力データに段階的に等しくなるように係数を変更することで、同キャンセル時に生じるノイズを好適に抑制することのできる。
【００３２】
請求項２及び請求項６記載の発明によれば、遅延されたデータに乗算される係数の少なくとも１つを０以外の値とした上で、フィルタ回路の伝達関数の分母及び分子が等しくなるように係数を設定することで、出力データが入力データに段階的に等しくなるようにする設定を簡易に行うことができる。
【００３３】
請求項３及び請求項７記載の発明によれば、第１の係数を「１」に設定し、且つ第２及び第３の係数を等しくすることで、出力データが入力データに段階的に等しくなるようにする設定を簡易に行うことができる。
【００３４】
請求項４及び請求項８記載の発明によれば、入力データに乗算される係数を「１」にするとともに、遅延されたデータに乗算される係数の値を徐々に「０」とすることで、出力データが入力データに段階的に等しくなるようにする設定を簡易に行うことができる。
【図面の簡単な説明】
【図１】本発明にかかるディジタル信号処理装置を音声再生装置に搭載した一実施形態について、その構成を示すブロック図。
【図２】同実施形態におけるディジタル信号処理の中止時のディジタル信号の推移の一例についてのシミュレーションを示すタイムチャート。
【図３】上記シミュレーションにおける入力信号を示すタイムチャート。
【図４】従来のディジタル信号処理装置の構成を示すブロック図。
【符号の説明】
１０…音質処理部、１１〜１５…乗算器、１６，１７…加算器、２０…補間フィルタ、３０…ノイズシェーパ、４０…パルス幅変調器、５０…ローパスフィルタ、６０…出力部、７０…音質操作部、８０…フィルタ制御部。

Claims

一定周期で入力される複数ビットのディジタルデータに対して所定の複数の係数に応じたフィルタ処理を施すフィルタ回路と、
前記係数を設定するフィルタ制御回路と、を備え、
前記フィルタ回路は、入力データ及び出力データを遅延させる遅延素子と、前記入力データ及び前記遅延素子より出力される遅延データに前記係数を各々乗算する乗算器と、前記乗算器より出力される前記入力データに基づく乗算値と前記遅延データに基づく乗算値とを加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記複数の係数のうち少なくとも１つを０以外の値とした上で前記フィルタ回路の伝達関数の分子及び分母が等しくなるように前記複数の係数に含まれる他の係数を変更することを特徴とするディジタル信号処理装置。
前記フィルタ回路は、前記入力データに対して第１の係数を乗算する第１の乗算器と、前記入力データを遅延させる第１の遅延素子と、前記第１の遅延素子より出力される第１の遅延データに第２の係数を乗算する第２の乗算器と、前記出力データを遅延させる第２の遅延素子と、前記第２の遅延素子より出力される第２の遅延データに第３の係数を乗算する第３の乗算器と、前記第１の乗算器より出力される第１の乗算値及び前記第２の乗算器より出力される第２の乗算値、更に、前記第３の乗算器より出力される第３の乗算値を加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記第１の係数を「１」に設定し、且つ、前記伝達関数の分子及び分母が等しくなるように第２の係数及び第３の係数を０以外の値で等しくするように設定する請求項１に記載のディジタル信号処理装置。
一定周期で入力される複数ビットの音声データに対して所定の複数の係数に応じたフィルタ処理を施すフィルタ回路と、前記係数を設定するフィルタ制御回路と、前記フィルタ回路でフィルタ処理されたディジタルデータをアナログ信号に変換するＤ／Ａコンバータと、この変換されたアナログ信号を音声に変換して音声再生する再生回路と、フィルタ処理の要否を指令する指令回路と、を備え、
前記フィルタ回路は、前記音声データに基づく入力データ及び出力データを遅延させる遅延素子と、前記入力データ及び前記遅延素子より出力される遅延データに前記係数を各々乗算する乗算器と、前記乗算器より出力される前記入力データに基づく乗算値と前記遅延データに基づく乗算値とを加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記複数の係数のうち少なくとも１つを０以外の値とした上で前記フィルタ回路の伝達関数の分子及び分母が等しくなるように前記複数の係数に含まれる他の係数を変更することを特徴とする音声再生装置。
前記フィルタ回路は、前記入力データに対して第１の係数を乗算する第１の乗算器と、前記入力データを遅延させる第１の遅延素子と、前記第１の遅延素子より出力される第１の遅延データに第２の係数を乗算する第２の乗算器と、前記出力データを遅延させる第２の遅延素子と、前記第２の遅延素子より出力される第２の遅延データに第３の係数を乗算する第３の乗算器と、前記第１の乗算器より出力される第１の乗算値及び前記第２の乗算器より出力される第２の乗算値、更に、前記第３の乗算器より出力される第３の乗算値を加算する加算器と、を有し、
前記フィルタ制御回路は、前記フィルタ処理の停止指令がなされたとき、前記第１の係数を「１」に設定し、且つ、前記伝達関数の分子及び分母が等しくなるように第２の係数及び第３の係数を０以外の値で等しくするように設定する請求項３に記載のディジタル信号処理装置。