JPS62173900A - デジタルオ−デイオ信号再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は記録媒体に記録されたデジタル信号化された
オーディオ信号を再生可能とするデジタルオーディオ信
号再生装置に係り、特に多数のスピーカを用いて音場制
御を行なうものに関する。

［発明の技術的背景とその問題点コ 周知のように、オーディオ機器の分野ではステレオ再生
が主流であり、Ｌチャンネル、Ｒチャンネルのオーディ
オ信号をそれぞれレベル調整し、左右に設置したスピー
カによって再生出力することにより、左右方向の音像定
位を制御することができるようになっている。近時、こ
の音像定位の制御、つまり音場制御を発展させ、前後方
向の音像定位をも制御できるような音場制御システムが
普及してきている。

この音場制御システムは、第６図に示すように、オーデ
ィオ信号再生装置１１から出力されるＬチャンネルのオ
ーディオ信号を第１及び第２の遅延装置１２．１３によ
ってそれぞれ独立して遅延させ、Ｒチャンネルのオーデ
ィオ信号も第３及び第４の遅延装置１４．１５によって
それぞれ独立に遅延させ、各遅延装置１２〜１５で遅延
されたオーディオ信号をそれぞれ前後左右に設置したス
ピーカ１６〜１９によって再生出力するようにしたもの
である。すなわち、第１乃至第４の遅延装置の遅延量を
適宜調整することにより、図中Ｘ印で表わされる音像定
位点を任意に制御することができるものである。

現在、オーディオ信号再生装置はアナログ信号出力であ
るので、一般に上記遅延装置には信号転送素子を多段接
続して構成されたＢ　Ｂ　Ｄ　（Ｂｕｃｋｅｔ１３ｒｉ
ｇａｄｅ　　Ｄｅｖｉｃｅ　）素子が用いられる。しか
しながら、特性面や遅延時間の制限等を考えると、一旦
デジタル信号に変換してデジタル処理によって遅延制御
するデジタル遅延装置を用いた方が音質劣化も少なく、
効率的である。

第７図は従来のデジタル遅延装置の構成を示すもので、
このデジタル遅延装置は入力端子２０に供給されたオー
ディオ信号ＩＮをアナログ・デジタル変換器（Ａ／Ｄ）
２１によってデジタル信号に変換し、このデジタル信号
をランダム・アクセス・メモリ　（ＲＡＭ）またはシフ
トレジスタ等によるデジタル遅延回路２２で遅延させ、
デジタル・アナログ変換器（Ｄ／Ａ）２３によって再び
アナログのオーディオ信号に変換して出力端子２４より
導出させるようにしたものである。そして、上記デジタ
ル遅延回路２２の遅延量を遅延量コントロール信号Ｃで
適宜制御することによって、入力オーディオ信号を任意
に遅延させることができるものである。

一方、オーディオ機器としてはＣＤ（コンパクト・ディ
スク）再生装置やＰＣＭ（パルスコード・モジュレーシ
ョン）記録再生装置といったデジタルオーディオ信号再
生装置が出現している。しかしながら、これらは現在ア
ナログ信号出力であるため、上記の音場制御システムに
オーディオ信号再生装置として用いた場合には、せっか
くデジタル信号で記録されているのにアナログ信号に変
換してから信号処理することになり、デジタル信号の特
徴と言える高音質を損うことになる。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
、遅延制御されるオーディオ信号をデジタル信号段階で
分割し処理することにより、音質を損うことなく音場制
御かできるデジタルオーディオ信号再生装置を提供する
ことを目的とする。

［発明の概要］ すなわち、この発明に係るデジタルオーディオ信号再生
装置は、再生したデジタル信号を？Ｕ　ｌ系統に分割す
る分割手段と、この分割手段によって分割されたデジタ
ル信号のうち少なくとも１系統のデジタル信号を遅延す
るデジタル遅延手段と、このデジタル遅延手段の遅延量
を外部操作によって可変する遅延量可変手段とを具備し
たことを特徴とするものである。

［発明の実施例］ 以下、第１図乃至第５図を参照してこの発明の実施例を
詳細に説明する。但し、第１図乃至第５図において同一
部分には同一符号を付して示し、それぞれ異なる部分に
ついてのみ述べる。

第１図はこの発明に係る第１の実施例の構成を示すもの
で、図中３１は図示しない記録媒体からデジタルオーデ
ィオ信号を取出して復調するデジタル復調系回路である
。このデジタル復調系回路３１から出力されるデジタル
信号はＤ／Ａ変換回路３２にｌｔ給される。デジタルオ
ーディオ信号はＬチャンネルとＲチャンネルの信号が１
サンプル（１６ビツト）毎に交互に配列されており、上
記Ｄ／Ａ変換回路３２は人力したデジタル信号をり、Ｒ
の信号に分離した後、それぞれアナログ信号に変換し、
メイン信号ＬＯＵＴＩ、　ＲＯＵＴＩとしてメイン出力
端子３３Ｌ　、　３３１？より外部出力する。

一方、上記デジタル復調系回路３１から出力されるデジ
タル信号はデジタル遅延回路３４に供給される。このデ
ジタル遅延回路３４では入力デジタル信号を１サンプル
毎に遅延するデジタル遅延素子Ｄ１〜ＤＯが複数段直列
に接続されており、各遅延素子Ｄ１〜Ｄｎの出力はそれ
ぞれ２回路ｎ接点の電子スイッチＳ１の固定端子に導出
される。この電子スイッチＳ１は第１及び第２の可動端
子を有しており、これら可動端子はそれぞれＬチャンネ
ル及びＲチャンネルの遅延量コントロール信号ＣＬ、Ｃ
Ｒによって任意の固定端子と接続することができるよう
になっている。上記第１及び第２の可動端子によって選
択導出されたデジタルオーディオ信号は電子スイッチ（
マルチプレクサ）Ｓ２によって１サンプル毎に交互に連
結された後、第２のＤ／Ａ変換器３５に供給され、この
Ｄ／Ａ変換器３５によってＬチャンネル及びＲチャンネ
ルのオーディオ信号に分離され、それぞれサブ信号ＬＯ
ＵＴ２．　ＲＯＵＴ２としてサブ出力端子３６Ｌ　、　
３１１ｉＲより外部出力される。

すなわち、上記構成のデジタル信号再生装置は、一方で
第１のＤ／Ａ変換器３２によって遅延させずにメインの
り、Ｒオーディオ信号ＬＯυＴｌ、　ＲＯＬＩＴＩを生
成する。他方でデジタル復調系回路３１からのデジタル
信号をデジタル遅延回路３４の遅延素子Ｄ１〜Ｄｎによ
って１サンプル毎に順次遅延させておき、電子スイッチ
Ｓ１によって遅延量コントロール信号ＣＬ、ＣＲに応じ
た遅延素子出力を第２のＤ／Ａ変換器３５に導出し、こ
の第２のＤ／Ａ変換器３５によってり、Ｒ毎にアナログ
信号に変換して、サブのり、Ｒオーディオ信号Ｌ　０Ｕ
Ｔ２゜Ｒ０ＬＩＴ２を生成する。ここで、上記遅延量コ
ントロール信号ＣＬ、ＯＲをそれぞれ任意に変化させて
電子スイッチＳ１の第１及び第２の固定端子の接続点を
切換えれば、サブオーディオ信号Ｌ　０ＵＴ２゜Ｒ０Ｕ
Ｔ２の遅延量を独立して可変することができる。

第２図は第２の実施例を示すもので、第１図に示したデ
ジタル遅延回路３４に代わってＲＡＭを用いた場合のデ
ジタル遅延回路４１の構成を示している。すなわち、前
記デジタル復調系回路３１から出力される１６ビツトパ
ラレルのデジタル信号ＤＩＮはゲート回路４１１に供給
される。このゲート回路４１１はＲＡ　Ｍ　４１２に対
するリード・ライト制御信号Ｒ／Ｗ　（入力デジタル信
号ＤＩＮの１サンプル内に切替わる）が書込み制御Ｗで
あるとき、ゲートを開いて上記デジタル信号をＲＡ　Ｍ
　４１２のデータ入出力端Ｉ１０へ導出するもので、上
記リード・ライト制御信号Ｒ／Ｗが読出し制御Ｒである
とき、ゲートを閉じて入力デジタル信号ＤＩＮを遮断し
、出力端をハイインピーダンスに設定するものである。

上記ＲＡ　Ｍ　４１２はアドレス入力端ＡＤＤに供給さ
れるアドレス信号に従って、リード・ライト制御信号Ｒ
，／　Ｗが書込み制御Ｗであるときゲート回路４１１か
ら出力されるデジタル信号を指定されたアドレスに記憶
し、読出し制御Ｒであるとき指定されたアドレスのデジ
タル信号を読出してパラレル・シリアル変換回路４１３
へ出力するものである。

上記バラレス・シリアル変換回路４１３はストア・ロー
ド制御信号Ｓ／Ｌに従って入力デジタル信号を保持出力
するものである。上記ストア・ロード制御信号は上記リ
ード・ライト制御信号Ｒ／Ｗか読出し制御Ｒであるとき
ストア制御Ｓを行ない、書込み制御Ｗであるときロード
制御りを行なうためのものである。上記パラレル・シリ
アル変換回路４１３の出力Ｄ　ＯＵＴは前記第２のＤ／
Ａ変換器３５へ出力される。

このデジタル遅延回路４Ｉにはパラレルデータ入力で各
チャンネルＬ、Ｒ毎に遅延量コントロール信号ＣＬ、Ｃ
ｌ？が供給され、これらのコントロール信号ＣＬ、ＣＲ
はそれぞれ第１及び第２の遅延量レジスタ４１４　、４
１５に記憶される。各遅延量レジスタ４１４　、４１５
から出力される遅延量データはそれぞれマルチプレクサ
４１０によって１サンプル毎に交互にアンドゲート回路
４１７へ導出される。

このアンドゲート回路４１７はリード・ライト１１１す
御信号Ｒ／Ｗが読出し制御Ｒであるとき、電子スイッチ
Ｓ２からの遅延量データを加算器４１８へ出力するもの
である。この加算器４１８は上記アンドゲート回路４１
７からの遅延量データ（ｎビット）とアドレスカウンタ
４１９からのカウントデータ（ｎビット）を加算し、そ
の加算結果をアドレスデータ（ｎビット）として上記Ｒ
ＡＭ４１２のアドレス入力端ＡＤＤに供給するものであ
る。

すなわち、ここで用いているデジタル遅延回路４１は、
遅延量コントロール信号ＣＬ、ＣＲのデータ値を増加す
れば、読出し時のアドレスデータ値か書込み時のアドレ
スデータ値より多くなるので、ＲＡ　Ｍ　４１２に書込
まれたデジタル信号は遅延量コントロール信号ＣＬ、Ｃ
Ｒで設定されたサンプル分だけ遅延して読み出される。

したがって、パラレル・シリアル変換回路４１３から出
力されるデジタル信号ＤＯＵＴは各チャンネル毎に遅延
されたデータとなっている。つまり、上記遅延ロコント
ロール信号ＣＬ、Ｃｌ？のデータ値を各チャンネル毎に
任意に変化させることによって、前記第２のＤ／Ａ変換
器３５からの各チャンネルのサブ信号ＬＯＵＴ２．　Ｒ
ＯＵＴ２を第１のＤ／Ａ変換器３２からの各チャンネル
のメイン信号Ｌ　０ＵＴＩ、　　Ｒ０ＵＴＩより任意に
遅延して出力させることができる。

第３図は第３の実施例を示すもので、ここではメイン信
号ＬＯｔｌＴ１．　ＲＯｔＪＴｌ及びサブ信号Ｌ　０Ｌ
ＩＴ２゜Ｒ０ＵＴ２をそれぞれ独立して遅延制御する場
合の構成を示している。すなわち、前記デジタル復調系
回路３１からのデジタル信号はスイッチ５１によってＬ
チャンネル及びＲチャンネルに分離される。そして、Ｌ
チャンネルのデジタル信号は第１及び第２のデジタル遅
延回路５２．５３に供給され、Ｒチャンネルのデジタル
信号は第３及び第４のデジタル遅延回路５４．５５に供
給される。これら第１乃至第４のデジタル遅延回路５２
〜５５はそれぞれシフトレジスタまたはＲＡＭ等で構成
され、図示しないがそれぞれ遅延量コントロール信号に
よってその遅延量を設定できるようになされている。そ
して、第１及び第３のデジタル遅延回路５２．５４の出
力は第１のマルチプレクサ５Ｂによって１サンプル毎に
交互に前記第１のＤ／Ａ変換器３２に導出され、また第
２及び第４のデジタル遅延回路５３．５５の出力は第２
のマルチプレクサ５７によって１サンプル毎に交互に第
２のＤ／Ａ変換器３５に導出される。上記第１及び第２
のＤ／Ａ変換器３２．３５はそれぞれ入力デジタル信号
をＬチャンネル、Ｒチャンネル毎にアナログ信号に変換
して出力するもので、第１のＤ／Ａ変換器３２の各出力
は前述したようにメイン信号Ｌ　０ＵＴＩ、　Ｒ０ＵＴ
Ｉとして出力端子３３Ｌ。

３３Ｒから外部出力され、第２のＤ／Ａ変換器３５の各
出力はサブ信号ＬＯＬＩＴ２．　ＲＯＬＩＴ２として出
力端子３１３Ｌ　、　３１３Ｒから外部出力される。

すなわち、このデジタル信号再生装置は、第１乃至第４
のデジタル遅延回路５２〜５５の各遅延量をそれぞれの
遅延量コントロール信号によって適宜設定することによ
って、メイン、サブ、Ｌ、Ｒそれぞれ独立して任意に遅
延させることができるものである。

第４図は第４の実施例を示すもので、音場制御用サブ信
号でねらった立体的音響効果（サラウンド）をデジタル
段階で得られるように処理した場合の構成を示すもので
ある。すなわち、前記デジタル復調系回路３１から出力
されるデジタル信号は第１のＤ／Ａ変換器３２によって
メイン信号Ｌ　０ＵＴＬ。

Ｒ０ＵＴＩに変換されると共に、Ｌチャンネルラッチ回
路６１及びＲチャンネルラッチ回路６２に１サンプル毎
にラッチされる。各ラッチ回路０１．’　８２でラッチ
されたＬチャンネルデータ及びＲチャンネルデータはそ
れぞれ減算器６３に供給される。この減算器６３はＬチ
ャンネルデータからＲチャンネルデータを減算して位相
差データＬ−Ｒを生成してデジタル遅延回路６４に導出
するものである。このデジタル遅延回路６４はシフトレ
ジスタまたはＲＡＭ等で構成され、遅延量コントロール
信号Ｃによって遅延量を可変することができる。このデ
ジタル遅延回路６４で遅延制御されたＬ−Ｒデータは第
２のＤ／Ａ変換器６５によってアナログ信号に変換され
た後、サブ信号Ｌ　−ＲＯＵＴとして出力端子６６から
外部出力される。

すなわち、このデジタルオーディオ信号再生装置は、デ
ジタル信号段階でＬ−Ｈの位相差データを生成し、これ
をデジタル遅延回路８４で適宜遅延させた後、アナログ
出力することができるので、音場制御を容易に構成する
ことができる。

第５図は第５の実施例を示すもので、ここではメイン信
号をデジタル出力、サブ信号をアナログ出力する場合の
構成を示している。すなわち、前記デジタル復調系回路
３１から出力されるデジタル信号はそのまま出力端子７
１からデジタル出力されると共に、デジタル遅延回路７
２に供給され、各チャンネル遅延量コントロール信号Ｃ
Ｌ、ＣＲによってチャンネル毎に適宜遅延された後、Ｄ
／Ａ変換器３５によってり、Ｒチャンネル毎にアナログ
信号ＬＯＬＩＴ２．　ＲＯＵＴ２に変換される。

すなわち、このデジタルオーディオ信号再生装置の方式
は、例えばデ゛ジタル復調部とＤ／Ａ変換部が分割され
たセパレータ型のものに有効であり、サブ信号ＬＯＵＴ
２．　ＲＯＵＴ２をそれぞれ独立して遅延制御すること
ができるものである。

したがって、上記各実施例の構成によれば、デジタルオ
ーディオ信号をアナログ信号に変換する前に少なくとも
そのサブ信号をメイン信号に対して任意に遅延させるこ
とができ、音場制御のためのシステム構成を極めて簡易
化させることができる。また、その遅延制御をデジタル
信号段階で行なっているので、音質劣化が極めて少ない
ものとすることができる。

尚、この発明は上記実施例に限定されるものではなく、
例えば第４図に示したようなシステムにおいてサブ信号
の生成方式は種々考えられているが、それぞれその方式
に応じてデジタル信号段階で信号処理することによって
、上記実施例と同様の効果を得ることができる。

［発明の効果コ 以上詳述したようにこの発明によれば、デジタル信号段
階でオーディオ信号を分割し、遅延１す御するため、音
質を損うことなく音場制御ができるデジダルオーディオ
信号再生装置を提供することかできる。

【図面の簡単な説明】

第１図はこの発明に係るデジタルオーディオ信号再生装
置の第１の実施例を示すブロック回路構成図、第２図乃
至第５図はそれぞれこの発明に係る第２乃至第５の実施
例を示すブロック回路構成図、第６図は音場制御用シス
テムの構成を示すブロック図、第７図は従来の音場制御
に用いられる遅延装置の構成を示すブロック回路図であ
る。 １１・・・オーディオ信号再生装置、１２〜１５・・・
遅延装置、２２．３４．４１．５２〜５５．１３４．７
２・・・デジタル遅延回路、２１・・・Ａ／Ｄ変換器、
２３．３２．３５．１３５・・・Ｄ／Ａ変換器、３１・
・・デジタル復調系回路、Ｄ１〜Ｄｎ・・・シフトレジ
スタ、Ｓｔ、Ｓ２・・・電子スイッチ、４１Ｂ　、　５
１．５６．５７・・・マルチプレクサ、４１１・・・ゲ
ート回路、４■２・・・ＲＡＭ、４１３・・・パラレル
・シリアル変換回路、４１４　、４１５・・・遅延量レ
ジスタ、４１７・・・アンドゲート回路、４１８・・・
加算器、４１９・・・アドレスカウンタ、ｆｉｌ、　０
２・・・ラッチ回路、６３・・・減算器、Ｃ，ＣＬ、Ｃ
Ｒ・・・遅延量コントロール信号、Ｒ／Ｗ・・・リード
・ライト制御信号、Ｓ／Ｌ・・・ストア・ロード制御信
号。

Claims (1)

【特許請求の範囲】
1. 再生したデジタル信号を複数系統に分割する分割手段と
   、この分割手段によって分割されたデジタル信号のうち
   少なくとも１系統のデジタル信号を遅延するデジタル遅
   延手段と、このデジタル遅延手段の遅延量を外部操作に
   よって可変する遅延量可変手段とを具備したことを特徴
   とするデジタルオーディオ信号再生装置。