JP2003217101A - プログラマブル書込イクライゼーション回路およびプログラマブル書込イクライゼーション方法 - Google Patents

プログラマブル書込イクライゼーション回路およびプログラマブル書込イクライゼーション方法

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Abstract

(57)【要約】 【課題】 書込イクライゼーション回路をプログラムし
て磁気記録システムの多くの特性の変化に対応できるよ
うな能力を特定する。 【解決手段】 プログラマブル書込イクライゼーション
回路は、データレートを示すための基準として用いられ
る第１のデジタルクロックと、書込イクライゼーション
量子化を示す第２のデジタルクロックと、第１のデジタ
ルクロックドメインから第２のデジタルクロックドメイ
ンへの入力をイクアライズするのに用いられる波形を記
憶するルックアップテーブルと、各変換のために用いら
れるべきルックアップテーブル内のビット数を示すカウ
ンタと、入力データの現在の状態を検出する極性検出器
と、データ遷移および非遷移の配置を示すノンリターン
ツーゼロ（ＮＲＺ）フィルタと、プログラマブルレジス
タを含んでイクライゼーション回路内で各パラメータを
制御するソフトウェアインターフェイスとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般に、磁気テープドライブ
等の磁気データ記憶装置に関し、より具体的には、デジ
タル書込信号のイクライゼーションのプログラマブル調
整に関する。
【０００２】書込イクライゼーションは、磁気データ記
憶装置の送信経路内での歪みを予め補償するために、磁
気記憶装置内で一般に用いられている。磁気記録およ
び、他の通信および送信関連の分野では、種々の形の最
適化および適合化が送信される、または書込まれるデー
タに適用され、これによって、受信または読出時に元の
データを回復させるような能力が改善され得る。書込イ
クライゼーション回路１０を含む典型的な磁気記憶シス
テムが以下の図１で示される。
【０００３】図１を参照して、入力データが入力データ
線１２上で受取られ、書込最適化回路１４によって予め
歪まされる。書込最適化回路の出力信号が書込バッファ
１６によってバッファリングされ、書込ヘッド１８に送
られる。予め歪まされ、さらにはバッファリングされた
入力信号は、磁気テープ２０に転送され、読出ヘッド２
２によって読出され、読出バッファ２４によってバッフ
ァリングされ、読出回路２６によって出力データ線２８
上で出力データに変換される。
【０００４】適切な形の最適化の選択は、熱雑音、読出
および書込ヘッド特性、用いられる媒体の種類、および
他の多くの要因等の、所与の記録チャネルの多くの特性
の実際上の知識に依存している。これらの特性はすべ
て、このようなシステムの動作中に時間とともに変化し
得る。イクライゼーション回路が図１で示されるように
静的であって、条件が変化するならば、システム性能
は、新しい書込イクライゼーション回路または解決策が
実現され得るまでは最適化されないであろう。
【０００５】したがって、望まれることは、種々の形の
書込イクライゼーションが用いられ、さらにはシステム
性能が継続的に最適化され得るように、書込イクライゼ
ーション回路をプログラムして磁気記録システムの多く
の特性の変化に対応できるような能力である。
【０００６】
【発明の概要】この発明によると、プログラマブル書込
イクライゼーション回路は、データレートを示すための
基準として用いられる第１のデジタルクロックと、書込
イクライゼーション量子化を示すために用いられる第２
のデジタルクロックと、第１のデジタルクロックドメイ
ンから第２のデジタルクロックドメインへの入力をイク
アライズするのに用いられる波形を記憶するために用い
られるルックアップテーブルと、各変換のために用いら
れるべきルックアップテーブル内のビット数を示すため
に用いられるカウンタと、入力データの現在の状態を検
出するために用いられる極性検出器と、データ遷移およ
び非遷移の配置を示すために用いられるノンリターンツ
ーゼロ（ＮＲＺ）フィルタと、プログラマブルレジスタ
を含んでイクライゼーション回路内でのパラメータの各
々を制御するためのソフトウェアインターフェイスとを
含む。整数比Ｎは、第１のクロックレートおよび第２の
クロックレートに関連し、Ｎはまた、イクライゼーショ
ンにとって利用可能な量子化の量である。
【０００７】回路にとって利用可能なパラメータは、デ
ータのＮＲＺ変換を用いること、第１のクロックおよび
第２のクロックの可変レート、プログラマブル出力デー
タシーケンスの可変長、および望まれる出力データシー
ケンスの実際の内容を含む。たとえば、製品の設計者、
研究者、またはソフトウェアプログラマーであり得る、
プログラマブルイクライゼーション回路のユーザは、こ
れらの回路パラメータを調整して所望の出力波形を実現
し、図１で示される読出ヘッド、書込ヘッド、テープ媒
体、および他の構成要素を含む媒体および媒体アクセス
サブシステムを通して波形が送信および／または記録さ
れた後に、元のデータを回復させるような読出回路の能
力を最適化することができる。
【０００８】この発明のイクライゼーション回路のため
の所望の最適化は、シュナイダー書込イクライゼーショ
ン、パルス書込、イクライゼーションによるパルス書
込、デュアルシーケンステーブルを用いた差動出力を用
いることを含み得るが、各々は、イクライゼーション信
号の種々の間隔とともに、差動線、差動パルス波形、お
よびダブルパルス書込のうちの１つのためのシーケンス
ソースとして用いられる。これらが、この発明のイクラ
イゼーション回路で可能な最も典型的な動作であるが、
多くの種類の出力信号が可能であり、可能な限り優れた
最適化が実現され得るか、またはリアルタイムで必要に
応じて適合させられ得る。
【０００９】この発明のイクライゼーション回路の利点
は、記憶システム動作条件のいずれかがわかる前に、そ
の製造を始められることであり、一旦、動作条件がはっ
きりと特定されると最適化され得ることである。
【００１０】この発明の利点は、製品開発およびスケジ
ューリングの柔軟性が増すことである。
【００１１】この発明のさらなる利点は、データ記憶シ
ステム内の条件を変えることによって必要に応じて外部
制御下で回路を継続的に再び最適化できるという点で、
回路が「適応可能な」ことである。
【００１２】この発明の上述の、および他の目的、特
徴、および利点は、添付の図を参照しながら説明される
この発明の好ましい実施例の以下の詳細な説明から、よ
り容易に明らかとなるだろう。
【００１３】
【詳細な説明】図２を参照して、プログラマブル書込イ
クライゼーション回路３０は、第１の出力と第２の出力
および入力データの受け取りのためのルックアップテー
ブル６０を含む。入力データは、ノード３２で受け取ら
れ、マルチプレクサ３８を通してルックアップテーブル
６０に転送される。第１のシフトレジスタ６２は、ルッ
クアップテーブル６０の第１の出力に結合された入力
と、ノード８２において第１の出力データシーケンスを
提供するための出力とを有する。第２のシフトレジスタ
６４は、ルックアップテーブル６０の第２の出力に結合
された入力と、ノード８４において第２の出力データシ
ーケンスを提供するための出力とを有する。イクライゼ
ーション回路３０は、ノード７８における第１のイクラ
イゼーション回路出力と、ノード８０における第２のイ
クライゼーション回路出力とを含む。出力スイッチング
回路は、第１のシフトレジスタ６２の出力を第１のイク
ライゼーション回路出力７８または第２のイクライゼー
ション回路出力８０のいずれか、またはそれらの両者に
結合するためのマルチプレクサスイッチング回路を含
み、同様に、第２のシフトレジスタ６４の出力を第１の
イクライゼーション回路出力７８または第２のイクライ
ゼーション回路出力８０のいずれか、またはそれらの両
者に結合するためのマルチプレクサスイッチング回路を
含む。マルチプレクサスイッチング回路は、動作の差動
モードとシングルエンドモードとの両者を可能にする。
【００１４】出力マルチプレクサスイッチング回路は、
第１のマルチプレクサ６８を含み、これは、第１のシフ
トレジスタ６２に結合される第１の入力と、第２のシフ
トレジスタ６４に結合される第２の入力と、ノード７８
において第１のイクライゼーション回路出力を形成する
出力とを有する。第２のマルチプレクサ７０は、第１の
シフトレジスタ６２に結合される第１の入力と、第２の
シフトレジスタ６４に結合される第２の入力と、出力と
を有する。第３のマルチプレクサ７２は、第２のマルチ
プレクサ７０の出力に結合される第１の入力と、ロジッ
クゼロ信号を受取るための第２の入力と、ノード８０に
おける第２のイクライゼーション回路出力を形成する出
力とを有する。第１のマルチプレクサ６８および第２の
マルチプレクサ７０はさらに、ノード７６においてのシ
ングルエンドモード制御信号を受取るための切換入力を
含む。
【００１５】プログラマブル書込イクライゼーション回
路３０はまた、入力データノード３２での新しいビット
を示すために用いられる基準ビットクロック４８と、wr
eqクロック５２（wreq＝書込（write）／読出（read）
／イクライゼーション（equalization））とを含み、こ
れは、シフトレジスタ６２および６４を駆動するために
用いられる（wreqクロック５２の各サイクルに対して１
つの出力ビット）。wreqクロック５２は、周波数逓倍基
準クロック信号であり、基準クロック信号をＮ倍にした
周波数を有し、Ｎは２以上８以下の整数である。
【００１６】カウンタ５４は、周波数逓倍基準クロック
信号を受取るための入力と、第１のシフトレジスタ６２
に結合される第１の出力５６と、第２のシフトレジスタ
６４に結合される第２の出力５８とを有する。カウンタ
は、予め選択された整数Ｎまでのカウントに到達した後
で、シフトレジスタ６２および６４に再ロード信号を提
供する。
【００１７】プログラマブル書込イクライゼーション回
路３０はまた、パルスモードおよびダブルパルスモード
動作を可能にするようなＮＲＺフィルタ回路を含む。Ｎ
ＲＺフィルタ回路は、ノード３２上の入力データを受け
取るための入力と、ノード３６における出力とを有する
ＮＲＺフィルタ３４を含む。第１のマルチプレクサ３８
は、ノード３２の入力データを受け取るための第１の入
力と、ＮＲＺフィルタ３４の出力にノード３６で結合さ
れる第２の入力と、ルックアップテーブル６０に結合さ
れる出力とを有する。第２のマルチプレクサ４０は、ノ
ード３２の入力データを受け取るための第１の入力と、
ノード３６でＮＲＺフィルタ３４の出力に結合される第
２の入力と、極性検出回路７４を通して出力スイッチン
グ回路に結合される出力とを有する。第１のマルチプレ
クサ３８および第２のマルチプレクサ４０の各々はさら
に、ノード４２のＮＲＺイネーブル制御信号を受け取る
ための切換入力を含む。
【００１８】プログラマブル書込イクライゼーション回
路３０はまた、極性検出回路７４を含み、これは、マル
チプレクサ４０を通してＮＲＺ回路３４に結合される入
力と、マルチプレクサ７０での出力マルチプレクサスイ
ッチング回路に結合される出力とを有する。ＮＲＺフィ
ルタ３４は、「プラス」（１）または「マイナス」
（０）情報を除去し、それを「遷移」（１）または「非
遷移」（０）情報に取り換える。極性検出回路７４がこ
の情報を復元する。「遷移」とは、２つの連続するクロ
ックサイクルを想定すると、１から０へと、または０か
ら１へと変化する入力データとして定義される。「非遷
移」とは、２つの連続するクロックサイクルを想定する
と、入力データに変化がないものとして定義され、０の
後に０が続き、または１の後に１が続くことを意味す
る。
【００１９】動作において、プログラマブル書込イクラ
イゼーション回路は、システムクロック信号よりもＮ倍
大きい細分性を有する第１の出力データシーケンスを生
成し、Ｎは、１よりも大きな整数であり、プログラマブ
ル書込イクライゼーション回路は、システムクロック信
号よりもＮ倍大きい細分性を有する第２の出力データシ
ーケンスを生成し、さらには第１および第２のシステム
出力データシーケンスを生成する。出力でのデータシー
ケンスは、第１の出力データシーケンス、第２の出力デ
ータシーケンス、または両者のシーケンスの差分（減
算）組合せのいずれかに等しい。第１および第２のシス
テム出力データシーケンスは、シングルエンド出力信
号、差分出力信号、パルスモード出力信号、または種々
の出力信号を形成する。
【００２０】図３は、書込イクライゼーションが行なわ
れていない場合の、シングルエンド出力信号を示す、種
々のイクライゼーション回路ノードのオシロスコープか
らのタイミング図であり、トレース９２はシステムまた
はwreqクロックであり、トレース９４はビットクロック
であり、トレース９６はハイデータ出力であり、トレー
ス９８はローデータ出力であり、トレース１００は書込
ヘッド１８に対するエミュレートされた書込電流であ
る。
【００２１】図４は、書込イクライゼーションが行なわ
れていない場合の、差分出力信号を示す、種々のイクラ
イゼーション回路ノードのオシロスコープからのタイミ
ング図であり、トレース９２はシステムまたはwreqクロ
ックであり、トレース９４はビットクロックであり、ト
レース９６はハイデータ出力であり、トレース９８はロ
ーデータ出力であり、トレース１００は書込ヘッド１８
に対するエミュレートされた書込電流である。
【００２２】図５は、書込イクライゼーションが行なわ
れ、クロック比が６の場合の、差分出力信号を示す、種
々のイクライゼーション回路ノードのオシロスコープか
らのタイミング図であり、トレース９２はシステムまた
はwreqクロックであり、トレース９４はビットクロック
であり、トレース９６はハイデータ出力であり、トレー
ス９８はローデータ出力であり、トレース１００は書込
ヘッド１８に対するエミュレートされた書込電流であ
る。
【００２３】図６は、書込イクライゼーションが行なわ
れ、クロック比が４の場合の、パルス化された出力信号
を示す、種々のイクライゼーション回路ノードのオシロ
スコープからのタイミング図であり、トレース９２はシ
ステムまたはwreqクロックであり、トレース９４はビッ
トクロックであり、トレース９６はハイデータ出力であ
り、トレース９８はローデータ出力であり、トレース１
００は書込ヘッド１８に対するエミュレートされた書込
電流である。
【００２４】図７は、書込イクライゼーションが行なわ
れ、クロック比が６の場合の、パルス化された出力信号
を示す、種々のイクライゼーション回路ノードのオシロ
スコープからのタイミング図であり、トレース９２はシ
ステムまたはwreqクロックであり、トレース９４はビッ
トクロックであり、トレース９６はハイデータ出力であ
り、トレース９８はローデータ出力であり、トレース１
００は書込ヘッド１８に対するエミュレートされた書込
電流である。
【００２５】図８は、間隔をあけた書込イクライゼーシ
ョンを行ない、クロック比が５の場合の、ダブルパルス
出力信号を示す、種々のイクライゼーション回路ノード
のオシロスコープからのタイミング図であり、トレース
９２はシステムまたはwreqクロックであり、トレース９
４はビットクロックであり、トレース９６はハイデータ
出力であり、トレース９８はローデータ出力であり、ト
レース１００は書込ヘッド１８に対するエミュレートさ
れた書込電流である。
【００２６】この発明の原理をその好ましい実施例で説
明し、例示してきたが、このような原理から逸脱するこ
となしに、この発明の構成および詳細を変形できること
が、当業者によって理解されるだろう。たとえば、ビッ
トクロック４８によって示される各入力データに対し
て、各出力信号７８および８０上で２−８の出力が生じ
得るように、比率Ｎが変更されてもよい。比率Ｎに基づ
いて、ルックアップテーブル６０が再びプログラムされ
て４×２N通りのシーケンスが出力されてもよい（たと
えば、Ｎ＝８ならば、ルックアップテーブル６０へとプ
ログラムされ得る１０２４の可能性が存在する）。ルッ
クアップテーブル６０のサイズを調整してさらなる可能
性を可能にすることもでき、これはまた、Ｎのサイズ／
可能性が変化することを必要とするであろう。したがっ
て、すべての変形および変更が前掲の請求項の思想およ
び範囲内にあると主張される。
【図面の簡単な説明】
【図１】 静的な書込最適化回路を含む先行技術の磁気
データ記憶システムのブロック図である。
【図２】 第１のデジタルクロック、第２のデジタルク
ロック、ルックアップテーブル、カウンタ、極性検出
器、ノンリターンツーゼロ（ＮＲＺ）フィルタ、および
プログラマブルレジスタを含むソフトウェアインターフ
ェイスを含む、この発明に従ったプログラマブル書込イ
クライゼーション回路のブロック図である。
【図３】 書込イクライゼーションが行なわれない場合
の、シングルエンド出力信号を示す、種々のイクライゼ
ーション回路ノードのオシロスコープからのタイミング
図である。
【図４】 書込イクライゼーションが行なわれない場合
の、差分出力信号を示す、種々のイクライゼーション回
路ノードのオシロスコープからのタイミング図である。
【図５】 書込イクライゼーションが行なわれ、クロッ
ク比が６の場合の、差分出力信号を示す、種々のイクラ
イゼーション回路ノードのオシロスコープからのタイミ
ング図である。
【図６】 書込イクライゼーションが行なわれ、クロッ
ク比が４の場合の、パルス化された出力信号を示す、種
々のイクライゼーション回路ノードのオシロスコープか
らのタイミング図である。
【図７】 書込イクライゼーションが行なわれ、クロッ
ク比が６の場合の、パルス化された出力信号を示す、種
々のイクライゼーション回路ノードのオシロスコープか
らのタイミング図である。
【図８】 間隔をあけた書込イクライゼーションが行な
われ、クロック比が５の場合の、ダブルパルス出力信号
を示す、種々のイクライゼーション回路ノードのオシロ
スコープからのタイミング図である。
【符号の説明】
３０ プログラマブル書込イクライゼーション回路、６
０ ルックアップテーブル、６２ 第１のシフトレジス
タ、６４ 第２のシフトレジスタ、７８ 第１のイクラ
イゼーション回路出力、８０ 第２のイクライゼーショ
ン回路出力。
フロントページの続き (72)発明者 ベン・センベラ アメリカ合衆国、80303 コロラド州、ボ −ルダー、サーティーフォース・ストリー ト、815 Ｆターム(参考） 5D031 AA01 CC01 HH20 5D044 BC01 CC01 EF10

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブル書込イクライゼーション
    回路であって、 第１の出力と第２の出力および入力データの受け取りの
    ためのルックアップテーブルと、 第１のルックアップテーブル出力に結合される入力と、
    第１の出力データシーケンスを提供するための出力とを
    有する第１のシフトレジスタと、 第２のルックアップテーブル出力に結合される入力と、
    第２の出力データシーケンスを提供するための出力とを
    有する第２のシフトレジスタと、 第１のイクライゼーション回路出力と、 第２のイクライゼーション回路出力と、 出力手段とを含み、 前記出力手段は、 第１のシフトレジスタ出力を第１のイクライゼーション
    回路出力または第２のイクライゼーション回路出力のい
    ずれか、またはそれらの両者に結合するための手段と、 第２のシフトレジスタ出力を第１のイクライゼーション
    回路出力または第２のイクライゼーション回路出力のい
    ずれか、またはそれらの両者に結合するための手段とを
    含む、プログラマブル書込イクライゼーション回路。
  2. 【請求項２】 周波数逓倍基準クロック信号を受け取る
    ための入力と、第１のシフトレジスタに結合される第１
    の出力と、第２のシフトレジスタに結合される第２の出
    力とを有するカウンタをさらに含む、請求項１に記載の
    プログラマブル書込イクライゼーション回路。
  3. 【請求項３】 周波数逓倍基準クロック信号は基準クロ
    ック信号のＮ倍の周波数を有し、Ｎは２以上８以下の整
    数である、請求項２に記載のプログラマブル書込イクラ
    イゼーション回路。
  4. 【請求項４】 ＮＲＺフィルタ回路をさらに含む、請求
    項１に記載のプログラマブル書込イクライゼーション回
    路。
  5. 【請求項５】 ＮＲＺフィルタ回路は、 入力データを受け取るための入力と出力とを有するＮＲ
    Ｚフィルタと、 入力データを受け取るための第１の入力と、ＮＲＺフィ
    ルタの出力に結合される第２の入力と、ルックアップテ
    ーブルに結合される出力とを有する第１のマルチプレク
    サと、 入力データを受け取るための第１の入力と、ＮＲＺフィ
    ルタの出力に結合される第２の入力と、出力手段に結合
    される出力とを有する第２のマルチプレクサとを含む、
    請求項４に記載のプログラマブル書込イクライゼーショ
    ン回路。
  6. 【請求項６】 第１のマルチプレクサと第２のマルチプ
    レクサとの各々はさらに、ＮＲＺイネーブル制御信号を
    受け取るための切換入力を含む、請求項５に記載のプロ
    グラマブル書込イクライゼーション回路。
  7. 【請求項７】 ＮＲＺ回路に結合される入力と、出力手
    段に結合される出力とを有する極性検出回路をさらに含
    む、請求項４に記載のプログラマブル書込イクライゼー
    ション回路。
  8. 【請求項８】 出力手段は、 第１のシフトレジスタに結合される第１の入力と、第２
    のシフトレジスタに結合される第２の入力と、第１のイ
    クライゼーション回路出力を形成する出力とを有する第
    １のマルチプレクサと、 第１のシフトレジスタに結合される第１の入力と、第２
    のシフトレジスタに結合される第２の入力と、出力とを
    有する第２のマルチプレクサと、 第２のマルチプレクサの出力に結合される第１の入力
    と、ロジックゼロ信号を受け取るための第２の入力と、
    第２のイクライゼーション回路出力を形成する出力とを
    有する第３のマルチプレクサとを含む、請求項１に記載
    のプログラマブル書込イクライゼーション回路。
  9. 【請求項９】 第１のマルチプレクサおよび第２のマル
    チプレクサはさらに、制御信号を受け取るための切換入
    力を含む、請求項８に記載のプログラマブル書込イクラ
    イゼーション回路。
  10. 【請求項１０】 第３のマルチプレクサはさらに、シン
    グルエンドモード制御信号を受け取るための切換入力を
    含む、請求項８に記載のプログラマブル書込イクライゼ
    ーション回路。
  11. 【請求項１１】 磁気データ記憶システムで用いられる
    プログラマブル書込イクライゼーション回路であって、 入力データを受け取るためのルックアップテーブルと、 第１のルックアップテーブルに結合されて第１の出力デ
    ータシーケンスを提供するための第１のシフトレジスタ
    と、 第２のルックアップテーブルに結合されて第２の出力デ
    ータシーケンスを提供するための第２のシフトレジスタ
    と、 第１のイクライゼーション回路出力と、 第２のイクライゼーション回路出力と、 第１のイクライゼーション回路出力と第２のイクライゼ
    ーション回路出力との間で第１のデータシーケンスと第
    ２のデータシーケンスとを選択的に切換えるための出力
    手段とを含む、プログラマブル書込イクライゼーション
    回路。
  12. 【請求項１２】 周波数逓倍基準クロック信号を受け取
    り、再ロード信号を第１のシフトレジスタおよび第２の
    シフトレジスタに提供するためのカウンタをさらに含
    む、請求項１１に記載のプログラマブル書込イクライゼ
    ーション回路。
  13. 【請求項１３】 周波数逓倍基準クロック信号は、シス
    テム基準クロック信号のＮ倍の周波数を有し、Ｎは２以
    上８以下の整数である、請求項１２に記載のプログラマ
    ブル書込イクライゼーション回路。
  14. 【請求項１４】 ＮＲＺフィルタ回路をさらに含む、請
    求項１１に記載のプログラマブル書込イクライゼーショ
    ン回路。
  15. 【請求項１５】 ＮＲＺフィルタ回路は、 入力データを受け取り、遷移検出データを提供するため
    のＮＲＺフィルタと、 ルックアップテーブルに結合される遷移検出データおよ
    び入力データの受け取りのための第１のマルチプレクサ
    と、 出力手段に結合される遷移検出データおよび入力データ
    の受け取りのための第２のマルチプレクサとを含む、請
    求項１４に記載のプログラマブル書込イクライゼーショ
    ン回路。
  16. 【請求項１６】 第１のマルチプレクサおよび第２のマ
    ルチプレクサの各々は、ＮＲＺイネーブル制御信号を受
    け取るための切換入力をさらに含む、請求項１５に記載
    のプログラマブル書込イクライゼーション回路。
  17. 【請求項１７】 ＮＲＺ回路と出力手段との間に結合さ
    れる極性検出回路をさらに含む、請求項１４に記載のプ
    ログラマブル書込イクライゼーション回路。
  18. 【請求項１８】 出力手段は、 第１のイクライゼーション回路出力に結合される第１の
    出力データシーケンスおよび第２の出力データシーケン
    スを受け取るための第１のマルチプレクサと、 第２のイクライゼーション回路出力に結合される第１の
    出力データシーケンスおよび第２の出力データシーケン
    スを受け取るための第２のマルチプレクサとを含む、請
    求項１１に記載のプログラマブル書込イクライゼーショ
    ン回路。
  19. 【請求項１９】 第１のマルチプレクサおよび第２のマ
    ルチプレクサは、制御信号を受け取るための切換入力を
    さらに含む、請求項１８に記載のプログラマブル書込イ
    クライゼーション回路。
  20. 【請求項２０】 第２のマルチプレクサと第２のイクラ
    イゼーション回路出力との間に配置される第３のマルチ
    プレクサをさらに含む、請求項１８に記載のプログラマ
    ブル書込イクライゼーション回路。
  21. 【請求項２１】 第３のマルチプレクサはさらに、シン
    グルエンドモード制御信号を受取るための切換入力を含
    む、請求項２０に記載のプログラマブル書込イクライゼ
    ーション回路。
  22. 【請求項２２】 プログラマブル書込イクライゼーショ
    ン方法であって、システムクロック信号よりもＮ倍大き
    い細分性を有する第１の出力データシーケンスを生成す
    るステップを含み、Ｎは１よりも大きな整数であり、前
    記方法はさらに、 システムクロック信号よりもＮ倍大きな細分性を有する
    第２の出力データシーケンスを生成するステップと、 第１の出力データシーケンス、第２の出力データシーケ
    ンス、または両者のシーケンスの時間多重化組合せのい
    ずれかに等しい第１のシステム出力データシーケンスお
    よび第２のシステム出力データシーケンスを生成するス
    テップとを含み、第１のシステム出力データシーケンス
    および第２のシステム出力データシーケンスは、シング
    ルエンド出力信号、差分出力信号、パルスモード出力信
    号、またはダブルパルス出力信号を形成する、プログラ
    マブル書込イクライゼーション方法。
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