KR900009748Y1 - 디스크 드라이브의 비트 시프트 보상회로 - Google Patents

Abstract

내용 없음.

Description

디스크 드라이브의 비트 시프트 보상회로

제1도는 종래의 비트 시프트 보상회로도.

제2도는 종래 회로를 설명하기 위한 신호 파형도.

제3도는 본 고안의 비트 시프트 보상회로도.

제4도는 제3도의 주요 부분에서의 입출력 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10-15 : 논리게이트 20-23 : 원 쇼프 플립플롭

본 발명은 디스크 드라이브의 자기기록장치에서 데이터기록 및 재생시 발생하는 비트 시프트(Bit Shift)의 보상회로에 관한 것이다.

제1도는 종래의 비트 시프트 보상회로도로서, 클럭(CLK)으로 동기되는 플립플롭(F1-F3)은 순차 연결되어 있어 자기 디스크(Magnetic Disk)에 기록시키려는 데이터(DATA)는 플립플롭(F2)에 의해 한번 지연되고, 한번 지연된 제1지연 데이터(Early Data)는 플립플롭(F2)에 의해 또 한번지연되며, 이와 같이 두번 지연된 제2지연 데이터(Normal Data)는 플립플롭(F2)에 의해 다시 한번 지연되어 제3지연 데이터(F3)를 출력시킨다.

이때, 제1지연 데이터는 제2지연 데이터인 정상 데이터(NORMAL)보다는 위상이 빠르기 때문에 상대적으로 EARLY데이타라 하고, 제3지연 데이터는 정상데이터(NORMAL)보다 상대적으로 느리기 때문에 LATE데이터라고 한다.

상기 제1 내지 제3지연 데이터를 각각 입력하는 앤드게이트(G1-G3)의 다른 입력단자에는 인가신호(EARLY)와 제2지연 데이터 및 연가신호(LATE)가 각각 인가되고, 상기 앤드 게이트(G1-G3)의 출력신호를 입력하는 노아 게이트(G4)는 앤드게이트(G5)에 인가되면, 앤드게이트(G5)의 출력신호가 입력됨에 따라 원쇼트 플립플롭(One Short Flip Flop)(F4)에서는 보상된 데이터 기록신호가 출력된다.

이때,앤드 게이트(G1, G3)에 인가되는 인가신호 EAERY 또는 LATE는 디스크 드라이브에서 기록할 데이터 패턴에 따라 결정된다.

이와 같은 종래의 비트 시프트 보상회로에 있어서, 데이터를 기록 및 재생하는 치로서 자기 매체와 페라이트 코어헤드(Ferrite Core Head)를 사용하는 경우 데이터 기록방법은 NRZ(Non-Return To Zero)방식을 이용하므로써 제2도와 같은 비트 시프트 현상이 발생된다.

제2도에서, 데이터 기록 패턴(A)에서와 같이 겹쳐진 논리 "I"의 데이터가 논리 "0"데이터를 수반하게 되는 모든 경우에는 자기매체(디스크 등)에 제2b도와 같이 기록하는데, 이 기록된 데이터를 재생시킬 때에는 제2c도와 같은 양전류(Positive Current)와 음전류(Negative Current)신호가 제2d도와 같이 합성도어 결국 최종 피크치에 의해 검출된 재생데이터(제2e도)는 비트 시프트 현상이 발생된다.

즉 겹쳐진 "1"의 논리데이터 앞단에서는 EAERY 현상이 발생되고, 뒷단에서는 LATE현상이 발생된다.

상기한 바와 같이 디스크에 기록시 발생되는 비트 시프트 현상은 데이터의 실제 위치를 이동시키므로 데이터 재생시 데이터 분리회로의 데이터 윈도우(Window)에서 데이터를 분실하거나 또는 윈도우 마아진(Window Margin)이 나빠져서 재생된 데이터의 에러가 발생되는 원인이 되었다.

따라서, 본 고안의 목적은 데이터가 디스크에 기록되기 전에 비트 시프트 현상을 보상해서 기록되게 하는 디스크 드라이브의 비트 시프트 보상회로를 제공하는 데 있다.

이하 제3도의 회로도와 제4도의 잊출력파형도를 참조하여 본 고안의 실시예를 상세히 설명한다.

제3도는 본 고안의 비트 시프트 보상회로도를 도시한 것으로서, 디스크 드라이브 기록데이터 패턴에 따라 결정되어 출력되는 신호중 신호(EAERY) 와 신호 (LATE)를 입력하여 정상신호(NORMAL)를 출력하는 노아게이트(10)와, 한 입력단에 기록 데이터(DATA)를 입력하고 다른 입력단에는 상기 신호(EAERY), 노아게이트(10)의 출력신호(NORMAL)및 신호(LATE)를 각각 입력하여 논리 곱하는 앤드 게이트(11-13)와, 상기 앤드 게이트(11-13)이 각 출력신호를 입력하여 각각의 저항 및 콘덴서(R1,C1), (R2,C2), (R3,C3)에 의해 결정되는 RC시정수에 따라 지연시킨 다음 펄스신호를 노아게이트(14)에 각각 출력하는 원 쇼트 플립 플롭(21-23)과, 버퍼용 앤드게이트(15)를 거친 노아 게이드(14)의 출력신호를 입력하여서 저항 및 콘덴서(R4,C4)에 의한 RC시정수에 따라 폭이 결정되는 펄스를 출력하여 보상된 기록 데이터를 출력하는 원쇼트 플립플롭(20)으로 이루어졌다.

이와같은 구성을 갖는 본 고안의 동작을 설명한다.

제4a도와 같은 기록 데이터(DATA)가 한 입력단에 인가되는 앤드게이트(11-13)의 다른 입력단에는 신호(EAERY) 노아 게이트(10)의 출력신호 및 신호( LATE)가 각각 인가되는데, 상기 신호(EAERY, LATE)를 입력하는 노아 게이트(10)는 제4도(D)와 같은 정상 데이터신호(NORMAL)를 출력하게 된다.

이때, 제4b, d도를 참조하면, 정상 데이터신호(NORMAL)는 신호(EAERY)와 (LATE)가 모두 로우레벨일 때 하이상태를 유지하는데, 상기 NORMAL신호는 기록 데이터의 정상신호로서 신호(EARLY)보다는 위상이 느리고 신호(LATE)보다는 위상이 빠름을 알 수 있다.

그러므로, 이와 같이 기록할 제4a도의 데이타가 비트서프트 현상중 정상 데이터보다 위상이 빠른 EAERY 현상이 발생되면, 데이터를 기록할 때 데이터를 지연시키고 LATE 현상이 발생되면 데이터를 앞서서 기록시킨다.

앤드 게이트(11-13)는 입력신호를 논리곱하여 제4e, g도와 같은 신호를 출력하여 원 쇼트 플립플롭(21-23)의 입력단에 각각 인가한다. 원 쇼트 플립플롭(21-23)은 각각의 저항과 콘덴서(R1,C1), (R2,C2), (R3,C3)에 의해 결정된 시정수에 대응하여 입력신호를 지연시킨 다음, 제4h, j도와 같은 출력신호(Q)를 노아게이트(14)에 각각 인가하며, 노아 게이트(14)는 상기 플립플톱(21-23)의 출력신호를 입력하여 제4도(K)와 같은 신호를 출력한다.

이때, EAREY 현상이 발생되는 곳에서는 비트 시프트 현상을 보상하기 위하여 NORMAL신호보다 더 지연시키도록 원 쇼트 플립플톱(21)의 저항 및 콘덴서(R1,C1)의 RC시정수 값을 원 쇼트 플립플톱(22)의 (R2,C2)의 RC시정수 값보다 크게 설정하고, LATE현상이 발생되는 곳에서는 NORMAL신호보다 위상을 앞서게 하기 위하여 원 쇼트 플립플톱(23)의 R3,C3에 의한 RC 시정수값을 RC및 R2에 의한 RC시정수값 보다 작게 설정한다.

상기 노아 게이트(14)의 출력신호는 버퍼용 앤드게이트(15)를 통해 원 쇼트 플립플톱(20)에 입력되는데, 원 쇼트 플립플톱(20)은 저항과 콘덴서(R4,C4)의 시정수에 따라 펄스 폭이 결정되는 펄스신호를 발생하여 최종적으로 제4l도과 같은 보상된 기록 데이터(S2)가 출력된다.

그러므로, 제4a도와 같은 데이터를 기록하고자 하는 경우에 이를 그대로 자기기록장치에 저장하는 경우에는 독출시 비트시프트 현상이 발생되었으나, 본 고안에서는 비트 시프트 현상 즉, EARLY 및 LATE현상이 발생되는 부분에서는 정상 데이터보다 위상을 느리게 하거나 앞서게 하여 제4l도과 같이 미리 비트 시프트 현상을 보상하여 데이터를 기록하므로서 독출시에는 비트 시프트 현상이 발생되지 않게 된다.

제4l도에 점선 부분을 NORMAL 데이터로서 RARLY 현상이 발생하는 곳에서는 정상 데이터보다 위상을 느리게 하고, LATE현상이 발생되는 곳에서는 정상 데이터보다 위상을 앞서게 기록함을 알 수 있다.

이상과 같이 본 고안에 의하면 종래의 주파수에 의한 보상방법보다 EARLY, LATE 신호 값을 RC 시정수에 의해 간단히 조정할 수 있고, 1칩화된 4개의 원 쇼트 플립플톱을 사용하여 회로구성을 간단히 구성할 수 있으며, 또한 비트시프트 현상에 의해 발생되는 재생에러를 비트 시프트 현상의 보상으로 감소시키고 데이터 재생시 데어터 윈도우 마이진을 향상시킨다.

Claims (1)

1. 자기디스크의 데이터 기록 및 재생하는 디스크 드라이브에 있어서, 디스크 드라이브의 기록데이터 패턴에 따라 결정되어 출력되는 신호중 신호(EARLY) 와 신호 (LATE)를 입력하여 정상신호(NORMAL)를 출력하는 노아게이트(10)와, 한 입력단에 기록 데이터(DATA)를 입력하고 다른 입력단에는 상기 신호(EARLY), 노아게이트(10)의 출력신호(NORMAL)및 신호(LATE)를 각각 입력하여 논리 곱하는 앤드 게이트(11-13)와, 상기 앤드 게이트(11-13)의 각 출력신호를 입력하여 각각의 저항 및 콘덴서(R1,C1), (R2,C2), (C3,C3)에 의해 결정되는 RC시정수에 따라 지연시킨 다음 펄스신호를 노아게이트(14)에 각각 출력하는 원 쇼트 플립 플톱(21-23)과, 버퍼용 앤드게이트(15)를 거친 노아 게이드(14)의 출력신호를 입력하여서 저항 및 콘덴서(R4,C4)에 의한 RC시정수에 따라 폭이 결정되는 펄스를 출력하여 보상된 기록 데이터를출력하는 원쇼트 플립플롭(20)으로 이루어 지는 것을 특징으로 하는 디스크 드라이브의 비트 시프트 보상회로.