JPH04219605A - 高速磁気記録装置のタイミング補正回路及び補正方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル・データの高
密度磁気記録に関し、より詳しくは、磁気媒体に記録さ
れる高速書込みデータの刻時機構で該媒体の非線形特性
を補償するように非常に正確にタイミングを変化させる
電子回路及び方法に関する。

【０００２】

【従来の技術】磁気記録技術では一定のパターンのディ
ジタル・データ信号の狭いパルスは磁気的にディスク・
ファイルに記憶されるときパルス圧縮及び他の非線形パ
ルス・エッジ変位効果を受けることは長い間知られてい
る。その結果、非線形エッジのタイミングのずれはデー
タ誤り検出システムのタイミングの余裕を少なくするの
で、該ディスクから読出されるデータの誤り率は百倍も
高くなる。もし特定の媒体のパターン従属エッジのずれ
が確認できれば、書込みデータ・パルス・エッジを、該
媒体によるずれに等しい量だけ該ずれと反対の方向に予
め変位させることができる、従って正しいタイミング関
係を持つデータが該ディスクから読出される。前記タイ
ミング事前補正は誤り率を少なくしディスク・ファイル
容量を２０％程度増加させることができる。どのパルス
・エッジを変位させるかを決定する特定のアルゴリズム
はよく知られており且つ本発明には含まれない。

【０００３】どのアルゴリズムでも、改善によって取得
される容量は、事前補正回路から渡される時間のずれの
正確さによる。一般にずれは小さく、１〜８　ｎｓ　程
度である。パルス周波数は非常に高く、およそ　２７　
ＭＨｚである。

【０００４】この目的のために時間のずれ及び遅延を得
る従来の１つの方法は、ＲＣ回路又は他のアナログ・タ
イミング回路を用いることである。この方法は構成要素
の公差及び温度のような環境要素によってきびしく制限
される。

【０００５】もう１つの方法はロジック・ゲートの伝播
遅延によりパルス・エッジのずれの時間間隔を決める。 しかしながら、ロジック・ゲート遅延は本質的に環境要
素及びプロセス変動により大きく変化する。

【０００６】第３の方法は補正クロックの整数のサイク
ルで指定される全ての事前補正間隔を可能にする十分に
高い周波数で動作する該補正クロックに全ての信号を同
期させる方法である。現在のディスク装置の速度では、
このようなクロックは　１　ＧＨｚで動作させなければ
ならない。ロジック・ゲート、配線及びこの周波数に必
要な遮蔽は、この方法を非実際的なものにする。（回路
技術は前記速度に進むかもしれないが、記録技術の進歩
は確実に同等のペースで速度要求を上げてくる。）

【０
００７】

【発明が解決しようとする課題】本発明の目的はディジ
タル磁気記録装置における書込みデータ信号のタイミン
グ事前補正を提供することである。本発明のもう１つの
目的は安い費用で従来の回路よりも高い精度を持つ事前
補正回路を提供することである。

【０００８】

【課題を解決するための手段】本発明は、これらの利点
を、同期させる必要がある全ての信号を同じ回路を介し
て伝送し、しかも信号別に異なる動作を実行することに
より達成する。これらの信号は書込みクロック・パルス
・トレーン、書込みデータ・パルス・トレーン及び補正
標識レベルを含む。これらの回路の１つは遅延回路であ
り、その遅延間隔はディジタル制御信号により変えられ
、書込みクロック・パルスのタイミングを変える。もう
１つの回路はロジック手段であり、補正標識信号に応答
して遅延信号と遅延しない信号の間を選択する。該回路
全体は連続する書込みデータ信号のパルス中の１以上の
パルスに応答してこの選択を行う。

【０００９】

【実施例】図１はディスクでＰＲＭＬ（部分応答最尤）
を用いてディジタル・データを読み書きするチャネル磁
気ディスク装置１００のハイレベル・ブロック図である
。

【００１０】最初は通信コード化手法であったＰＲＭＬ
は最近は周波数変調（ＦＭ）のような普通の　”ピーク
検出”　（ＰＤ）手法の代案として磁気ディスクにデー
タを記録するのに適合している。簡単に言えば、ＰＲＭ
Ｌはデータ・プロセッサ又は他のソースからライン１０
１を介して入力された並列ＮＲＺ（非ゼロ復帰）ディジ
タル・データをＰＲ（部分応答）符号器１１０を用いて
コード化し、ライン１１１に直列パルス・シーケンスを
出力する。ＰＤコード化は各個のパルス・エッジの１つ
のサンプル時刻で応答を生じるように設計されたパルス
・シーケンスを用いるのに対し、ＰＲコード化は特定の
パルス・エッジで２つの隣接するサンプル時刻で応答を
生じるシーケンスを生成する。

【００１１】書込みドライバ１２０は、ライン１１１か
ら入力された直列パルス・シーケンスを、読取／書込ヘ
ッド１３０が磁気ディスク１４０に記録するのに適した
振幅及びクロックを有する形式に変換する。書込みドラ
イバ１２０は本発明に従ってパルスをクロックする回路
を含む。ヘッドを作動させディスクを回転させる従来の
手段は図示しない。ライン１３１はアナログ・パルスの
シーケンスをディスクからモジュール１５０に送る。こ
のモジュールは直列パルスを増幅しフィルタしたのち、
それらを読取りクロックに同期させ且つディジタル形式
に変換してライン１５１に送る。最後に、”最尤”　（
ＭＬ）　検出器１６０は、生のディジタル・パルスを、
ライン１０１の最初のビットを最もよく表わすディジタ
ル・パルスのシーケンスに変換し、且つこれらのビット
を並列形式に変換して出力ライン１６１に送る。”ヴィ
テルビ検出”、”トレリス復号”及び　”最尤シーケン
ス推定”　と呼ばれる手法もＭＬ復号に関連する。

【００１２】磁気記録のＰＲＭＬチャネルは：　Ｋｏｂ
ａｙａｓｈｉ，　”Ｏｎ　Ｏｐｔｉｃａｌ　Ｐｒｏｃｅ
ｓｓｉｎｇ　ｏｆＤｉｇｉｔａｌ　Ｍａｇｎｅｔｉｃ　
Ｒｅｃｏｒｄｉｎｇ　Ｄａｔａ，”　ＩＥＥＥ　Ｔｒａ
ｎｓａｃｔｉｏｎｓ　ｏｎ　Ｍａｇｎｅｔｉｃｓ，　ｖ
ｏｌ．ＭＡＧ−７，　ｐ．　４２２　（Ｓｅｐｔ．　１
９７１）；　　Ｋｏｂａｙａｓｈｉ　ａｎｄ　Ｔａｎｇ
，”Ｎｅｗ　Ｃｏｄｉｎｇ　Ａｐｐｒｏａｃｈ　ｔｏＤ
ｉｇｉｔａｌ　Ｍａｇｎｅｔｉｃ　Ｒｅｃｏｒｄｉｎｇ
，　ｉｄ．，　ｐｐ．　４２２　−　４２３；　　Ｋｏ
ｂａｙａｓｈｉ　ａｎｄ　Ｔａｎｇ，”Ａｐｐｌｉｃａ
ｔｉｏｎ　ｏｆ　Ｐａｒｔｉａｌ−Ｒｅｓｐｏｎｓｅ　
Ｃｈａｎｎｅｌ　Ｃｏｄｉｎｇ　ｔｏ　Ｍａｇｎｅｔｉ
ｃ　ＲｅｃｏｒｄｉｎｇＳｙｓｔｅｍｓ，”　ＩＢＭ　
Ｊｏｕｒｎａｌ　ｏｆ　Ｒｅｓｅａｒｃｈ　ａｎｄ　Ｄ
ｅｖｅｌｏｐｍｅｎｔ，　ｖｏｌ．　１４，ｐｐ．　３
６８−３７５（Ｊｕｎｅ　１９７０）；　及び　Ｋｏｂ
ａｙａｓｈｉ，　”Ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　Ｐ
ｒｏｂａｂｉｌｉｓｔｉｃ　Ｄｅｃｏｄｉｎｇ　ｔｏＤ
ｉｇｉｔａｌ　Ｍａｇｎｅｔｉｃ　Ｒｅｃｏｒｄｉｎｇ
，”　ｉｄ．，　ｖｏｌ．　１５，　ｐｐ．　６４−７
４　（Ｊａｎ．　１９７１）に記載されている。特定の
ＰＲＭＬ記録チャネルは米国特許第３６４８２６５号及
び同第３７９２３５６号明細書に記載されている。

【００１３】図２は図１のライン１１１及び１２１の典
型的な書込みデータ・パルスのシーケンスのタイミング
波形２００を示す。通信方法として始められた経緯を持
つＰＲＭＬコード化は線形チャネルを仮定している。し
かしながら、ディスクのような磁気媒体の記録特性は決
定的に非線形である。長いパルスの後の短いパルスの書
込みは該短いパルスのパルス幅を縮め、短いパルスの後
の長いパルスの書込みは該長いパルスのパルス幅を伸ば
すことはよく知られている。よって、従来の書込みドラ
イバは、このように書込みデータ・パルスのシーケンス
では、書込みデータの刻時を変えて、短いパルスを伸ば
し長いパルスを縮める。

【００１４】生の書込みクロック２１０はクロック・パ
ルス２１１のような一定幅のパルスの続きを持つ波形の
信号である。典型的なチャネルでは、これらのパルスは
およそ２７　ＭＨｚの周波数を持つことがある。生の書
込みデータ２２０は、幾つかの連続する　’０’データ
・ビットを表わす長く低いレベル２２１、次に１つの　
’１’データ・ビットを表わす短く高いレベルのデータ
・パルス２２２、次に１つの　’０’ビットの短く低い
レベル２２３、次に幾つかの連続する　’１’ビットの
長く高いレベルのデータ・パルス２２４、そして最後に
幾つかの　’０’ビットの低いレベルの波形を持つ信号
の例である。補正されていないチャネルでは、データ２
２０は各クロック・パルス２１１の下降エッジでラッチ
され、直ちにヘッドに送られる。（実際には、データ２
２０の波形の変化はクロック２１０の変化に僅かな遅延
、例えば　１　ｎｓ　だけ遅れて追随せねばならない。 この遅延は０よりも大きければ重大ではない。）

【００１５】短いデータ・パルス２２２は長いパルス（
レベル２２１）に続くので伸ばす必要がある。事前補正
可能信号２３０はこのシーケンスを上昇エッジ２３１に
よって表わす。同様に長いデータ・パルス２２４は短い
パルス（レベル２２３）に続くので縮める必要がある。 事前補正可能信号２３０はこの条件を下降エッジ２３２
によって表わす。

【００１６】書込みデータの引伸し及び縮めは事前補正
可能信号２３０に応答してクロック２１０を最終書込み
クロック２４０としてタイミングし直すことにより達成
される。　（クロック・パルス２４１の極性は単に便宜
的にクロック・パルス２１１の極性からも反転される。 ）　詳しく説明すれば、上昇エッジ２３１は、最終書込
みクロック２４０の上昇エッジ２４２を、生の書込みク
ロック２１０の対応する下降エッジ２１２から、量ＴＤ
だけ遅延させる。次の短いパルスは引伸ばしてはならな
い。 上昇エッジ２４２及び２４３を、対応する生のクロック
・エッジ２１２及び２１３から同じ量、ＴＤだけ遅延さ
せることにより、この幅は不変のままに保持される。し
かしながら、次の長いパルス２２４は可能信号２３０を
２３２で終了させる。これはクロック２１０とクロック
２４０の間の遅延ＴＤを除去し、従って最終書込みクロ
ック２４０の上昇エッジ２４５は生の書込みクロック２
１０の対応する下降エッジ２１５と一致する。

【００１７】出力書込みデータ２５０の波形は、最終書
込みクロック２４０が生の書込みデータ２２０をタイミ
ングし直して補正された最終書込みデータ信号にする方
法を示す。最終書込みクロック２４０の上昇エッジはデ
ータ２５０をラッチし、ヘッドに送られてディスクに書
込まれる。長いパルス２５１は対応する生のデータ・パ
ルス２２１と同じ持続期間を持つ。次の短いパルスは通
常の時刻で始まるが、最終書込みクロック２４０の該遅
延されたエッジ２４２までは下降しない。これは該パル
スを時間間隔ＴＤだけ伸ばす。次のデータ・パルス２５
３も短いパルスである。クロック・エッジ２４２及び２
４３はどちらも、それらの対応する生のクロック・パル
スから同じ量だけ遅延しているから、最終データ・パル
ス２５３の幅は通常の持続期間を有する、即ち縮められ
ていない。しかし次の長いパルス２５４は通常よりもＴ
Ｄだけ遅れて始まり、上昇するクロック・エッジ２４５
は遅延されないので通常の時間に終了する。よって、最
終データ・パルス２５４はその生のデータ・パルス２２
４からＴＤだけ縮まる。次の長いパルス２５５は通常の
長さを有する。ＴＤの最適値は書込みデータ・シーケン
スによらずに、他の要素、例えば、幾つかの異なるディ
スク円盤のどれにデータが書込まれるか、又は、ディス
クのどのトラックでデータを受取るかによって変ること
がある。これらの要素についてＴＤの値を調整する方法
は従来の技術で分かっている。

【００１８】本実施例では、パルス２１１のような典型
的なクロック・パルスの幅は　１８．５ｎｓであり、典
型的なＴＤの値は　１　ｎｓ　から　８　ｎｓ　までの
範囲で　１　ｎｓ　段階とすることがある。他方、図１
の１２０のような書込みドライバで用いるのに技術的に
十分な速さの典型的なロジック・ゲートの遅延は公称　
２　ｎｓ、　公差は±５０％である。従って、種々の信
号２１０〜２５０間の同期は非常に正確に示されるが、
プロセス及び環境要素による回路速度の通常の変動、各
信号の処理に要するそれぞれのゲート数及びその他の変
数は、この必要な同期を全くだいなしにする。即ち、整
合する信号遅延の全てを非常に精密に追跡する必要があ
る。入力から最終データがヘッドに送るためにラッチさ
れる点までのデータ及びクロック経路の遅延は、正しい
位相関係を維持するために非常に精密に整合させる必要
がある。

【００１９】同様に、事前補正可能信号入力の遅延は遅
延するクロック・エッジを正しく選択するために補正信
号ＴＤの値を受取る回路の遅延と整合させる必要がある
。生のクロック経路及び最終クロック経路の遅延もＴＤ
値の精度を維持するように互いに精密に追跡する必要が
ある。該可能入力のレベルが低いときは、該経路はデー
タ信号にタイミングのゆがみ、シフトを加えたり非対称
にしてはならない。データの大部分は引伸し又は縮みを
必要としないのでこれは重要である。

【００２０】図３は図１の書込みドライバ１２０のロジ
ック回路３００を示す。ライン３０１の生の書込みクロ
ックは図２の２１０の波形を持つ一定のパルス・シーケ
ンスである。これは従来の発振器（図示せず）により生
成できる。ライン３０２の遅延コードは、ライン３０１
の生のクロックに選択的に加えられる遅延の長さを指定
する３ビット並列ディジタル信号である。ライン３０３
の書込みデータは図１の磁気ディスク１４０に記録され
るデータ・ビットのシーケンスである。

【００２１】従来のレベル感知ラッチ３１１〜３１３及
びＸＯＲロジック・ゲート３１４はライン３１５に補正
制御信号を生成するシーケンス検出器３１０を形成し、
図２の２３０に示された波形を生じる。該ラッチはそれ
ぞれのビット時刻でライン３０１の書込みクロックによ
りクロックされるシフト・レジスタを形成する。並列書
込みデータから図１のライン１０１に従来のように取出
される直列ＮＲＺ書込みデータ・パルスは、ライン３０
１のクロックが高いレベルのときは必ずラッチ３１１に
より抜取られ、ライン３０１のクロックのレベルが低い
間はそのまま保持される。ＸＯＲゲートはデータが前の
ビット時刻から変更している時刻毎に高いレベルをラッ
チ３１３に供給する。これは、短い（即ち、１ビット長
の）パルスが長い（即ち、複数ビット長の）パルスに続
くときは、必要な上昇エッジを生成し、短いパルスが続
く限り高いレベルを維持し、そして長いパルスが短いパ
ルスに続くときは、下降エッジを生成し、次の長いパル
スのために低いレベルを維持する。

【００２２】プログラム式遅延回路３２０は遅延クロッ
ク信号を生成しライン３２１に出力する。遅延量は、３
本の並列ライン３０２上の制御コードにより、８つの異
なる値のどれかである。書込まれる特定のディスク、ト
ラック等の正確なパルス幅変更量を決めるために、通常
の手段（図示せず）により制御コードが生成される。こ
の信号は書込みデータ及びクロック信号よりもゆっくり
と大きさの状態を変えるので、その遅延は回路３００の
目的に重大な影響を及ぼすものではない。

【００２３】ＮＯＲゲート３３１及び３３２は、図２の
クロック２４０のような波形を持つ最終クロック信号が
ライン３３３に生成されるように、ライン３２１上の遅
延クロックとライン３０１上の非遅延クロックの間を選
択するスイッチ３３０を構成する。この最終の、補正さ
れたクロック信号はライン３１６上の生の書込みデータ
をクロックして通常の書込みデータ・ラッチ３４０に取
込む。差動出力信号はドライバ３５０により増幅され、
差動信号として図１のヘッド１３０へのライン１２１に
出力される。

【００２４】簡単に実現された回路３００は予想された
環境に必要な種々の高速信号の間の同期に深刻な問題を
生じることは明白である。破線３０４の左の僅かなタイ
ミング変動は重要ではないが、補正制御信号３１５はラ
イン３２１上の遅延クロックよりも早くＮＯＲ３３１に
到着する。ライン３０１上の非遅延クロックは、ＮＯＲ
３３１を通過せず、従って該通過による遅延に等しい遅
延がないのでライン３２１上の遅延クロックと同期せず
にＮＯＲ３３２に到着する。書込みデータとライン３３
３上の最終クロックとのタイミングのずれは更に大きい
。即ち、書込みデータはＮＯＲ３３１及び３３２を通過
するクロックの遅延に等しい遅延を伴わず、装置３２０
の最小遅延も伴わない。従って、全ての信号は破線３０
４と破線３０５の間の領域を通過する際に同じ遅延を生
じる必要がある。

【００２５】図４は図３のロジック回路の実施例をロジ
ック回路４００として示す。図４では、全ての高速信号
のグループ遅延は図２の波形で示す関係を保証するため
に十分な時間の余裕をもって互いに追跡するが、チップ
空間に関する費用を非常に低く、しかも高価な精密部品
又は手動調整を必要としない。該回路は１つの集積回路
チップ上で実現できるだけではなく、前述のように、同
じ回路による遅延は全て互いに非常に正確に追跡するよ
うに作ることが望ましい。

【００２６】シーケンス検出器３１０の３つのラッチ及
び排他的ＯＲ回路は通常のシングルエンド形ＣＭＯＳ回
路で実現される。該回路の残りの部分は通常の差動ＥＣ
Ｌ即ちカスケード電流スイッチ技術を用いた回路である
。正確な同期を必要とする、破線３０４と破線３０５の
間の領域では、ライン３０１、３０１’、３１５及び３
１６は全て、同じ通常の変換器ＱＰＧにより、シングル
エンド形ＣＭＯＳレベルから差動ＥＣＬレベルに変換さ
れる。そして全ての信号は２線差動形式のままでライン
１２１に出力される。

【００２７】次に、これらの信号は全て、同じ可変遅延
装置ＱＬ３に送られる。ライン３０１’の第１のＱＬ３
回路は、３ビット制御コードを伝送するライン３０２に
結合され、該コードにより指定された、８つの異なる遅
延時間ＴＤのどれか１つを生成する。残りの全てのＱＬ
３回路の制御入力は必ず当該回路の可能最小遅延を生成
する。即ち、制御コード入力　’０００’　はライン３
０１、３０１’、３１５及び３１６の全てに正確に同じ
遅延を生成し、他の制御コードは他の３本のラインの遅
延よりも長い遅延をライン３０１’　に連続的に生成す
る。 ４本のラインの各々にある第２のＱＬ３遅延回路も４本
のラインの全てにより同じ最小遅延を生成する。上昇エ
ッジによるＱＬ３装置での遅延は下降エッジによる遅延
と異なるので、２つのカスケード遅延装置が必要である
。２つの同じ回路を直列に接続し、第１の回路からの反
対極性の出力を第２の回路がとることにより入力エッジ
の合成ブロック遅延はどれも必ず下降回路遅延と上昇回
路遅延の合計に等しくなる。従って、プログラム式遅延
回路３２０のブロックの遅延は、ライン３０２の制御コ
ードからのプログラム式追加遅延を除いて、他のライン
のブロック４２０Ａ、４２０Ｂ及び４２０Ｃの遅延によ
り正確に整合される。この構成は寄生効果を控除するこ
とによりプログラム式遅延時間の絶対精度も向上させる
。図４に示すように、ライン３０２の制御コードはＱＬ
３遅延回路の全てに接続される。しかしながら、図７に
関連して説明するように、ライン３０２だけがライン３
０１’　の第１のＱＬ３回路の遅延を変える。残りの接
続は回路容量の補正にだけ役立つ。この補正がなければ
、これらの回路の精度は低下する。

【００２８】ＥＣＬ回路の差動特性は、２つの出力のど
ちらかを正の出力とみなす選択を変更するだけで、出力
を反転させることができる。従って、図４のインバータ
Ｉは単に次の差動ゲートに信号を渡す前にスワップされ
た接続ワイヤを持つ出力である。これは　”ワイヤ・イ
ンバータ”　と呼ばれ、信号遅延は生じない。

【００２９】スイッチ３３０のゲート３３１は差動入力
／差動出力ＥＣＬＮＯＲゲートＱＬ４である。ライン３
１５及び３１６の信号がこのゲートを通過する際に受け
た遅延は、これらの経路に同じＱＬ４ゲート４３１Ａ及
び４３１Ｂを配置することにより、生の書込みクロック
及び生の書込みデータ信号にも導入される。残りのゲー
トはディジタル　’０’　レベルにハード・ワイヤ接続
される、従ってそれらは他のどんなロジック機能も実行
しない。即ち、等価的に、信号は全て同じＱＬ４回路を
通過するが、それぞれの信号で実行される機能は異なる
。同様に、ＱＬ４回路４３２Ａはライン３１６の生の書
込みデータ信号の遅延をゲート３３１及び４３１Ａから
の出力の遅延と一致させるので、ライン３３３の最終ク
ロック信号及びライン３１７の生の書込みデータ信号は
、精密に整合されたグループ遅延でラッチ３４０のそれ
ぞれの入力に到着する。ラッチ３４０は従来の設計の差
動ＥＣＬレベル感知ラッチである。ドライバ３５０は、
図１のライン１２１の該クロックされラッチされた最終
書込みデータ信号を変換して、磁気ヘッド１３０に送る
通常の電圧対電流差動ドライバ回路である。

【００３０】図５〜図９は図４中の一定のブロックの回
路図である。図中、ＮＰＮバイポーラ・トランジスタは
該トランジスタの本体を離れる方向を指すベース／エミ
ッタの矢印を有する。無地の矩形はＮチャネルＦＥＴを
表わし、斜線入りの矩形はＰチャネルＦＥＴを表わす。 そしてＸ記号入りの矩形は低しきいチャネルＦＥＴを表
わす。図５〜図９の回路の全てはシングル集積回路チッ
プ上に作られ、実際に全チップ領域の僅かな部分しか占
有しない。

【００３１】図５は図４で用いる差動ＥＣＬ変換器回路
ＱＰＧに対する通常のシングルエンド形のＣＭＯＳ回路
５００を示す。該ＣＭＯＳの入力部は結合子Ａ３である
。第１の差動出力部は結合子５３０及び５４０であるが
、５３１及び５４１の第２の差動出力部は１ダイオード
分の電圧降下だけ低い電圧にシフトされる。結合子Ｄ３
は接地電位よりも２ダイオード分の電圧降下だけ高い電
位に維持され、結合子Ｐ２及びＶ１はバイアス電圧であ
り、Ｐ５Ｖは電源電圧である。そして、ＧＮＤは接地電
圧である。

【００３２】図６は図４で用いる新しいプログラム式時
間遅延回路ＱＬ３の遅延回路６００を示す。結合子Ａ２
及びＡ３はタイマ回路の差動入力部を形成する。結合子
６２０は図７に示すスイッチ容量アレイに接続される。 ２つの差動出力部は６１０と６３０及び６１１と６２１
である。後者の出力は前者の出力よりも１ダイオード分
の電圧降下だけ低い電位である。結合子Ｖ１及びＩ１は
図８の端子Ｖ１及びＩ１からの基準電圧及び電流に結合
される。該入力信号は差動対Ｑ５及びＱ６でスイッチ動
作を生じる。

【００３３】生の書込みクロック２１０の入力の下降エ
ッジにより最終的にデータ・ラッチ３４０はライン３１
７の書込みデータをヘッド１３０に渡すから、このエッ
ジは遅延されるエッジである。入力信号の下降エッジに
より結合子Ａ２のレベルは上がり、Ａ３のレベルは下が
るので、トランジスタＱ６はオンなり、Ｑ５はオフにな
る。Ｑ７のバイアスはおよそ　１．５ボルト引き下げら
れる。結合子６２０は図７の端子Ｃ１〜Ｃ８の１つに結
合される。Ｑ７のエミッタは結合子６２０上の、所望又
は寄生の容量によって一定であるから、トランジスタＱ
７はそのバイアス／エミッタ接合部の逆バイアスにより
オフになる。電流ソースＱ１０は結合子６２０の容量を
放電し、結合子６２０の電位を引き下げる。放電サイク
ルの開始で、シュミット・トリガ差動対Ｑ４及びＱ３は
、Ｑ４がオンになりＱ３がオフになるように切替えられ
、従って差動出力は高いレベルになる。結合子６２０の
最初の電圧は＋５　Ｖの電源電圧よりも２ダイオードの
電圧降下だけ低いレベルである。結合子６２１の電圧は
＋５　Ｖよりも２ダイオード分低い電圧、電流ソースＴ
１０から抵抗器Ｒ２Ａ及びＲ２Ｂを流れる電流によるお
よその電圧降下及びＲ２Ｂ及びトランジスタＴ９を流れ
る電流による電圧降下の合計である。Ｒ２Ａと同じ大き
さを持つ３個の抵抗器を並列に使用することにより、Ｒ
２Ｂは正確にＲ２Ａ／３に等しくなる。　（Ｒ２Ａ＋Ｒ
２ＢはＲ２、それらの全電圧降下はＶＲ２と呼ぶ。）　
結合子６２０がこのＲ２を越える開始電圧に等しい電圧
だけ放電されると、６１０及び６３０のタイマ出力は低
いレベルに切替えられる。２つのレベル・シフト装置Ｑ
１及びＱ１４によるＱ４のコレクタ信号のＱ３のベース
へのフィードバックはシュミット・トリガ動作を与える
。

【００３４】下降入力から下降出力までの付加段階の遅
延量は式：遅延＝Ｃ２０＊ＶＲ２／ＩＱ１０で与えられ
る。Ｃ２０は結合子６２０の実効容量、ＶＲ２はＱ４が
オンで電流ソースＴ１０からの電流の全てが導通してい
るときのＲ２の両端にわたる電圧、そしてＩＱ１０は電
流ソースＱ１０のコレクタ電流である。遅延の変動はこ
れらの３つの項目の公差による。後で図８に関連して説
明するように、基準発生器回路はＲ２の両端の電圧及び
Ｑ１０を流れる電流の公差を一緒に追跡するように特別
に設計される。結合子６２０の通常のオンチップ・キャ
パシタの容量の公差は小さく、一般に８％である。従っ
て、結合子６２０で、スイッチの容量を含む寄生回路容
量による遅延は、ＱＬ３回路の全てについて同じである
ので、図２に示すプログラム式遅延ＴＤから除外される
。

【００３５】再び入力クロック・エッジが上昇するとＱ
５はオンになりＱ６はオフになる。Ｑ７のベースは　１
．５ボルト上がるので、トランジスタＱ７は急速にオン
になり、結合子６２０を、５ボルト電源Ｐ５Ｖよりも２
ダイオードの電圧降下分低い、その高いレベルに充電す
る。 ここで差動電圧対は高いレベルに切替えられる。結合子
６２０を充電するＱ７による電流は装置内部抵抗及び抵
抗器Ｒ１によってだけ制限される。この場合、Ｑ７を損
傷しないレベルに充電電流を制限するためにＱ７エミッ
タと直列に追加抵抗を付加する必要はなかった。

【００３６】制御コードによって選択されたキャパシタ
のために、ライン３０１’　にある可変遅延回路ＱＬ３
の結合子６２０での上昇時間は、他の固定遅延ＱＬ３回
路の場合よりもずっと長い。これは図３及び図４のラッ
チ３４０に到着するライン３３３の最終クロックに影響
しない。なぜなら、ラッチ３４０を該データ信号にオー
プンする下降エッジはＮＯＲ３３２の２入力を早めるこ
とにより通過するからである。即ち、ＮＯＲ３３２の出
力のどちらか早くオフに切替えられた方がライン３３３
の信号に下降エッジを生成する。

【００３７】結合子６２０の充電はＱ４をオン、Ｑ３を
オフにし、出力の状態を切替える。このブロックの遅延
は結合子６２０のレベルが下降しているときよりも上昇
しているときの方がずっと小さい。上昇するデータ・エ
ッジによる遅延は下降するデータ・エッジによる遅延と
正確に同じであるべきであるから、これはデータ経路で
用いることは容認できない。上昇エッジと下降エッジの
間の対称性を保証するために、図４にブロックＱＬ３で
示すように、２つの遅延回路６００が直列に接続され、
第２の回路は第１の回路の反転出力をとる。このように
、あらゆるデータ・エッジは回路６００で下降遅延及び
上昇遅延の合計だけ遅延される。

【００３８】図７は遅延装置ＱＬ３の全ての遅延回路６
００で用いる整合用のスイッチ・アレイ７００を示す。 図４の８つのＱＬ３回路には８つのスイッチ・バンクが
必要である。実際には１つのスイッチ・バンクだけが物
理的に存在するキャパシタを持っている。結合子Ｂ１、
Ｂ２及びＢ４は図４のライン３０２上の３ビット制御コ
ードを受取る。結合子Ｃ１〜Ｃ８は図４の８つのＱＬ３
回路のそれぞれの結合子６２０に接続される。結合子Ｃ
１は遅延ブロック３２０にある可変遅延回路の結合子６
２０に結合する。該可変遅延回路はライン３０２上の制
御コードに応答して実際にその遅延時間を変える。端子
Ｃ２〜Ｃ８は残りの遅延装置の結合子６２０に結合する
。

【００３９】ＣＭＯＳ両方向性伝送ゲートは２進加重オ
ンチップ・キャパシタＣ１１〜Ｃ７７のスイッチに使用
される。ＩＱ１０によりそれらの両端に生じるＤＣ電圧
降下は前記時間遅延公差の式で大きな項目であるので、
スイッチはそれらのチャネル抵抗を小さくするために非
常に大きくする必要がある。しかし、スイッチ自身の容
量はオンチップ・キャパシタの容量のかなりの部分を占
めることがあるので、大きいスイッチの固有の寄生容量
は結合子６２０における実効容量の公差を非常に大きく
する。更に、スイッチの容量は、それがオンの場合とオ
フの場合とでは異なる。

【００４０】これらの問題は図４の全てのＱＬ３遅延回
路に同じ大きさのスイッチを入れることにより解決され
る。これらのスイッチはダミーであり、実際のオンチッ
プ・キャパシタには結合されない。この構成はライン３
０２上のそれぞれの可能な制御コードの寄生スイッチ容
量を控除する。（制御コードを運ぶ個々のビット・ライ
ンは図７のＢ１、Ｂ２及びＢ４である。ＦＥＴ、Ｔ４８
〜Ｔ５９はドライバを形成し、これらのビット信号を伝
送ゲート即ちスイッチを作動させる信号に変換する。）
これは装置Ｑ７、Ｑ４及びＱ１０の固有の容量から結合
子６２０上の容量許容誤差も追跡する。従って、図７の
結合子６２０が結合子Ｃ１に結合されるＱＬ３回路の追
加の遅延だけが書込みクロック・エッジの変位、よって
最終書込みデータ・エッジの変位を生じる。

【００４１】ラインＢ１の高い電圧はスイッチＴ２３及
びＴ２４をクローズしてキャパシタＣ１１を結合子Ｃ１
、従って遅延ブロック３２０の可変遅延回路の結合子６
２０に接続させる。他の７つのタイマ回路のスイッチＴ
３０、Ｔ３１、Ｔ３６、Ｔ３７、Ｔ４２、Ｔ４３、Ｔ６
０、Ｔ１、Ｔ６、Ｔ７、Ｔ１２、Ｔ１３、Ｔ１８及びＴ
１９もオープン・スイッチとクローズ・スイッチの間の
寄生ロードの差を追跡するようにクローズする。同様に
、ラインＢ２上の高いレベルはスイッチＴ２５及びＴ２
６をクローズしてキャパシタＣ２２及びＣ２３を結合子
Ｃ１に接続させる。他の７つの対応するスイッチ対もク
ローズされる。ラインＢ２はもう１つの状態のビットに
対応し、従って低い状態のビット・ラインＢ１の１つの
キャパシタの代りに２つのキャパシタを有する。ライン
Ｂ４の高いレベルはスイッチＴ２７及びＴ２８をクロー
ズしてキャパシタＣ４４、Ｃ５５、Ｃ６６及びＣ７７を
結合子Ｃ１に接続させる。他の７つの対応するスイッチ
対も再びクローズする。ラインＢ４は高い状態の制御コ
ード・ビットに対応するので、４つのキャパシタを有す
る。

【００４２】図８は図６の遅延回路６００のバイアス基
準を生成するのに用いるバイアス回路８００を示す。回
路８００は省電力のため回路４００を未使用時に電源を
オフにすることができる。結合子Ｇ０は通常の　”書込
みゲート”信号を受取る。該信号は低いレベルのとき全
ての基準信号を使用不可能にする。結合子Ｉ１は図６の
結合子Ｉ１に基準電流を出力し、結合子Ｖ１は図６のＶ
１に基準電圧を送る。

【００４３】結合子Ｇ０が低いレベルのとき、スイッチ
Ｔ６４〜Ｔ６７はオープンされ、装置Ｔ６８及びＴ６９
はオンになり、結合子Ｉ１及びＶ１を接地電位にする。 結合子Ｇ０が高いレベルのときは、Ｔ６４〜Ｔ６７はオ
ンになり、Ｔ６８及びＴ６９はオフになる。これはノー
ド８２０及び８１１に現われる信号をそれぞれ結合子Ｖ
１及びＩ１に渡すことができる。結合子Ｐ０及びＮ０は
通常のＰＦＥＴ及びＮＦＥＴ電流ソース・バイアス電圧
である。結合子ＶＲＥＦは一定の２．２５ボルトのバイ
アス電圧である。結合子８２０及び８２１は増幅器の通
常のロールオフ点である。ノード８９５及び８０１は演
算増幅器の反転及び非反転入力を作る。該増幅器の出力
部はＴ２１のゲートであり、結合子Ｖ１でもある。非反
転入力はＶＲＥＦ電圧の２／３で固定されるから、負の
フィードバックはノード８０１を強制的に同じ電圧にす
る。 これはＲ４の両端の電圧降下をＶＲＥＦの１／３に固定
する。該演算増幅器はＴ２１のゲート駆動信号点を変え
て、Ｒ４の両端の電圧を一定に維持する。Ｔ２１のこの
ゲート駆動信号点は前述の結合子Ｖ１におけるＶ１基準
である。それは図６の全ての遅延回路６００でＴ１０の
ゲートを駆動し、正確な時間遅延のためにＲ２の両端に
精密な電圧を生成する。基準（バイアス）回路８００の
Ｔ２１は遅延回路６００のＴ９及びＴ１０と同じ構造で
ある。回路６００のＲ２の両端の電圧は（ＶＲＥＦ＊Ｒ
２）／（３／Ｒ４）になる。ここで、Ｒ２は遅延回路の
Ｒ２であり、Ｒ４は基準回路のＲ４である。Ｒ２及びＲ
４は同一チップ上で同じ値及び構造を持つから、この項
目は正確にＶＲＥＦ／３になる。

【００４４】ノード８８１及び８０８は演算増幅器の反
転及び非反転入力を生成する。その出力部はＱ７のコレ
クタである。外部の精密抵抗器Ｒ１（破線で示す）はＱ
７のコレクタ（結合子ＧＲ１）からＶＲＥＦに結合され
る。非反転入力はＶＲＥＦ電圧の２／３で固定されるか
ら、負のフィードバックは結合子ＧＲ１を強制的に同じ
電圧にする。これは外部抵抗器の両端の電圧降下を強制
的にＶＲＥＦ／３にする。演算増幅器はＱ７のベース駆
動信号点を変えて、外部抵抗器Ｒ１の両端の電圧をこの
一定電圧に維持する。外部抵抗器はオンチップ抵抗器よ
りも公差がずっと厳しく且つ温度係数が低いことがある
から、Ｑ７のコレクタ電流は正確な値と非常に小さい温
度係数を持っている。Ｑ７のこのベース駆動信号点は結
合子ＢＩ１でのＩ１電流基準である。それは全ての遅延
回路６００でＱ１０のベースを駆動して該遅延回路の結
合子６２０でキャパシタ（スイッチ）・アレイ７００を
横切る正確な放電電流を生成し、非常に正確な時間遅延
を与える。基準（バイアス）回路８００内のＱ７及びＲ
１１は遅延回路６００内のそれぞれのＱ１０及びＲ５と
同じ構造である。回路６０内のＱ１０のコレクタ電流は
ＶＲＥＦ／（３＊Ｒ１）になる。前述のプログラム式時
間遅延ＴＤの式はここでＴＤ＝１．５＊Ｃ２０＊Ｒ１に
なる。即ち、時間遅延精度は、どちらも非常に正確に作
ることができるキャパシタ及び外部抵抗器の値だけによ
って決まる。

【００４５】図９は図４のＱＬ４のような通常のＥＣＬ
の２入力差動ＮＯＲゲート回路９００を示す。結合子Ａ
１及びＡ０は第１の差動入力を作り、Ａ３及びＡ２は第
２の差動入力を示す。Ｖ１はバイアス電圧である。結合
子Ａ１１及びＡ２１はハイレベル差動出力を構成し、Ａ
１０及びＡ２０は１ダイオードの電圧降下分変位された
差動出力を構成する。

【００４６】以上をまとめると、前述の実施例は、抵抗
比を容易に整合できる同じ構造の装置により精度が決ま
るから、集積化によく適している。差動ＥＣＬの実現は
非常に低い非対称の信号の高速動作を可能にする。デー
タの対称性を決めるのはクロックの１つのエッジのエッ
ジ対エッジの対称性及び差動ＥＣＬ（書込みデータ）ラ
ッチ３４０と差動電流ドライバ３５０の極めて小さいゆ
がみだけである。時間遅延の目盛り係数は図８の１つの
外部抵抗器Ｒ１の値を変更するだけで変更することがで
きる。オンチップ・タイミング・キャパシタは、パッケ
ージの寄生パラメータを除去することにより、外部キャ
パシタが使用された場合よりもずっと小さいキャパシタ
の使用を可能にする。タイマ放電電流のキャパシタが小
さくなれば、ずっと少ない電力で動作することが可能に
なる。信号の入出力及び１つの外部抵抗器Ｒ１を除けば
、チップＩ／Ｏピンは不要である。

【００４７】

【発明の効果】本発明はディジタル磁気記録装置におけ
る書込みデータ信号のタイミング事前補正を提供する。 該事前補正回路は安い費用で従来の回路よりも高い精度
を与える。

【図面の簡単な説明】

【図１】本発明の良好な環境を示す図である。

【図２】本発明に関係する種々の信号を示すタイミング
図である。

【図３】図１の書込みドライバのロジックを示すハイレ
ベル・ブロック図である。

【図４】本発明に従って図３のドライバ・ロジックの実
施例を示す詳細な図である。

【図５】図４で用いる変換器の回路を示す図である。

【図６】図４の遅延装置の回路を示す図である。

【図７】図６の遅延装置のタイミング回路のアレイを示
す図である。

【図８】図６の遅延装置のバイアス回路を示す図である
。

【図９】図４のＮＯＲゲートの回路を示す図である。

【符号の説明】

１００　　磁気ディスク装置 １１０　　ＰＲ符号器 １２０　　書込みドライバ １３０　　読取／書込ヘッド １４０　　磁気ディスク １５０　　モジュール １６０　　ＭＬ検出器 ３００　　ロジック回路 ３１０　　シーケンス検出器 ３２０　　プログラム式遅延回路 ３３０　　スイッチ ３４０　　書込みデータ・ラッチ ３５０　　ドライバ ４００　　ロジック回路 ５００　　ＣＭＯＳ回路 ６００　　遅延回路 ７００　　スイッチ・アレイ ８００　　バイアス回路

Claims (14)

【特許請求の範囲】
1. 【請求項１】高速磁気記録装置のタイミング補正回路で
   あって、生のクロック・パルス信号の入力、生のデータ
   ・パルス信号の入力、遅延コード・ディジタル信号の入
   力、前記生のデータ信号のパルスの所定のパターンに応
   答し、補正信号を作るシーケンス検出器、少なくとも３
   つの同じ遅延装置を持ち、前記遅延装置のうち第１及び
   第２の遅延装置は前記生のクロック信号に結合され、第
   ３の遅延装置は前記生のデータ信号に結合され、前記第
   ２の遅延装置は更に前記遅延コード・ディジタル信号に
   応答して前記第１及び第２の遅延装置の時間遅延と異な
   る時間遅延を持つ補正されたクロック信号を生成する前
   記少なくとも３つの同じ遅延装置のセット、前記遅延装
   置のセットに結合され、前記生のクロック信号、又は前
   記補正信号に応答して前記補正されたクロック信号のど
   ちらかに対応する最終クロック信号を生成するゲート・
   ロジック及び前記生のデータ信号に応答し且つ前記最終
   クロック信号に応答してタイミングされた最終データ・
   パルス信号を生成するラッチを含むタイミング補正回路
   。
2. 【請求項２】請求項１記載の回路であって、前記同じ遅
   延装置のセットは前記第１及び第２の装置の遅延に等し
   い量だけ前記補正信号を遅延させる第４の装置を含むタ
   イミング補正回路。
3. 【請求項３】請求項１記載の回路であって、前記ゲート
   ・ロジックは前記遅延装置のセットからの２つの信号を
   組合わせる第１のロジック・ゲート及び前記２つの信号
   の遅延に等しい遅延以外は不変のまま前記遅延装置のセ
   ットからのもう１つの信号を通過させる第２のロジック
   ・ゲートを含むタイミング補正回路。
4. 【請求項４】請求項３記載の回路であって、前記ゲート
   ・ロジックは更に前記最終クロック信号を作るために前
   記第１及び第２のゲートに結合された第３のゲートを含
   むタイミング補正回路。
5. 【請求項５】請求項１記載の回路であって、前記セット
   中の前記同じ遅延装置の各々は１対の同じ遅延回路を直
   列に含むタイミング補正回路。
6. 【請求項６】請求項５記載の回路であって、前記遅延回
   路の対の各々は上昇信号エッジの時間遅延が前記対を通
   る下降信号エッジの時間遅延に等しくなるように接続さ
   れるタイミング補正回路。
7. 【請求項７】請求項５記載の回路であって、前記第２の
   遅延装置を構成する当該対の前記遅延回路の１つだけが
   前記遅延コード・ディジタル信号に応答してその時間遅
   延を変えるタイミング補正回路。
8. 【請求項８】請求項１記載の回路であって、前記遅延回
   路のセットは遅延される１つの信号及び基準量を受取る
   各個の遅延回路のセット、前記遅延回路の全てについて
   前記基準量を生成する１つの基準発生器及び前記遅延回
   路の各々に結合され且つ前記遅延コード・ディジタル信
   号に応答するスイッチのアレイを含むタイミング補正回
   路。
9. 【請求項９】請求項８記載の回路であって、前記スイッ
   チのアレイは前記遅延コード・ディジタル信号に結合さ
   れている前記各個の遅延回路のスイッチのセット及び前
   記制御コード信号に応答して遅延時間を決める複数のキ
   ャパシタを含み、結合される前記キャパシタの数は前記
   スイッチのセットの全てよりも少ないタイミング補正回
   路。
10. 【請求項１０】請求項８記載の回路であって、前記遅延
    装置は１つの集積回路チップ上に作られた抵抗器の対、
    前記チップの外部の１つの抵抗器及びキャパシタのセッ
    トを含み、前記遅延装置の遅延時間はほぼ完全に前記抵
    抗器の対の間の比、前記１つの抵抗器の値及び前記セッ
    トの１つのキャパシタによって決まるタイミング補正回
    路。
11. 【請求項１１】高速パルス・データ信号に、該信号に生
    じる所定のパターンに応答して、精密なタイミング変化
    を加える方法であって、クロック信号を発生するステッ
    プ、前記所定のパターンを検出し、検出されたパターン
    からディジタル補正信号を作るステップ、複数の離散値
    を持つディジタル制御信号を受取るステップ、前記ディ
    ジタル制御信号値により指定された量だけクロック信号
    を遅延させるステップ、前記ディジタル制御信号値のう
    ちの一定の量を表わす量だけ前記クロック信号を遅延さ
    せるステップ、前記制御信号値のうちの一定の量を表わ
    す量だけ前記データ信号を遅延させるステップ、前記デ
    ィジタル制御信号値のうちの一定の量を表わす量だけ前
    記補正信号を遅延させるステップ、最終クロック信号と
    して前記一定遅延クロック信号又は前記可変遅延クロッ
    ク信号のどちらかを選択するステップ及びクロックされ
    たデータ信号を作るように前記最終クロック信号に応答
    して前記一定遅延データ信号をラッチするステップを含
    むタイミング補正方法。
12. 【請求項１２】請求項１１記載の方法であって、更に前
    記クロックされたデータ信号を磁気媒体に書込むステッ
    プを含むタイミング補正方法。
13. 【請求項１３】請求項１１記載の方法であって、前記遅
    延ステップは全て同じ遅延回路のセットを介して同時に
    それぞれの信号の伝送を含むタイミング補正方法。
14. 【請求項１４】請求項１３記載の方法であって、前記可
    変遅延クロック信号に更に遅延を加えるように、前記デ
    ィジタル制御信号に応答して前記遅延回路の１つの遅延
    時間を変えるステップを含むタイミング補正方法。