JPH11120504A - 半導体集積回路及び磁気ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセスばらつき、その他レイアウト的な要
因によって発生するオフセット時間をキャンセルするこ
とにある。 【解決手段】 所定パターンのデータを第１遅延回路
（４５３）と第２遅延回路（４５４）との双方に同時に
入力するとき、第１遅延回路での遅延時間と上記第２遅
延回路での遅延時間との差に基づいて上記第１遅延回路
での遅延時間を調整することで、上記記録補正のオフセ
ットを調整するためのオフセット調整回路を設ける。第
１遅延回路での遅延時間と上記第２遅延回路での遅延時
間との差に基づいて上記第１遅延回路での遅延時間を調
整することにより、プロセスばらつき、その他レイアウ
ト的な要因によって発生するオフセット時間をキャンセ
ルする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
特に磁気ディスクへの記録データの処理技術に関し、例
えば記録補正部を備えた磁気ディスク装置に適用して有
効な技術に関する。

【０００２】

【従来の技術】磁気ディスク装置は、磁気ディスク、こ
の磁気ディスクに非接触状態で情報の記録及び読み出し
を可能とする磁気ヘッド、この磁気ヘッドに書き込み信
号を供給したり磁気ヘッドで得られた電気信号を増幅す
るためのリードライトＬＳＩ（半導体集積回路）、上記
ロードライトＬＳＩからの出力データを処理したり、記
録データを処理するためのＬＳＩとを含んで成る。

【０００３】尚、磁気ディスク装置について記載された
文献の例としては、昭和５８年８月２０日に株式会社オ
ーム社から発行された「電子通信ハンドブック（第１２
４５頁〜）」がある。

【０００４】

【発明が解決しようとする課題】磁気ディスク装置のデ
ータ記録においては、以下のように記録補正が行われ
る。

【０００５】図６（ａ）には高密度化により連続した論
理値“１”のパルス間隔が短くなった場合のリードライ
トＬＳＩ５３の出力波形状態が示される。この場合、リ
ードライトＬＳＩ５３の出力波形は、ディスク上の磁化
反転パターンとは異なった位置にピークがある（これ
は、「パターンピークシフト」と称される）。読み出し
信号の再生系では、データ間隔一定と考えて処理してい
るので、ピークではない位置の信号電圧を用いて処理す
ることになる。すなわち、信号電圧が小さくなるのでデ
ータを誤る確率が高くなる。このため、論理値“１”が
連続する場合、図６（ｂ）に示されるように、後ろの論
理値“１”までのパルス間隔を広げることで対処する。
これによって、パターンピークシフトの影響が小さくな
るため、データ再生時の出力振幅を確保し、誤り率を小
さくすることができる。このように、論理値“１”のパ
ルス間隔を広げることを「記録補正」と称し、広げた時
間を補正時間と称する。

【０００６】しかしながら、磁気ディスク装置の高速転
送化に伴い、補正時間の精度に厳しい精度が要求される
と、プロセスばらつきやその他レイアウト的な要因によ
って上記補正時間に生ずるオフセット時間を無視するこ
とができなくなくなる。つまり、補正時間のオフセット
のために、論理値“１”が連続する場合において、パタ
ーンピークシフトの影響を十分に小さくすることができ
ない。

【０００７】本発明の目的は、プロセスばらつき、その
他レイアウト的な要因によって発生するオフセット時間
をキャンセルするための技術を提供することにある。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、入力信号を遅延する第１遅延回
路（４５３）と、それとは異なる遅延時間に設定可能な
第２遅延回路（４５４）と、上記第１遅延回路と上記第
２遅延回路の出力信号を合成するための合成回路（４５
５）とを含んで成る記録補正回路（５４５）を含むと
き、所定パターンのデータを上記第１遅延回路と上記遅
延回路との双方に同時に入力するモードを有し、上記第
１遅延回路での遅延時間と上記第２遅延回路での遅延時
間との差に基づいて上記第１遅延回路での遅延時間を調
整することで、上記記録補正のオフセットを調整するた
めのオフセット調整回路を備える。

【００１０】上記した手段によれば、上記オフセット調
整回路は、第１遅延回路での遅延時間と上記第２遅延回
路での遅延時間との差に基づいて上記第１遅延回路での
遅延時間を調整し、このことが、プロセスばらつき、そ
の他レイアウト的な要因によって発生するオフセット時
間をキャンセルする。

【００１１】このとき、上記第１遅延回路での遅延時間
と上記第２遅延回路での遅延時間との差に応じた電圧を
発生させる電圧発生手段（Ｑ１１、Ｑ１２、Ｃ₂）と、
上記電圧発生手段によって発生された電圧に応じた電流
を上記第１遅延回路にフィードバックするためのフィー
ドバック経路（５０）とを設けることにより、上記オフ
セット調整回路を容易に形成することができる。

【００１２】そのような半導体集積回路は、上記のよう
にプロセスばらつき、その他レイアウト的な要因によっ
て発生するオフセット時間をキャンセルできるので、磁
気ディスク装置の高速化に対応することができる。

【００１３】

【発明の実施の形態】図５には、本発明の一例である磁
気ディスク装置が示される。

【００１４】磁気ディスク装置は、例えば図５に示され
るように、磁気ディスク５１、この磁気ディスク５１に
非接触状態で情報の記録及び読み出しを可能とする磁気
ヘッド５２、この磁気ヘッド５２に書き込み信号を供給
したり磁気ヘッド５２で得られた電気信号を増幅するた
めのリードライトＬＳＩ（半導体集積回路）、上記リー
ドライトＬＳＩ５３からの出力データを処理したり、記
録データを処理するためのＰＲＭＬ用ＬＳＩ５４とを含
んで成る。このＰＲＭＬ用ＬＳＩ５４においては、読み
出し系として、ＰＲ処理部５４１、ＭＬ復号部５４２、
復調部５４３が設けられ、書き込み系として、符号変換
部５４４、記録補正部５４５が設けられる。

【００１５】読み出し系について説明する。

【００１６】ＰＲ処理部５４１は、すなわち波形間干渉
を積極的に利用し、狭帯域で信号処理する波形等化処理
（ＰＲ処理）を行う。ＭＬ復号部５４２は、データをビ
ット毎ではなく、前後のデータとともに最も確からしさ
の高いという条件で行う復号（ＭＬ復号）処理を行う。
この二つの方法を組み合わせてＰＲＭＬ信号処理が行わ
れることによって高密度化を行いながら所望のデータ誤
り率を確保できる。

【００１７】書き込み系について説明する。

【００１８】符号変換部５４４は、８ビットの記録デー
タを９ビットに変換する。これは、読み出し系で採用さ
れるＰＲＭＬ変換処理は、データの論理値が“１”であ
る点を使って再生データを確定していく方式であって、
論理値“０”が連続する期間が短い８−９変換符号（８
ビットデータを９ビットで表示する符号）を採用したた
めである。記録補正部５４５は、論理値“１”を表すパ
ルスが２ビット連続した場合にそのパルス間隔を広くす
る機能に加えて記録補正のオフセットをキャンセルする
機能を持っており、以下のように構成されている。

【００１９】図７には記録補正部５４５の構成例が示さ
れる。

【００２０】図７に示されるようにこの記録補正部５４
５は、分類回路４５２、固定遅延回路４５３、可変遅延
回路４５４、オフセット調整回路４５１，及び合成回路
４５５を含む。

【００２１】図８に示されるように、論理値“１”のデ
ータが連続してきた場合、分類回路４５２は、入力され
た書き込みパルスを、補正すべきパルスと、それ以外の
パルスとに分ける。この分類により、直前のデータも論
理値“１”である場合の論理値“１”のデータは、補正
対象データとしてそれが可変遅延回路４５２に、それ以
外のデータは固定遅延回路４５３に供給される。従っ
て、この場合、二つの遅延回路４５３，４５４によって
生じた入出力間の遅延時間の差によりパルス間隔が広が
る（連続した論理値“１”のパルス間隔が補正されたこ
とになる）。その後、それらが後段の合成回路４５５で
合成されて出力パルスとしてまとめられる。このとき、
二つの遅延回路におよる遅延時間の差ｔｐが遅延時間と
なる。

【００２２】ｔｐ＝ｔ₂−ｔ₁ ここで、ｔｐは補正時間、ｔ₁は固定遅延時間である。

【００２３】また、そのような記録補正において、磁気
ディスク装置の高速転送化に伴い、補正時間の精度に厳
しい精度が要求されると、プロセスばらつきやその他レ
イアウト的な要因によって上記補正時間に生ずるオフセ
ット時間を無視することができなくなくなる。つまり、
補正時間のオフセットのために、論理値“１”が連続す
る場合において、パターンピークシフトの影響を十分に
小さくすることができなくなる。

【００２４】そこで、オフセット補正回路４５１では、
上記プロセスばらつきやその他レイアウト的な要因によ
って上記補正時間に生ずるオフセット時間をキャンセル
するように固定遅延回路４５３にフィードバックがかけ
られる。

【００２５】図１には、記録補正部５４５の詳細な構成
例が示される。

【００２６】記録補正部５４５には、この磁気ディスク
装置のユーザによって当該磁気ディスク装置へ書き込ま
れるユーザデータと、そのようなユーザデータの先頭に
配置されるプロシンク（Ｐｒｏｓｙｎｃ）ライトデータ
が入力される。プロシンクライトデータは論理値
“１”，“０”，“１”，“０”のようなパターンデー
タであり、しかもそのバイト数が予め定められている。
分類コントローラ１２が設けられ、この分類コントロー
ラ１２によって、上記プロシンクライトデータとユーザ
データとの判別が行われ、その判別結果により、分類回
路４５２が制御される。例えばこの分類回路４５２は、
電源投入後にプロシンクデータの入力待ち状態となり、
その場合には、入力端子ＩＮからの入力データを固定遅
延回路４５３、可変遅延回路４５４に同時に取り込む。
プロシンクデータのバイト数は予め決められているか
ら、このプロシンクデータの取り込みが終了したのと同
時に上記分類回路４５２をユーザデータ取り込みモード
にする。このユーザデータ取り込みモードでは論理値
“１”のデータが連続してきた場合のデータ転送路切り
換えが行われる。つまり、直前のデータも論理値“１”
である場合の論理値“１”のデータは、補正対象データ
としてそれが可変遅延回路４５２に、またそれ以外のデ
ータは固定遅延回路４５３に、それぞれ相補レベルで供
給される。

【００２７】固定遅延回路４５３は、ｎｐｎ型のバイポ
ーラトランジスタＱ１，Ｑ２のエミッタカップルによる
カレントスイッチ回路及びこのカレントスイッチ回路の
出力振幅Ｖａをクランプするクランプ回路１１、このク
ランプ回路１１でクランプされるレベルを決定するため
の抵抗Ｒ_K1およびそれに定電流源２５（Ｉ₂）を含む。
定電流源２５と抵抗Ｒ_K1との直列接続箇所には後述する
オフセット調整回路４５１からの出力信号が伝達される
ようになっている。

【００２８】バイポーラトランジスタＱ１，Ｑ２のコレ
クタ電極は、それぞれ定電流源２３及びキャパシタ４
１，定電流源２４及びキャパシタ４２を介して高電位側
電源Ｖｃｃに結合される。定電流源２３，２４の電流値
はＩ₁とされる。バイポーラトランジスタＱ１，Ｑ２の
エミッタ電極は、定電流源２６を介してグランドＧＮＤ
に結合される。定電流源２６の電流値は２Ｉ₁で示され
る。また、バイポーラトランジスタＱ１，Ｑ２のベース
電極には、上記分類回路４５２からの相補レベルの出力
信号が伝達されるようになっている。この回路構成で
は、バイポーラトランジスタＱ２のベース電極にハイレ
ベルの信号が入力されることにより、バイポーラトラン
ジスタＱ２のコレクタ電位（固定遅延回路４５３の出力
電圧）がハイレベルにされる。そして、キャパシタ４
１，４２をクランプした電圧Ｖａまでバイアス電流によ
り充放電する時間だけ、入力信号に対して出力信号が遅
延されるようになっている。磁気ディスク装置でのデー
タ書き込みの高速化に対応するため、分類回路４５２で
ＭＯＳ−ＥＣＬレベル変換及び差動出力化されたデータ
で遅延処理が行われる。この固定遅延回路４５３での遅
延時間ｔは、 ｔ＝Ｃ₁×（Ｖ／２）／Ｉ₁ により示される。ここで、Ｖ／２は差動信号がクロスす
るまでの出力振幅電圧、Ｃ１は容量値、Ｉ₁はバイアス
電流である。

【００２９】可変遅延回路４５４も上記固定遅延回路４
５３と基本的に同様に形成される。ただし、可変遅延回
路４５４においては、バイポーラトランジスタのエミッ
タに結合された定電流源２７（２Ｉ₁’）の電流値が可
変であり、この電流値を変更することにより遅延時間の
変更が可能とされる。

【００３０】図９にはクランプ回路１１の構成例が示さ
れる。

【００３１】クランプ回路１１は、特に制限されない
が、バイポーラトランジスタＱ３〜Ｑ８が結合されて成
る。バイポーラトランジスタＱ３，Ｑ４，Ｑ５はｎｐｎ
型とされ、バイポーラトランジスタＱ６，Ｑ７，Ｑ８は
ｐｎｐ型とされる。バイポーラトランジスタＱ４，Ｑ７
が直列接続され、バイポーラトランジスタＱ５，Ｑ８が
直列接続される。バイポーラトランジスタＱ４，Ｑ７が
直列接続箇所がバイポーラＱ１のコレクタ側に接続さ
れ、バイポーラトランジスタＱ５，Ｑ８が直列接続箇所
がバイポーラトランジスタＱ２のコレクタ側に接続され
る。バイポーラトランジスタＱ３，Ｑ６はエミッタホロ
アとされる。抵抗Ｒ_K1の一端の電圧ＶＨに基づくバイポ
ーラトランジスタＱ３のエミッタホロア出力電圧により
バイポーラトランジスタＱ７，Ｑ８が制御され、抵抗Ｒ
_K1の他端の電圧ＶＬに基づくバイポーラトランジスタＱ
６のエミッタホロア出力電圧によりバイポーラトランジ
スタＱ４，Ｑ５が制御される。バイポーラトランジスタ
Ｑ１側のクランプレベルはバイポーラトランジスタＱ
４，Ｑ７の分圧レベルとなり、バイポーラトランジスタ
Ｑ２側のクランプレベルはバイポーラトランジスタＱ
５，Ｑ８の分圧レベルとなり、クランプ回路１１の出力
振幅は、抵抗Ｒ_K1の両端の電圧によってのみ決定される
電圧レベルにクランプされる。

【００３２】図７に示される合成回路４５５は、特に制
限されないが、図１に示されるように２入力オアゲート
によって形成される。つまり、このオアゲートによて固
定遅延回路４５３の出力信号と、可変遅延回路４５４の
出力信号との論理和が得られることで、リードライトＬ
ＳＩへ供給される出力信号ＯＵＴが形成される。可変遅
延回路４５４の出力信号は、合成回路４５５へ伝達され
るようになっている。

【００３３】オフセット調整回路４５１は次のように形
成される。

【００３４】２入力アンドゲート１３が設けられ、この
アンドゲート１３の一方の入力端子には、スイッチＳＷ
４を介して固定遅延回路４５３の出力信号が伝達され、
他方の入力端子には、スイッチＳＷ５を介して可変遅延
回路４５４の出力信号が入力されるようになっている。
スイッチＳＷ４，ＳＷ５は分類コントローラ１２によっ
て動作制御される。プロシンクライトデータの入力待ち
状態では、分類コントローラ１２の制御により、スイッ
チＳＷ４，ＳＷ５がオン状態とされて、固定遅延回路４
５３の出力信号及び可変遅延回路４５４の出力信号がア
ンドゲート１３に入力されて、このオフセット調整回路
４５１でのオフセット調整に供される。しかし、ユーザ
データ入力待ち状態では、分類コントローラ１２の制御
により、スイッチＳＷ４，ＳＷ５がオフされて、固定遅
延回路４５３の出力信号及び可変遅延回路４５４の出力
信号がアンドゲート１３に伝達されるのが阻止される。
オフセット調整回路４５１でのオフセット調整は、プロ
シンクライトデータを利用して行われるようになってお
り、そのようなオフセット調整においてユーザデータは
不要だからである。アンドゲート１３の出力信号は後段
のコンパレータ１５に入力され、参照電圧Ｖｒｅｆと比
較される。この比較結果に基づいてキャパシタ４３の蓄
積電荷を放出するためのｎチャンネル型ＭＯＳトランジ
スタＱ１２が駆動制御されるようになっている。また、
スイッチＳＷ４がオンされた状態で、上記固定遅延回路
４５３から出力された信号はコンパレータ１４に伝達さ
れ、ここで、参照電圧Ｖｒｅｆと比較され、その比較結
果に基づいてキャパシタ４３に充電するためのｎチャン
ネル型ＭＯＳトランジスタＱ１１が駆動制御されるよう
になっている。ｎチャンネル型ＭＯＳトランジスタＱ１
１のドレイン電極は、定電流源２１を介して高電位側電
源Ｖｃｃに結合され、ｎチャンネル型ＭＯＳトランジス
タＱ１２のソース電極は定電流源２２を介してグランド
ＧＮＤに接続される。定電流源２１，２２の電流値はＩ
₃で示される。

【００３５】固定遅延回路４５３の出力信号が参照電圧
Ｖｒｅｆよりも高い場合、コンパレータ１４の出力信号
がハイレベルとなり、その場合には、ｎチャンネル型Ｍ
ＯＳトランジスタＱ１１がオンされて、定電流源２１に
よって決定される定電流Ｉ_３でキャパシタ４３（容量値
はＣ_２で示される）への充電が行われる。アンドゲート
１３の出力信号が参照電圧Ｖｒｅｆよりも高い場合、ｎ
チャンネル型ＭＯＳトランジスタＱ１２がオンされて、
定電流源２２によって決定される定電流Ｉ₃でキャパシ
タ４３の蓄積電荷の放出が行われる。キャパシタ４３の
端子電圧は、上記した充電時間及び蓄積電荷放出時間の
比で決定される。つまり、キャパシタ４３へ充電される
時間が蓄積電荷放出時間よりも長ければ、キャパシタ４
３の端子電圧は上昇し、それとは逆に、キャパシタ４３
へ充電される時間が蓄積電荷放出時間よりも短ければ、
キャパシタ４３の端子電圧は下降される。

【００３６】また、キャパシタ４３の端子電圧をバッフ
ァリングするボルテージホロア１６が設けられ、このボ
ルテージホロア１６の出力に基づいて後段のｐチャンネ
ル型ＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１５、ｎチ
ャンネル型ＭＯＳトランジスタＱ１７，Ｑ１６が駆動制
御されるようになっている。ｐチャンネル型ＭＯＳトラ
ンジスタＱ１３，Ｑ１４，Ｑ１５のソース電極は高電位
側電源Ｖｃｃに結合される。ｐチャンネル型ＭＯＳトラ
ンジスタＱ１３のドレイン電極は抵抗Ｒ_K2を介してグラ
ンドＧＮＤに接続される。この抵抗Ｒ_K2に流れる電流は
Ｉ₄で示される。また、ｎチャンネル型ＭＯＳトランジ
スタＱ１６，Ｑ１７のソース電極はグランドＧＮＤに結
合される。ＭＯＳトランジスタＱ１５，Ｑ１６のゲート
電極には、ＭＯＳトランジスタＱ１６，Ｑ１６を選択す
るためのスイッチＳＷ１，ＳＷ２がそれぞれ設けられ、
信号伝達経路の断続が行われるようになっている。スイ
ッチＳＷ１がオンされると、キャパシタ４３の端子電圧
レベルに応じてｐチャンネル型ＭＯＳトランジスタＱ１
５が駆動され、スイッチＳＷ２がオンされると、キャパ
シタ４３の端子電圧レベルに応じてｎチャンネル型ＭＯ
ＳトランジスタＱ１６が駆動される。ｐチャンネル型Ｍ
ＯＳトランジスタＱ１５とｎチャンネル型ＭＯＳトラン
ジスタＱ１６の直列接続箇所から出力信号が得られ、そ
れが、フィードバック経路５０を介して上記固定遅延回
路４５３における定電流源Ｉ₂と抵抗Ｒ_K1との直列接続
箇所に帰還される。このため、もし、スイッチＳＷ１が
オンされてｐチャンネル型ＭＯＳトランジスタＱ１５が
駆動される場合には、このＭＯＳトランジスタＱ１５を
介して抵抗Ｒ_K1に流れる電流が、定電流源２５による定
電流Ｉ₂に加算されることによって、抵抗Ｒ_K1の端子電
圧が上昇されることにより、クランプ電圧Ｖａの値が上
昇される。また、スイッチＳＷ２がオンされてｎチャン
ネル型ＭＯＳトランジスタＱ１６が駆動される場合に
は、このＭＯＳトランジスタＱ１６を介して、上記定電
流源２５による定電流Ｉ₂がグランドＧＮＤに分流され
るから、抵抗Ｒ_K1に流れる電流が減少され、それによっ
て抵抗Ｒ_K1の端子電圧が下降されることにより、クラン
プ電圧Ｖａの値が下降される。上記スイッチＳＷ１，Ｓ
Ｗ２の動作は、それぞれＤ型フリップフロップ１８のデ
ータ出力端子Ｑ，Ｑ＊（＊は信号反転を示す）によって
制御される。

【００３７】Ｄ型フリップフロップ１８は、固定遅延回
路４５３の出力信号と可変遅延回路４５４の出力信号と
の位相比較を行うために設けられており、この位相比較
結果に応じて上記スイッチＳＷ１又はＳＷ２が選択的に
オンされる。Ｄ型フリップフロップ１８のクロック入力
端子ＣＫには、スイッチＳＷ４を介して固定遅延回路４
５３の出力信号が入力され、データ入力端子Ｄには、ス
イッチＳＷ５を介して可変遅延回路４５４の出力信号が
入力されるようになっている。そのような接続関係によ
り、ノードの信号がハイレベルに立ち上がるときにノ
ードの信号がローレベルの場合には、Ｄフリップフロ
ップ１８の出力端子Ｑからの出力信号がローレベルとさ
れてスイッチＳＷ１が選択的にオンされる。このとき、
出力端子Ｑ＊からの出力信号はハイレベルとされてスイ
ッチＳＷ２はオフ状態とされる。逆に、ノードの信号
がハイレベルに立ち上がるときにノードの信号がハイ
レベルの場合には、Ｄフリップフロップ１８の出力端子
Ｑ＊からの出力信号はローレベルとされてスイッチＳＷ
２がオン状態とされる。このとき、出力端子Ｑからの出
力信号はハイレベルとされてスイッチＳＷ１はオフ状態
とされる。

【００３８】分類回路４５２にプロシンクライトデータ
が入力される場合の動作を説明する。

【００３９】固定遅延回路４５３のバイアス電流２Ｉ₁
と可変遅延回路４５４のバイアス電流２Ｉ₁’が、互い
に等しくなるように設定される。

【００４０】分類回路４５２にプロシンクライトデータ
が入力されるとき、分類コントローラ１２の制御によ
り、プロシンクライトデータが固定遅延回路４５３、及
び可変遅延回路４５４に同時に入力される。また、この
とき、分類コントローラ１２によりスイッチＳＷ４，５
がオンされる。これにより、固定遅延回路４５３の出力
信号がスイッチＳＷ４を介してＤ型フリップフロップ１
８のクロック入力端子Ｄ、コンパレータ１４、アンドゲ
ート１３へ伝達される。また、可変遅延回路４５４の出
力信号は、スイッチＳＷ５を介してアンドゲート１３に
伝達される。

【００４１】図２にはオフセットが無い場合の主要部の
タイミング波形が示される。

【００４２】入力端子ＩＮから入力されたプロシンクラ
イトデータと合成回路４５５から出力されるデータとの
ずれ（遅延時間）ｔｐｄは、数１に示される。

【００４３】

【数１】

【００４４】ここで、Ｃ１はキャパシタ４１，４２の容
量値である。

【００４５】図３には、オフセットがある場合の主要部
のタイミングが示される。

【００４６】ノードにおいて、ｔｐｄ０の遅延を生
じ、ノードで、ｔｏｆｆｓｅｔ０の遅延を生じてお
り、この結果、出力端子ＯＵＴからの出力信号のパルス
幅は、プロシンクデータのパルス幅に、上記オフセット
ｔｏｆｆｓｅｔ０が加算されたものとなる。そこで、こ
のオフセットは次のようにキャンセルされる。

【００４７】図４（ａ）にはＤ型フリップフロップ１８
の動作タイミングが示され、図４（ｂ）にはオフセット
キャンセルの動作タイミングが示される。

【００４８】ノードの信号のほうがノードの信号に
比べて位相が進んでいる場合には、図４（ａ）に示され
るように、Ｄ型フリップフロップ１８のクロック入力端
子ＣＫへの入力信号の位相ほうが、Ｄ型フリップフロッ
プ１８のデータ入力端子Ｄへの入力信号の位相に比べて
ｔ１時間だけ進んでいる場合には、Ｄ型フリップフロッ
プ１８のデータ出力端子Ｑは、ローレベルに固定され、
出力端子Ｑ＊はハイレベルに固定される。それにより、
スイッチＳＷ１がオンされ、スイッチＳＷ２がオフされ
る。

【００４９】また、ノードの信号のほうがノードの
信号に比べて位相が進んでいる場合には、図４（ｂ）に
示されるように、コンパレータ１４の出力信号のハイレ
ベル期間よりもコンパレータ１５の出力信号のハイレベ
ル期間のほうが長くなり、キャパシタ４３の放電電流が
増大されることで、換言すれば、ノードからＭＯＳト
ランジスタＱ１２を介して流れる電流Ｉ₃が増大される
ことで、ノードの電圧が上昇される。すると、キャパ
シタＣ₂の端子電圧が下降される。上記のように、Ｄ型
フリップフロップ１８のデータ出力端子Ｑは、ローレベ
ルに固定され、出力端子Ｑ＊はハイレベルに固定される
ことで、スイッチＳＷ１がオンされ、スイッチＳＷ２が
オフされるから、ボルテージホロア１６の出力に基づい
てＭＯＳトランジスタＱ１５が駆動されることにより、
固定遅延回路４５３における抵抗ＲＫ１に供給される電
流が増大され、クランプ回路１１でのクランプ電圧Ｖａ
が上昇されて、固定遅延回路４５３での遅延量が増大さ
れる。

【００５０】ここで、抵抗Ｒ_K1に供給される電流をＩ₄
とすると、この電流Ｉ₄は、数２で示され、クランプ電
圧Ｖａは、数３で示される。数２及び数３から、遅延時
間ｔｐｄ１は数４で示され、従って次のパルス信号にお
いてノード，でのオフセットｔｏｆｆｓｅｔ１は、
数５に示されるようになる。そして、複数（ｋで示す）
個目のパルス信号においてノード，でのオフセット
ｔｏｆｆｓｅｔ１は、数６に示されるようになる。

【００５１】上記のフィードバック制御によれば、ノー
ドでの信号タイミングが遅れ、そのようなフィードバ
ック制御により、やがてノードの信号とノードの信
号の位相が合致するようになる。つまり、数６における
Ｉ₃／Ｉ₁が小さくされ、αが小さくされることによっ
て、オフセットがキャンセルされる。

【００５２】また、上記の場合とは逆に、ノードの信
号がノードの信号に比べて遅れている場合には、Ｄ型
フリップフロップ１８のデータ出力端子Ｑの論理がハイ
レベルとなり、スイッチＳＷ１がオフされ、スイッチＳ
Ｗ２がオンされることにより、ｎチャンネル型ＭＯＳト
ランジスタＱ１６がオンされ、定電流源２５からの電流
が引き抜かれることにより、クランプ電圧Ｖａが低下さ
れ、固定遅延回路４５３での遅延量が減少されるから、
ノードの信号が進み、そのようにしてオフセットがキ
ャンセルされる。

【００５３】

【数２】

【００５４】

【数３】

【００５５】

【数４】

【００５６】

【数５】

【００５７】

【数６】

【００５８】尚、プロシンクライトデータの伝達が終了
されると、分類コントローラ１２の制御により、スイッ
チＳＷ４，ＳＷ５がオフされ、また、分類回路４５２が
ユーザデータ取り込みモードとされる。

【００５９】このように、固定遅延回路４５３での遅延
時間と可変遅延回路４５４での遅延時間との差に基づい
て固定遅延回路４５３での遅延時間が調整されることに
より、プロセスばらつき、その他レイアウト的な要因に
よって発生するオフセット時間をキャンセルすることが
できるから、そのようなＰＲＭＬ用ＬＳＩによれば、磁
気ディスク装置の高速化に容易に対応することができ
る。

【００６０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６１】例えば、オフセット調整回路４５１の出力
信号に基づいて可変遅延回路４５４の遅延時間を制御す
ることにより、オフセットをキャンセルするようにして
も良い。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である、ＰＲ
処理やＭＬ処理を行うＬＳＩに適用した場合について説
明したが、本発明はそれに限定されるものではなく、磁
気ディスク装置用の各種ＬＳＩに適用することができ
る。

【００６３】本発明は、少なくとも記録補正回路を含む
ことを条件に適用することができる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６５】すなわち、所定パターンのデータを上記第
１遅延回路と上記遅延回路との双方に同時に入力するモ
ードを有し、上記第１遅延回路での遅延時間と上記第２
遅延回路での遅延時間との差に基づいて上記第１遅延回
路での遅延時間を調整することで上記記録補正のオフセ
ットを調整するためのオフセット調整回路を備えること
により、第１遅延回路での遅延時間と上記第２遅延回路
での遅延時間との差に基づいて上記第１遅延回路での遅
延時間が調整されるので、プロセスばらつき、その他レ
イアウト的な要因によって発生するオフセット時間をキ
ャンセルすることができる。

【００６６】また、上記第１遅延回路での遅延時間と上
記第２遅延回路での遅延時間との差に応じた電圧を発生
させる電圧発生手段と、上記電圧発生手段によって発生
された電圧に応じた電流を上記第１遅延回路にフィード
バックするためのフィードバック経路とを設けることに
より、上記オフセット調整回路を容易に形成することが
できる。

【００６７】さらに、上記のようにプロセスばらつき、
その他レイアウト的な要因によって発生するオフセット
時間をキャンセルできるので、磁気ディスク装置の高速
化に対応することができる。

【図面の簡単な説明】

【図１】本発明にかかる磁気ディスク装置に含まれる記
録補正部の構成例回路図である。

【図２】上記記録補正部における主要部の第１動作タイ
ミング図である。

【図３】上記記録補正部における主要部の第２動作タイ
ミング図である。

【図４】上記記録補正部における主要部の第３動作タイ
ミング図である。

【図５】上記記録補正部を含むＰＲＭＬ用ＬＳＩが適用
された磁気ディスク装置の構成例ブロック図である。

【図６】上記記録補正部の必要理由を説明するための波
形図である。

【図７】上記記録補正部の構成例ブロック図である。

【図８】上記記録補正部における主要動作を説明するた
めのタイミング図である。

【図９】上記記録補正部に含まれるクランプ回路の構成
例回路図である。

【符号の説明】

５０ フィードバック経路 ５１ ディスク ５２ 磁気ヘッド ５３ リードライトＬＳＩ ５４ ＰＲＭＬ用ＬＳＩ ４５１ オフセット補正回路 ４５２ 分類回路 ４５３ 固定遅延回路 ４５４ 可変遅延回路 ４５５ 合成回路 ５４１ ＰＲ処理部 ５４２ ＭＬ復号部 ５４３ 復調部 ５４５ 記録補正部 ５４４ 符号変換部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号を遅延する第１遅延回路と、そ
   れとは異なる遅延時間に設定可能な第２遅延回路と、上
   記第１遅延回路と上記第２遅延回路の出力信号を合成す
   るための合成回路とを備え、磁気ディスクの磁化反転パ
   ターンとの関係で特定論理のパルス間隔を広げることに
   より記録補正を行う記録補正回路を含む半導体集積回路
   において 所定パターンのデータを上記第１遅延回路と上記遅延回
   路との双方に同時に入力するモードを有し、 上記モードにおいて、上記第１遅延回路での遅延時間と
   上記第２遅延回路での遅延時間との差に基づいて上記第
   １遅延回路での遅延時間を調整することで、上記記録補
   正のオフセットを調整するためのオフセット調整回路を
   含むことを特徴とする半導体集積回路。
2. 【請求項２】 上記第１遅延回路での遅延時間と上記第
   ２遅延回路での遅延時間との差に応じた電圧を発生させ
   る電圧発生手段と、 上記電圧発生手段によって発生された電圧に応じた電流
   を上記第１遅延回路にフィードバックするためのフィー
   ドバック経路とを含む請求項１記載の半導体集積回路。
3. 【請求項３】 請求項１又は２記載の半導体集積回路
   と、この半導体集積回路の出力信号に基づいて磁気ヘッ
   ドへの情報書き込みを行う磁気ヘッドとを含んで成るこ
   とを特徴とする磁気ディスク装置。