KR20010080588A - 자기 매체 저장 장치에서 기록-판독간 조정 시간의 감소와최적화를 위한 집적회로 - Google Patents

자기 매체 저장 장치에서 기록-판독간 조정 시간의 감소와최적화를 위한 집적회로 Download PDF

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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

자기 저장 장치용 전치 증폭기 집적 회로는 기록 모드에서 판독 모드로의 전이에 의해 유도되는 기록-판독간 외란의 기간과 관련된 시간 의존 방식으로 변하는 저 코너 주파수(LCF)를 갖는 순방향 경로에서의 필터(155)를 포함한다. 바람직하게, 순방향 경로에서의 필터(155)는 순방향 경로에서의 단위 이득 차동 에미터 팔로어와 차동 에미터 팔로어를 선회하는 피드백 경로에서의 저역 통과 필터(LPF)에 의해서 형성되고, LPF의 폴은 순방향 경로에서 LCF의 이동을 성취하기 위해서 이동된다. 스테디 상태 판독 모드에서, 필터 배열은 판독 채널에서 DC 오프셋을 상당히 감소시킨다. LPF에서의 캐패시턴스는 가변적이고 또는 몇몇 스위치가능한 캐패시터로 구성된다. 캐패시턴스값은 직렬 인터페이스를 통해 프로그램될 수 있다.

Description

자기 매체 저장 장치에서 기록-판독간 조정 시간의 감소와 최적화를 위한 집적회로{CIRCUIT FOR REDUCTION AND OPTIMIZATION OF WRITE-TO-READ SETTLING TIMES IN MAGNETIC MEDIUM STORAGE DEVICES}
자기 레코딩 장치는 아날로그 또는 디지털 형태 중 어느 하나로 자기 매체에 기록하는 데 사용된다. 통상적으로, 자기 매체는 잘 알려진 컴팩 카세트 또는 백업을 위해 사용되는 컴퓨터용 고밀도 드라이브같은 데에서 사용되는 종류이다. 다른 통상적인 형태는 컴퓨터에서 프로그램과 데이터를 저장하는 플로피 디스크 또는 하드 디스크같은 디스크이다.
자기 레코딩 장치용 판독 채널은 자기 매체 바로 가까이 있는 자기 저항 헤드의 형태의 센서를 포함한다. 자기 물질이 센서에 대해 움직일 때, 자기 선속이 자기 물질의 국부적 배향에 따라 센서에서 유도되고, 이로써 증폭되고 디코드될 수있는 정보를 발생시킨다.
정보가 컴퓨터 데이터 저장용 또는 음악의 디지털 레코딩용과 같은 디지털 형태로 기록될 때, 전류는 기록 채널에 의해 발생되고, 전류는 바이너리 "0"를 기록하기 위해서 한 방향으로 박막 헤드를 통과하고 바이너리 "1"를 기록하기 위해서 반대되는 방향으로 박막 헤드를 통과한다. 매체가 센서 또는 판독 헤드에 의해서 판독될 때, 바이너리 "0"으로 레코드된 부분은 한 방향으로 헤드에서 전류를 유도 할 것이고, 바이너리 "1"로 레코드된 부분은 반대 방향으로 헤드에서 전류를 유도할 것이며 비트 검출기로 디코드된다.
통상적으로, 하드 디스크 드라이브는 각 면이 정보를 판독하고 기록하기 위해 사용되는 자기 디스크 또는 플레터를 포함한다. 판독 헤드 및 기록 헤드는 디스크의 각 면에 위치한 암 상에 배치되고, 최근 시스템에서, 서보 패턴은 디스크 상에 방사상 패턴으로 내장된다. 판독과 기록은 서보 패턴과 조화를 이루며 상호변화된다.
기록-판독간 조정 시간(write-to-read settling time)은 드라이브 용량에 직접적으로 영향을 주기 때문에 중요한 사양이다. 기록-판독간 조정 시간은 기록 채널이 기록을 중단한 후 판독 채널이 조정하고(settle) 다음 서보 필드를 판독하기 위해 요구된 시간으로 규정된다. 기록 섹터의 끝 부분과 서보 필드의 시작 부분간의 자기 디스크 상에서의 갭은 폐기된 지역이고 최소화될 수 있다.
기록-판독간 전이 동안 판독 채널에서의 외란(disturbances)은 주로 세가지 소스로부터 발생한다. 첫째 소스는 기록 헤드와 판독 센서에서 판독 및 기록 채널회로를 구현하는 집적 회로를 전기적으로 접속하는데 통상적으로 사용되는 플렉시블 케이블이다. 이 케이블은 외란의 소스인 멀티플 컨덕터를 바로 가까이 갖는다. 통상적으로, 기록 채널 및 판독 채널에 대한 회로는 본 기술에서 "전치 증폭기 IC"로 언급되는 단일 집적 회로 상에서 구현된다. 집적 회로 상에서 판독 채널 회로와 기록 채널 회로의 높은 물리적 근접성은 기록 채널과 판독 채널간의 불필요한 전기 용량성 접속의 소스이다. 외란의 세번째 소스는 불필요한 접속의 소스가 될 수 있는 집적 회로 상의 접속핀, 본드 와이어, 본드 패드이다. 디스크로부터 정보 판독을 디코딩하는 데 있어서 에러를 피하기 위해서, 이들 각 소스로부터의 외란이 판독 채널의 출력에 까지 전파되는 것을 억제할 필요가 있다. 한편, 초과 억제는 또한 실제 데이터의 적당한 판독을 외란할 것이다.
기록-판독간 외란의 정확한 기간과 성질은 예측하기 다소 어렵다. 그것은 헤드, 센서, 플렉시블 케이블의 조합에 의존할 뿐만 아니라 위에서 언급된 다른 소스들에도 의존하고, 그러한 장치의 제작자들에 의해 조합된 하드 디스크 드라이브의 모델들 사이에서 변화한다. 전치 증폭기 IC를 설계할 때, 판독 채널에 대한 외란 억제용에 적합한 필터를 설계하기 위해서, 설계자는 디스크 드라이브 제작자에 의해 제공된 설계 데이터에 기초할 뿐만 아니라 만일 있다면 디스크 드라이브 제작자의 다른 모델에 대한 과거 경험을 기초로 하여 외란 소스를 모델링해야 한다. 전치 증폭기 IC를 제조한 후에, 이 IC는 제작자가 의도한 하드 디스크에서 테스트된다. 만일 너무 적은 억제가 존재하거나 너무 많은 억제가 존재한다면, 허용할 수 없는 판독 에러가 발생할 것이고, 설계자는 IC에서 필터를 재설계해야할 것이고, IC용 마스크 세트 뿐만 아니라 개정된 필터를 구비한 전치 증폭기 IC의 재제조를 필요로 할 것이다. 그러한 반복되는 공정은 설계 주기를 불필요하게 연장시키고, IC 제작자와 하드 디스크 제작자와 다른 자기 저장 장치 제작자들에게 비용을 증가시킨다.
심지어 전치 증폭기 IC에 대한 적합한 설계에 도달한 후에도, 하드 디스크 드라이브 제작자는 여전히 전치 증폭기 IC에서 칩 대 칩 변화에 관한 문제 뿐만 아니라 판독 센서, 기록 헤드, 플렉시블 케이블의 조합과 전치 증폭기 IC에 대한 그들의 상호 접속에서 드라이브 대 드라이브 변화의 문제를 직면한다. 모든 엘리먼트가 명세서 내에 존재할 수 있고, 그들의 외부 허용 한계치에 근접하는 몇몇 엘리먼트의 조합은 허용 한계치를 넘어선 판독 에러 비율을 가진 하드 디스크 드라이브를 종종 산출할 것이다.
본 기술의 현 상태에 있어서, 적합한 도구는 설계 주기에 있어서 위에서 언급한 반복을 피하려고 하는 IC 제작자들에게 유용하지 않을 뿐더러, 정상적인 칩 대 칩 변화와 헤드/센서/케이블 상호접속에서의 변화로부터 발생하는 판독 에러 문제를 쉽게 해결하려고 하는 드라이브 제작자들에게도 유용하지 않다.
발명의 개요
따라서, 기록-판독간 조정 시간을 감소시킬 수 있는 장치가 필요하다. 또한, 그것이 설계 주기를 반복할 필요 없이 쉽게 최적화되도록, 유저가 기록-판독간 수정의 기간과 강도를 프로그램하도록 하게 하는 방법이 필요하다.
전반적으로 말하자면, 본 발명의 한 측면에 따르면, 자기 정보 저장 장치는 자기 매체에 정보를 기록하기 위한 기록 채널과 자기 매체로부터 정보를 판독하기 윈한 판독 채널을 포함한다. 판독 채널은 자기 매체에 저장된 정보에 대한 응답으로 정보 신호를 발생하는 센서를 포함한다. 신호 경로는 센서에 접속되고 증폭된 정보 신호를 제공하기 위해서 정보를 증폭한다. 기록 채널이 활동하는 기록 모드로부터 판독 채널이 활동하는 판독 모드로의 전이 때에, 전이는 판독 채널에서 기록-판독간 외란을 포함한다. 신호 경로는 기록-판독간 외란의 크기에 관련된 시간 의존 방식으로 주파수에 대해 변화하는 제로를 갖는 필터를 포함한다.
시간 의존 방식으로 필터의 저 코너 주파수(LCF)를 변화시킴으로써, 필터의 감쇠는 일반적으로 기록-판독간 외란의 크기에 들어 맞도록 세트될 수 있다. 일반적으로, 이것은 외란의 크기가 높게 기대될 때 높은 필터링을 허용하고, 외란의 크기가 낮게 기대될 때 낮은 필터링을 허용한다. 판독 채널의 전방 끝 부분에서 고정된 감쇠 필터를 구비한 통상적인 선행 기술의 경우에서는, 낮은 필터링 또는 높은 필터링에 의해서가 아니라, 감소된 판독 에러 비율과 감소된 전이 시간은 알려진 시스템과 관련하여 가능하다.
본 발명의 두번째 측면에 따르면, 순방향 신호 경로는 필터링 이득단(filtering gain stage)으로 칭하는 이득단을 최소한 한 개 포함하고, 시간 의존 방식으로 변화하고 필터링 이득단의 출력을 입력단에 접속하는 폴(pole)을 구비한 저역 통과 필터(a low pass filter)을 가진 피드백 경로에 의해 제공된 순방향 신호 경로에서 시간 의존 필터를 포함한다. 피드백 경로에서 저역 통과 필터의폴(pole)을 변화시키는 것은 순방향 경로에서 제로를 변화시키고, 결과적으로 판독 채널의 저 코너 주파수가 이루워진다. 바람직하게, 필터링 이득단은 넓은 밴드폭과 단위(unity) 이득과 전치 증폭기 IC에서 버퍼단으로의 공통 사용등의 유익한 점을 갖는 에미터 팔로어(an emitter-follower)이다. 처음의 두 유익한 점은 아주 적은 설계 제한을 부과함으로써 피드백 시스템을 단순화하고, 마지막 유익한 점은 그러한 버퍼가 이미 존재하는 판독 채널에서의 어느 곳에서나 피드백 시스템이 배치될 수 있도록 한다는 것이다.
본 발명의 세번째 측면에 따르면, 기록-판독간 전이에 의한 신호 경로에서의 외란은 크기가 쇠약하는 긴 테일(a long tail)에 선행하는 상대적으로 높은 초기 피크 크기를 갖는다고 알려졌다. 이러한 종류의 외란을 효과적으로 필터링하기 위해서, 저역 통과 필터의 폴을 제 1 상대적 고 주파수로부터 제 2 상재적 저 주파수로 변화시킴으로써, 제 3 상대적 고 주파수에서 제 4 상대적 저 주파수로의 변화되도록 순방향 경로에서 제로가 세트된다.
본 발명의 네번째 측면에 따르면, 저역 통과 필터는 가변 캐패시턴스를 포함하고, 이 캐패시턴스의 변화는 저역 통과 필터의 폴을 이동시킨다. 바람직하게, 가변 캐패시턴스는 다수의 스위치된 캐패시터를 포함한다. 캐패시터가 회로로 스위치될 때 과도 외란을 피하기 위해서 캐패시터의 각 컨택트 노드 상에서 전압을 평형하게 만들기 위해서 등화 회로가 제공된다.
본 발명의 다섯번째 측면에 따르면, 유저 인터페이스의 시간 의존 특성을 제어하기 위해서, 장치는 직렬 인터페이스와 같은 인터페이스를 경유하여 하드 디스크 드라이브 제작자 같은 유저에 의해 프로그램밍이 가능한 프로그램가능 제어기를 포함한다.
본 발명의 여섯번째 측면에 따르면, 판독 채널의 순방향 신호 경로는 다수의 이득단을 포함한다. 시간 의존 제로의 위치는 신호 경로의 "백 앤드(back-end)"에 있는데 이는 제 1 이득단보다 신호 경로의 출력에 더 가깝다. 이것은 판독 채널의 DC 오프셋(DC offset)을 감소시키는 것을 돕는다. 오프셋은 출력에서의 차동 DC 컴포넌트와 입력에서의 차동 DC 컴포넌트간의 차이고, 컴포넌트 미스매치(mismatch), 증폭기 차동 미스매치, 와이어에 잔존하는 저항에 의해서 야기된다.
본 발명의 또 다른 측면은 위에서 언급한 특징들 중 한 개 이상을 가진 판독 채널을 포함하는 전치 증폭기 집적 회로에 관계된다.
본 발명의 또 다른 측면은 신호 경로에서 순환성 과도 외란(recurring transient disturbances)━상기 외란은 시작점과 감쇄점을 갖음━을 필터링하는 방법에 관한 것이다. 이 방법은 제어가능한 감쇠를 가진 필터로써 신호를 필터링하는 단계와, 반복적으로(recurrently) (i) 과도 외란의 시작점에서, 외란을 실질적으로 필터링하기 위해서 필터의 감쇠를 제 1 레벨에 세팅하고, (ii) 외란의 감쇠와 관련된 시간 의존 방식으로 필터의 감쇠를 제 1 레벨에서 더 낮은 레벨인 제 2 레벨로 감소시키는 단계를 포함한다. 본 방법의 또 다른 측면에 따르면, 외란은 장치에서 사건에 의해서 유발되는데, 상기 방법은 제 1 감쇠 레벨에 필터를 세팅하는 사건을 감지하는 단(stage)을 더 포함한다. 본 발명의 또 다른 측면에 따르면, 신호 경로에서 제로를 제 1 주파수에서 더 낮은 제 2 주파수로 이동시킴으로써 감쇠 레벨은 제 1 레벨에서 더 낮은 레벨인 제 2 레벨로 변화된다.
본 발명의 이러한 목적과 또 다른 목적과 특징들은 다음 상세한 기술과 도면을 참조하여 분명해질 것이다.
본 발명은 전반적으로 자기 매체로부터 정보를 판독하는 장치에 관한 것이다. 특히, 본 발명은 이러한 디바이스의 기록-판독간 조정 시간(write-to-read settling times)을 최적화하는 제어 회로에 관한 것이다.
도 1은 본 발명에 따른 자기 레코딩 장치와 전치 증폭기 IC의 도면,
도 2a는 도 1의 장치의 기록에서 판독 상태로 전이의 결과로써 판독 채널의 프론트 엔드에서 발생하는 순간 외란을 도시하는 그래프,
도 2b는 시간 의존 주파수 특성을 갖는 필터의 이득의 그래프,
도 3a는 순방향 신호 경로에서 도 2에서와 같은 필터를 갖는 본 발명에 따른 전치 증폭기 집적 회로의 단순화된 블록도,
도 3b는 시간 의존 저 코너 주파수를 갖는 피드백 경로에서 저역 통과 필터에 의해 구현되는 순방향에서의 필터를 갖는 전치 증폭기 집적 회로의 단순화된 블록도,
도 4a는 도 3b의 이득단(115,120)에 대한 예시적 회로를 도시한 회로,
도 4b는 도 3b의 LPF(135) 단, 차동 Gmf단(140)에 대한 예시적 회로를 도시한 회로,
도 5는 LPF(135)에 대한 제어 전압을 발생하는 예시적 회로를 도시한회로(170),
도 6은 LPF(135)에 대한 제어 신호의 시간 의존 특성을 도시한 그래프,
도 7은 가변 캐패시턴스에 LPF(135)의 낮은 스위칭 과도 외란을 제공하는 제 2 실시예을 도시한 회로,
도 8은 기록-판독간 제어 회로를 프로그래밍하는 직렬 인터페이스를 갖는 자기 레코딩/재생 장치의 판독 채널의 블록도,
도 9는 레지스터(205)의 IbpA, IbpW, W2RINTDEL1의 다른 세팅에 의해 제 1 단(stage)의 피드백 트랜스컨덕터를 제어하는 펄스의 다른 크기, 폭, 경사를 도시한 도면,
도 10은 제 1 단(stage) FBA의 기록-판독간 외란에 대한 영향을 도시한 그래프,
도 11은 LPF(135)의 피드백 루프와 Gm 단(140)을 갖는 판독 채널의 주파수 반응과 스위칭 외란을 필터링하는 고주파수로부터 조정된 판독 모드에 대한 더 낮은 주파수로의 LCF의 이동을 도시하는 그래프,
도 12는 본 발명에 따른 전치 증폭기 IC에 의한 기록-판독간 조정 시간의 상당한 감소를 도시하는 그래프.
Ⅰ. 시간 의존 필터를 사용함으로써 기록-판독간 조정 시간을 감소시킴.
도 1은 본 발명에 따른 자기 저장 장치(10)의 한 종류의 블록도인데 이 경우에서는 데이터의 대용량 저장용 하드 디스크 드라이브이다. 디바이스(10)는 다수의 자기 디스크(명료성의 목적을 위해서 오직 두 개(1A,1B)만 도시됨)와, 회전 디스크(1)의 대응하는 면에 대해 방사상으로(radially) 헤드 및 센서를 위치 고정하는 개개의 서보 제어형 암(4) 쌍에 실장(mount)된 다수의 기록 헤드 쌍(2A1,2A2;2B1,2B2) 및 판독 센서 쌍(3A1;3A2;3B1,3B2)을 포함한다. 회전 디스크의 속도의 서보 제어와 암의 서보 제어는 본 기술 분야에 잘 알려져 있고 본 발명과 관계는 없으나 다양한 서보 모터와 센서와 이들을 위안 제어 회로를 포함하는 것으로 이해되어야 한다.
전치 증폭기 IC(5)는 다수의 기록 채널(6A1,6A2;6B1,6B2)과 다수의 판독 채널(7A1,7A2;7B1,7B2)을 포함하고, 각 기록 채널은 기록 헤드가 정보를 디스크(1A,1B)의 각 면에 기록하도록 하게 하고, 각 판독 채널은 판독 센서가 정보를 디스크(1A,1B)의 각 면으로부터 판독하도록 하게 한다. 이러한 기록과 판독 채널은 통상 쌍 형 구성(pair wise configuration)으로 그룹화되어, 전치 증폭기의 헤드의 일부(a part-per-head)(혹은 헤드 인터페이스)(5A)를 형성한다. IC(5)는 기록 헤드와 판독 센서를 전치 증폭기 IC의 접속핀/범프(9)를 통해 판독과 기록 채널에 전기적으로 접속하는 플렉시블 케이블 상호접속(8)을 경유하여, 판독 센서와 기록 헤드에 전기적으로 접속된다. IC(5)는 백 엔드 판독부(5C), 프론트 엔드 기록부(5B)를 더 포함한다. 프론트 엔드 판독부는 각 판독 센서에 대한 제 1 이득단을 포함하고, 한편 백 앤드 판독단은 다수의 이득단과 모든 프론트 엔드 판독 채널에 공통적인 제어 회로를 포함하고, 어느 판독 센서가 디스크(1A,1B)로부터 정보를 판독하기 위해서 선택되는가에 따라서 프론트 엔드 판독 채널(7A1,7A2,7B1,7B2)에 선택적으로 접속된다.
하드 디스크 드라이브에서 전치 증폭기 IC(5)는 정보 판독을 위해서 최소한 한 개의 등화기(equalizer)와 비트 검출기를 포함하는 다른 IC(11)에 접속된다.
이전에 언급한 바처럼, 정보를 디스크에 기록함으로부터 디스크로부터 정보를 판독함으로 디스크 드라이브 장치 전이 때에, 이러한 기록-판독간 전이는 상호 접속(8), 접속핀과 본드 와이어(9), IC상에서 판독과 기록 채널의 큰 물리적 근접때문에 의사 외란(spurious disturbances)을 판독 채널에 유도한다. 도 2a는 기록-판독간 전이에 의한 전형적인 외란의 전압 파형을 도시하는 그래프이다. 시간(I)에, 기록-판독간 전이가 발생하고 시간 기간(A) 동안에 외란은 급격하게 피크(P)를 이룬다. 외란은 시간(B)에서 급격하게 제로 볼트를 통과하며 급격하게 쇠약해져서 시간(C)에서는 음 피크(-P)에 이르게 된다. 마이크로초의 단위의 시간 기간(예를 들어 C-D-E....n)에 걸쳐서, 외란은 긴 테일을 가지며 음 피크로부터 제로 볼트를 향해 쇠해진다. 도 2a의 파형는 오직 예를 들기 위해서이고, 각 판독 센서와 기록 헤드와 플렉시블 상호접속과 전치 증폭기 IC는 비례적으로 다른 파형을 발생시킬것이다. 그러나, 높은 속도 하드 디스크 드라이브에서 기록-판독간 외란에 대한 파형은 통상적으로 높은 초기 피크와 음 피크를 가지고, 시간 기간(예를 들어 C-D-E....n)에 걸쳐서 긴 테일로 쇠약해지고, 컴포넌트 테스팅을 통해 측정 가능하고 특징지을 수 있다.
도 3a는 기록-판독간 채널 IC 내의 회로를 디코딩함으로써 신호가 디코드될수 있도록, 판독 센서(3)로부터 신호를 증폭하기 위한 다수의 이득단, 예를 들어 3-5 단을 갖는 본 발명에 따른 판독 채널(100)의 블록도이다. MR 판독 센서(3)는 판독 채널(100)의 순방향 신호 경로(160)에서 다수의 이득단(110,115,120,125)(Gm1,Gmn,Gmn+1,Gmn+2)을 경유하여 출력 버퍼(130)에 접속된다. 이득단(110,115,120,125)은 함께 출력 버퍼(130)를 경유하는 증폭된 정보 신호를 등화기(145)와 비트 검출기(150)━이 둘은 함께 디코더 회로의 부분을 형성하고 아날로그 정보 신호를 연속적인 디지털 비트의 열로 전환함━에 제공한다. 연속적인 디지털 비트의 열은 정보가 자기 매체에 기록될 때 어떻게 정보가 인코드되는냐에 의존하는 알고리즘에 따라서 디코드된다.
판독 채널의 프론트 엔드(즉 단(110))에서 유기되는 과도 외란을 억제해서 그들이 버퍼(130)의 출력에 도달하지 않도록 하기 위해서 , 시간 의존 이득 특성을 갖는 필터(155)가 판독 채널(100)의 순방향 신호 경로(60)에서 도입된다. 기록-판독간 전이의 피크 기간에 대응하는 도 2a에서의 초기 시간 기간(A)에서, 필터는 라인(A)에 의해 예시된 상대적으로 높은 LCFA(낮은 이득)을 갖는다. 시간이 증가함에 따라서, 필터(155)의 LCF의 시간 방식 이동(도 2b에서 오른쪽에서 왼쪽으로)에 의해서 도시된 바처럼, 필터(155)의 LCF는 기록-판독간 외란의 감쇄 특성에 통상적으로 대응하는 방식으로 감소한다. 그러므로, 외란의 크기(주파수)가 도 2a에서 도시된 바처럼 시간(A)에서 보다 적다고 통상적으로 예측되는 시간(C)에서, 시간 의존 필터는 소정 주파수에서 증가된 이득(감소된 감쇠)을 대응되게 가지게될 것이다. 외란의 크기(주파수)가 최소가 되는 시간(n)에서, 필터(155)는 LCF(LCFn)을 가지고 판독 센서에 의해 자기 매체로부터 데이터의 적당한 판독에 역효과를 주지 않도록 선택된 이득 "n"을 갖는다. 시간은 시간(n)에서 시작하고 이 후에 판독 모드에 있을 때 판독 채널의 "조정된(settled)" 상태로 간주된다. 필터의 이득에 있어서 많은 단들은 오직 예를 들기 위해서이고, 응용의 필요에 따라서 변화할 수 있다.
이득단(110)은 IC(5)의 프론트 엔드 부분에 존재하고, 그러한 이득단(110)은 각 판독 채널에 대하여 존재한다. 이득단(115,120, 125), 필터(155), 출력 버퍼(130)는 IC(5)의 백 앤드 회로에 존재하고 모든 판독 채널에 공통적이다. 등화기(145)와 비트 검출기(150)은 통상적으로 별개 IC(11) 상에 존재한다.
바람직하게, 제로는 오프셋을 보다 더 효과적으로 감소시키기 위해서 판독 채널의 백 앤드 회로에 도입된다. 백 엔드 회로에 의해서 초기 이득단(110)보다 버퍼(130)에 더 가까이 있는 이득단이 의도된다. 출력에 가까이 존재하는 제로을 배치함으로써, 오프셋을 도입하는 후속하는 단이 거의 조금 존재하거나 거의 존재하지 않게 되고, 반대로 제로가 모든 선행 회로의 오프셋을 감소시킨다. 도 3a에서, 출력 버퍼(130)에 접속된 필터가 도시된다.
본 명세서에서는, 폴(pole)은 전달 함수 A(s)=무한대가 되는 복소수 변수값 s=jT=j2πf로 규정된다. 제로는 A(s)=0이 되는 변수값(s)으로 규정된다. 상황에 따라서, 달리, 폴이나 제로는 전달 함수값이 각기 무한대나 제로가 되는 주파수가되기도 한다.
바람직한 실시예(도 3b)에서, 순방향 경로에서의 필터는 순방향 경로에서의 단위(unity) 이득단(120)을 선회하는 피드백 경로(165)에서의 저역 통과 필터(LPF)에 의해 구현되고, 단위 이득단은 에미터-팔로어(emitter-follower)로 구현된다. LPF(135)는 아주 높은 주파수(F1)에서 좀 더 낮은 주파수(F2)로 변화될수 있는 단일(주도적인) 폴을 갖는다. 이러한 회로는, 폐루프 구성으로 될 때에, 순방향 경로에서 제로를 도입한다. 이 제로의 위치는, 피드백 경로에서의 폴의 주파수가 높은 주파수(F1)에서 좀 더 낮은 주파수(F2)로 변화됨으로 인해서, 높은 주파수(FA)에서 낮은 주파수(Fn)으로 변화된다. LPF(155)의 폴의 위치 변화는 도 2b에서 도시된 방식처럼, 순방향 경로(160)에서 이에 의해서 생성된 제로의 LCF를 변화시킨다.
도 2a에서 도시된 바처럼, 다른 방식으로 설명하면, 기록-판독간 과도 외란은 판독되는 신호 주파수보다 더 낮은 주파수에서 있다. 시간 영역에서, 제 1 피크 부분(포인트(I)부터 (B)까지)은 포인트(B)에서 시작하여 포인트(n)까지 이르는 테일 부분보다 더 높은 주파수에서 있다. 기록-판독간 외란 주파수의 특성에 대한 이러한 정보는 본 발명에서 신호 경로의 LCF를 변화시키는 데 사용된다. 피크 부분의 시간 기간 동안에, LCF는 펄스(I-P-B)의 주파수보다 더 높아야 한다. 포인트(B) 이후에, 테일 부분을 억제하기 위해서, LCF는 좀 더 적어질 수 있다.
판독 신호가 판독 채널(100)을 활성화시키기 위해서 온(0N)으로 스위칭된후, 판독 프로튼 엔드로부터의 과도 외란이 매우 클 때인(예를 들어 도 2a에서 시간 기간(A)) 100㎱ 단위 순차의 적은 시작 지속 동안, 순방향 경로에서의 효과적인 제로는 높은 주파수(FA)로 유지된다. 이것은 기록-판독간 외란은 대부분이 출력 버퍼(130)에 도달하지 못하도록 여과하고 높은 주파수(FA)가 기록-판독간 외란의 주파수보다 더 높기 때문에, 초기 피크(P)(도 2a)의 최대 감쇠가 성취된다. 초기 시간 지속(A) 후에, 순방향 경로에서의 효과적인 LCF는 도 2a에서 시간(B,C,D)에 통상적으로 대응하는 더 낮은 주파수(FB,FC,FD)를 통해 이동된다. 결국, LCF는 주파수(Fn)에 도달하고, 판독 채널이 판독 모드에 있는 동안에는 LCF는 이 주파수로 유지된다. 주파수(FA)에서 주파수(Fn)까지의 이러한 전이는 기록-판독간 외란의 긴 테일을 수정한다. 이렇게 하여, 순방향 경로의 효과적인 필터(155)의 LCF는, 외란의 강도와 주파수가 높을 때에는 최대 감쇠가 존재하고 외란의 강도와 주파수가 낮을 때에는 더 낮은 감쇠가 존재하도록 하는 방식으로 이동된다. LCF의 종단점은 그것이 데이터의 정상적인 판독을 외란하지 않도록, 즉 LCF의 주파수가 데이터 주파수보다 꽤 낮게 되도록 존재한다.
또한 이것은 전체 판독 채널의 오프셋을 동시에 크게 감소시킨다. 단(120)의 이득은 단위값이기 때문에, 오프셋에서의 감소는 피드백 경로(165)의 이득의 역수에 대략 비례한다. 보다 더 정확히, 전달 함수는 A120은 단(120)(단위값)의 이득이 되고 A165는 LPF(135)와 Gm 단(140)의 결합 이득이 되는 (A120/(1+( A120)(A165))와동일하다. 본 실시예에서, 단(135,140)의 결합 이득은 약 LCFn에서 약 20이고, 그래서 오프셋은 21의 팩터에 의해 감소한다.
LPF(135)의 출력은 전압 신호이다. 미분기 Gmf피드백 단(140)은, LPF(135)의 전압 출력을 선행 이득단(이 경우 단(115))의 출력에서 순방향으로 피드백하는 전류로 변환시키기 위해, 피드백 경로(165)에 포함된다. 여기에서, 피드백 루프(165)가 마지막 이득단(125)을 선회하는 것 대신 이득단(120)을 선회하여 도시된다.
도 4a는 상부 전압 공급 레일(VP)와 하부 전압 공급 레일(VN)간에 동작하는 이득단(115)과 단위 이득단(120)의 회로이다. 이득단(115)은 로드 레지스터(RL1,RL2)와 트랜스컨덕턴스 트랜지스터(T1n,T1p)간에 각기 접속된 캐스 코드(cascode) 트랜지스터(Tc1,Tc2)를 포함한다. 이 단의 이득은 비율 Rl1/Re1(Rl1=Rl2;Re1=Re2)과 동일하다. Gm 단(140)으로부터의 출력 신호 전류는, Gm 단(140)이 순방향 신호 경로를 용량적으로 로드하지 않도록, 캐스코드 트랜지스터(Tc1,Tc2) 아래로 피드백된다. 단(115)은 트랜스컨덕턴스 단(로드 레지스터(RL1,RL2)을 고려하지 않음)이기 때문에, 트랜지스터(T1n,T1p)의 베이스에서 인가된 선행 이득단으로부터의 입력 신호 전압(Vip,Vin)은 이런 장치에 의해서 전류 (isp,ign)으로 변환된다. Gm 단(140)으로부터의 전류(Gpcp,Gpcn)는 이것으로부터 제거되고, 단(120)에 대한 신호 전압(gop,gon)을 제공하기 위해서 로드 레지스터(RL1,RL2) 양단에 인가된다.
단(120)의 전류 브렌치(120a)는 제 1 바이폴라 트랜지스터(T2n), 이 트랜지스터(T2n)의 에미터를 바이어스하는(biasing) 전류 소스(I3)를 포함하고, 전류 브렌치(120b)는 제 2 바이폴라 트랜지스터(T2p) , 이 트랜지스터(T2p)의 에미터를 바이어스하는 전류 소스(I4)를 포함한다. 차동 전압(gop,gon)은 트랜지스터(T2n,T2p)의 베이스에 인가된다. 출력은 LPF(135)뿐만 아니라 다음 이득단(125)에도 피드되는 차동 전압(folp,foln)이다. 단(120)은 단위 이득 버퍼로서의 기능과 에미터 팔로어이기 때문에, 차동 출력 전압은 이 단에 대한 차동 입력 전압과 대략적으로 동일한 강도이다.
도 4b는 시간 변화 LPF(135)와 gm 단(140)에 대한 회로를 도시한다. LPF(적분기로도 언급됨)는 많은 LPF(135)의 폴의 위치를 변화시키기 위한 MOS 스위치와 캐패시터를 포함한다. LPF로의 입력은 단(Gmn+1)(120)로부터의 차동 출력인 전압 신호(folp,foln)이다. 신호(folp,foln)는 바이폴라 트랜지스터(T3n,T3p)의 베이스에 접속된다. 각 트랜지스터(T3n,T3p)의 에미터는 저항(R6,R7)을 각기 경유하여 전류 소스(I5)에 접속되고, 전류 소스(I5)의 출력은 좀 더 낮은 전압 공급 레일(VN)에 접속된다. 트랜지스터(T3n)의 컬렉터는 라인(L1)을 경유하여 로드 저항(R4)와 병렬로 연결된 전류 소스(I6)에 접속된다. 마찬가지로, 트랜지스터(T3p)의 컬렉터는 라인(L2)을 경유하여 로드 저항(R4)과 병렬로 연결된 전류 소스(I7)에 접속된다. 전류 소스(I6,I7)의 목적은 노드(Ipfn,Ipfp)의 작동점(달리 (I5/2*RL)이 될 수 있음)을 효과적으로 선택하기 위해서이다. 다수의 캐패시터(C0,C1,C2,C3,Cn)는 라인(L1,L2) 간에 접속되는 데, 캐패시터(CO)는 고정되고, 잔존 캐패시턴스는 제어가능하다. 다수의 캐패시터(C0,C1,C2,C3,Cn)는 MOS 디바이스(M1A,M1B;M2A,M2B;M3A,M3B;MnA,MnB)를 각기 경유하여 라인(L1,L2)에 접속된다. (M1A,M1B)의 게이트는 제어 전압(V1)을 수신하고, (M2A,M2B)의 게이트는 제어 전압(V2)를 수신하고, (M3A,M3B)의 게이트는 제어 전압(V3)을 수신하고, (MnA,MnB)의 게이트는 제어 전압(Vn)을 수신한다. 제어 전압은, LPF(135)의 폴의 위치를 변화시키기 위해서, 라인(L1,L2)간의 캐패시터(C0,C1,C2,C3,Cn)를 선택적으로 접속하기 위해서 제공된다. LPF(135)의 출력은 차동 전압(Lpfn,Lpfp)이다.
이런 차동 출력은 바이폴라 트랜지스터(T4n,T4p)를 각기 바이어스하는 전류소스(I8,I9)를 포함하는 에미터-팔로어 버퍼 단에 더 제공된다. 이 단의 차동 출력은 신호 전압(Lpfbn,Lpfbp)이다.
피드백 Gm 단(140)은 제 1 브렌치(140a), 제 2 브렌치(140b)를 포함한다. 제 1 브렌치(140a)는 컬렉터, 제 1 차동 입력 전압(Ipfbn)을 수신하기 위해 접속된 베이스, 전류 소스(I10)에 의해 바이어스된 에미터를 가진 바이폴라 트랜지스터(T5p)를 포함한다. 마찬가지로, 제 2 브렌치(140b)는 컬렉터, 제 1 차동 입력 전압(Ipfbp)을 수신하기 위해 접속된 베이스, 전류 소스(I10)에 의해 바이어스된 에미터를 가진 바이폴라 트랜지스터(T5n)를 포함한다. 트랜지스터(T5p,T5n)의 에미터는 저항(R15,R16)을 각기 경유하여 전류 소스(I10)에 접속된다. 또한, 전류 소스(I11,I12)는 각 브렌치(140a,140b)에서 상부 공급 레일(VP)과 트랜지스터(T5n,T5p)의 컬렉터 간에 접속된다.
gm 단(140)의 출력은 순방향 신호 경로(도 4a에서 도시된 바처럼)에서의 선행 증폭 단(115)(Gmn)에 접속되는 출력(43,44)에서 제공되는 전류(Gpcp,Gpcn)이다. 전류 소스(I10)는 트랜지스터(T5n,T5p)의 에미터에 바이어스 전류를 제공한다. 트랜지스터(T5n,T5p)는, 트랜스컨덕턴스단이 되면서, 차동 소량 신호 전압(Lpfbn,Lpfbp)을 이 신호 전압(Lpfbn,Lpfbp)에 비례하는 전류(Gfcp,Gfcn)로 변환시킨다. 전류 소스(I11,I12)는, 출력(Gfcp,Gfcn)에서의 DC 전류가 실질적으로 제로가 되어 선행 이득단(115)의 동작을 로드하지 않거나 이 동작에 영향을 주지 않도록, 트랜지스터(T5n,T5p)의 컬렉터에 의해 유도된 전류를 대신한다. 이상적으로, 판독 채널의 동작 동안 어떤 DC 전류도 순방향 신호 경로의 로드 저항(RL)을 통해 흐르지 않도록, 전류는 I11=I12=(I10/2)이다.
LPF(135)에서의 MOS 스위치는 과도 외란을 최소화하기 위해서 아주 느리게 스위칭되어야 한다. LPF(135)의 폴의 초기의 상대적으로 높은 주파수(F1)를 더 낮은 주파수(F2)로의 시간 의존 이동을 성취하기 위해서, LPF(135)에서의 MOS 스위치의 게이트를 구동하는 제어 전압(VC1-VCn)을 발생하는 회로(170)의 가능한 구현을 도 5는 도시한다. 이 예에서, R-C 사닥다리 구조(ladder strucutre)는 입력(RdDEL)에서 수신하는 판독 제어 신호에 응답으로 제어 전압을 발생하는 데 사용된다. 회로(170)의 출력은 도 4b의 LPF의 가변 캐패시터 회로의 MOS 스위치를 제어하는 제어 전압(VC1-VCn)이다.
입력(RdDEL)에서 수신하는 판독 제어 신호는 PMOS 스위치(T672)와 NMOS 스위치(T673)━이 두 스위치는 저항(R651)을 통하는 공급 레일(VP,VN)간의 스위칭가능한 전류 경로(679)를 함께 규정함━의 게이트를 구동한다. 전류 경로(679)는 PMOS,NMOS 트랜지스터(T674,T675)의 제 2 쌍의 게이트를 구동하도록 저항(R652)을 경유하여 접속된다. 캐패시터(C660)과 저항(R651), 캐패시터(C662)과 저항(R652)는 제 1 RC 시간 상수를 규정한다. 트랜지스터(T674,T675)는 직렬로 접속된 저항(R653,R654)을 통과하는 레일(VP,VN)간의 제 2 스위칭가능한 전류 경로(680)를 규정하는 주 전류 경로를 가진다. 전류 경로(680)는 PMOS,NMOS 트랜지스터(T676,T677)━이 두 트랜지스터는 저항(R655)을 통하는 공급 레일(VP,VN)간의 스위칭가능한 전류 경로(681)를 함께 규정함━의 제 3 쌍의 게이트를 구동하도록 접속된다. 트랜지스터(T678)는 저항(R653)을 선회하여 접속된다. 제어 신호(VC2DEL)가 트랜지스터(T678)가 비전도성이 되도록 하기 위해 트랜지스터(T678)의 게이트에 인가될 때, 제 2 RC 시간 상수는 두 저항(R653,R654)과 두 캐패시터(C664,C665)의 조합에 의해서 규정된다. 제어 신호(VC2DEL)가 트랜지스터(T678)가 전도성이 되도록 공급될 때, 저항(R653)은 션트되고, 제 4 RC 시간 상수는 저항(R654)와 두 캐패시터(C664,C665)의 조합에 의해서 규정된다. 제 3 과 제 4 시간 상수는 스위치(T674,T675)가 온(on)이 되고 스위치(T676,T677)가 온(on)이 되는 사이의 시간 기간을 규정한다. 저항(R655)과 캐패시터(C666)의 RC 쌍에 의해 규정되는 제 5 시간 상수, 저항(R656)와 캐패시터(C668)의 RC 쌍에 의해 규정되는 제 6 시간 상수는 스위치(T676,T677)가 온(on)이 되고 제어 전압(VC3)의 발생 시간 사이의 시간 기간을 제어한다. 제어 신호(VC4,VC3)의 발생 시간 사이의 기간 경과와 제어 신호(VCn,VC4)의 발생 시간 사이의 시간 경과를 규정하는 후속되는 시간 상수는 후속되는 RC 쌍(R657,C669;R658,C670;R659,C671)에 의해 규정된다.
회로(170)는 다음과 같이 동작한다. 도 6에서 도시된 바처럼, 입력(RdDEL)의 논리 로우(logic low)에서 논리 하이(logic high)로의 전이(기록-판독간 전이에 대응함)가 일어날 때 , 입력(RdDEL) 스위치(T673)의 임계 전압 약 0.7V 에 도달할 때에 스위치(T672)는 오프(off)되고 스위치(T673)은 온이 된다. 이것은 , 저항(R651,R652)과 캐패시터(C660,C662)의 RC 시간 상수에 의해 제어되는 제어 신호(VC2)를 발생시키기 위해, 하부 공급 레일(VN)를 접속한다. 도 6에서 도시된 바처럼, 신호(VC1)는 논리 로우가 되는 신호(RdDEL)의 이전 상태 때문에 초기에는 하이(high)가 된다. 이 신호(VC)가 감소함에 따라서, NMOS 스위치(T675)는 오프가 되고 PMOS 스위치(T674)는 온이 된다. 이것은 다음의 스위치(T676,T677)의 게이트를 공급 레일(VP)에 접속시키고, 스위치(T677)가 온이 되게 하고 스위치(T676)가 오프가 되게 한다. 스위치(T677)가 온이 될 때, 출력(VC2-VCn)은 레일(VN)에 접속되고, 각기 지연(delay)과 스위치(T677)간에 개입하는 시간 상수에 기초하여 이런 출력에서 제어 전압(VC2-VCn)을 발생한다. 스위치(T678)는, 저항(R653)을 선회하여 제어 신호(VC2del)에 션트의 생성을 스위칭함으로써, 제어 신호(VC1,VC2)간의 시간 상수를 선택적으로 변화시키는 조절 스위치로서 동작한다.
회로(170)에 의해 발생되고 LPF에서의 MOS 스위치를 구동하는 제어 입력 신호(INPULSE,Rddel,Rddel2), 제어 전압(VC1-VC4)은 통상적으로 도 6에서 도시된 바와 같다. 도 4b의 가변 캐패시터의 MOS 스위치에 대한 느린 스위칭 신호는 몇몇 방식으로 발생될 수 있고, 도 5의 예와 도 6의 파형의 관점으로 본 기술의 당업자에게 쉽게 구현될 수 있다.
도 7은 LPF(135) 내의 가변 캐패시턴스 회로의 다른 실시예이다. 스테디 판독 모드(steady read mode)로 진입함에 대한 전치 증폭기 회로의 핵심 요구 사항은 20 mV 이상의 DC 과도 전압이 없어야 한다는 것이다. 달리 말하면, 스테디 판독 모드는 20 mV 이상의 차동 DC 과도 전압의 최종 발생의 시작으로 규정된다. 따라서 LPF에서의 캐패시터의 스위칭이 차동 DC 과도 전압을 유도하지 않는 것이 중요하다. 이것은 , LPF에서의 캐패시터(C2-Cn)의 각 노드 상에서의 전압이 이 캐패시터가 회로로 스위칭될 때 다르다면, 이 다른 전압(a different voltage)이 캐패시터가 방전하도록 하게 할 것이며, 급격하게 과도 전류를 생성하기 때문에, 발생할 수 있다는 것을 본 발명자는 인식했다. 또한, 판독 모드의 개시에 앞서서, 필터(135)의 폴이 회로로 스위칭되는 캐패시터(C1-Cn)에 선행하는 높은 주파수에서 시작하도록, 캐패시턴스가 노드(Lpfn,Lpfp)에 반사되지 않는 것이 중요하다.
도 7은 캐패시터(C0-Cn)와 PMOS 스위치(M1A-M1n,M1B-M1n)(도 4b에 대응함)을 도시한다. 추가적으로, 도 7은 회로로 스위칭되는 캐패시터에 선행하는 캐패시터(C1-Cn)의 어느 한 측 상에서의 노드 상의 전압을 평형시키는 회도도를 도시한다. 트랜지스터(T81A)는 브렌치(L3)에서 접속되고 다이오드 접속 트랜지스터(T82A)의 컬렉터에 접속되는 에미터를 가진다. 트랜지스터(T81A)의 베이스는 브렌치(L1)에 접속되고, 노드(Lpfn)와 동일한 전위에 있다. 그러므로, 트랜지스터(T82A)의 베이스는 노드(Lpfn) 아래의 다이오드 드롭(diode drop)이다. 트랜지스터(T83A)의 베이스는 트랜지스터(T82A)의 베이스에 접속되고, 에미터는 전류 소스(I13)를 경유하여 레일(VP)에 접속된다. 전류 소스(I13)와 트랜지스터(T83A)의 에미터 간의 노드(LpfmA)는 트랜지스터(T82A)의 베이스 위의 다이로드 드롭이고, 노드(Lpfn)와 같은 전압이다. 다른 전류와 트랜지스터에서의 미스매치로 인한 베이스-에미터 전압에서의 차는, 노드(LpfmA)와 노드(Lpfn)간의 전압이 같도록 트랜지스터(T82A,T83A)의 적당한 크기 조절을 통해서 해결될 수 있다. 트랜지스터(T81B,T82B,T83B)는 대등되는 방식으로 회로 브렌치(L2,L4,L6)에 접속되어, 노드(LpfmB)는 브레치(L2)에서 노드(Lpfp)와 동일한 전위를 갖는다. PMOS 등화 트랜지스터(M1C,M1D)의 제어 게이트는 입력(RdDel)에 접속되고, PMOS 트랜지스터(M1A,M1B)의 제어 게이트는 도 5의 제어 전압(VC1)을 수신하도록 접속된다. 마찬가지로, PMOS 등화 트랜지스터(M2C,M2D;M3C,M3D;MnC,MnD)의 제어 게이트는 신호(Rddel2)를 수신하도록 접속되고, PMOS 트랜지스터(M2A,M2B;M3A,M3B;MnA,MnB)의 게이트는 제어 전압(VC2,VC3,VCn)을 수신하도록 접속된다.
도 6을 참조하여, 신호(VC1)는 처음에 높고, 신호(RdDel,Rddel2)는 처음에 낮다. 그러므로, 등화 스위치(M1C-MnC,M1D-MnD)는 처음에 전도성이고 각 캐패시터(C1-Cn)를 노드(LPFmA,LpfmB)에 접속한다. 이로 인해 양 노드는 동일한 DC 전위에 접속된다. 또한, 노드(LPFmA,LpfmB)는 두 에미터 팔로어(트랜지스터(T81A,T82A;T82A,T82B)에 의해 형성됨)을 통해 노드(Lpfn,Lpfp)에 접속되기 때문에, 캐패시터(C1-Cn)의 캐패시턴스는 ＄2의 팩터에 의해 감소하고, 실질적으로 노드(Lpfn,Lpfp)에 반사되지 않아서, 필터(135)의 컷오프 주파수는 기본적으로 캐패시터(C0)의 캐패시턴스에 의해 결정된다. 신호(VC1)가 스위치(M1A,M1B)가 온이 되게 할 때, 캐패시터(C1)의 양 측은 같은 전위에 있게 되고, DC 스위칭 과도 전압은 최소가 된다. 디바이스(C2-Cn)는 등화 스위치(M2C-MnC;M2D-MnD)와 이들의 대응 에미터 팔로어에 의해서 AC 센스에서의 필터로부터 분리되어, 이들 캐패시턴스가 캐패시턴스(C1)에 의해 결정된 상대적으로 높은 폴에 영향을 주지 않도록 한다. 그리고 나서, 신호(Rddel2)는 논리 하이가 되어 등화 스위치(MnC)를 오프시키고, 신호(VC2-VCn)는 논리 로우로 되어 LPF의 폴 주파수를 더 감소시킨다.
스위치 (M1C-MnC;M1D-MnD)는 게이트-소스와 게이트-드레인 캐패시턴스를 LPF(135)로 도입하고, 스위칭 상에 그들 자신의 전류 과도를 도입할 수 있다. 이문제를 해결하기 위해서, 많은 보상 PMOS 트랜지스터(M2An-MnAa;M1Cn-MnCn;M2Bn-MnBn;M1Dn-MnDn)가 PMOS 스위치(M2A-MnA;M1C-MnC;M2B-MnB;M1D-MnD)에 각기 대응하여 제공된다. 보상 PMOS 트랜지스터의 드레인은 소스에 접속되어, 용량성 효과를 효과적으로 갑절로 만들고 이 보상 트랜지스터의 크기가 실질적으로 감소하도록 하게 한다. 소스와 드레인이 상호 접속되기 때문에, 이 PMOS 트랜지스터는 스위치로는 작동하지 않고 캐패시터로만 작동한다. 보상 PMOS 트랜지스터의 게이트에 충전 신호가 제공되고, 동시에 개개의 등화 PMOS 스위치가 구동되고, 충전 신호는PMOS 스위치가 스위칭되었을 때 각 등화 스위치 내에서 유도되는 전하와 반대 센스의 각 등화 스위치 내에서 유도되는 전하를 유도하도록 선택된다. 이런 방식으로, 충전 신호는 등화 스위치에 의한 IC 내에 유도된 실제적 과도 전류에 기초한 과도 전류를 감소시키기 위해 선택 되지만, 고정된 보상 캐패시터를 그렇지 않다. 그러므로, 보상 CMOS 디바이스는 과도 전류를 최소화하고, 등화 회로는 기록-판독간 외란의 조정 시간을 줄이는 것에 대해 자신의 성능을 저하시키지 않는다는 것을 보장한다.
MOSFET 스위치(T85,T86)는 LPF가 온 또는 오프가 되도록 제어하는 신호(INTON)를 수신한다. 스위치(T4)는 제어 신호(INTGAIN)를 수신하고, 저항(R2)를 스위칭하여 저항(R1)을 가진 회로에 들어가거나 나오도록 한다. 저항(R1,R2)는 LPF(135)의 DC 이득을 결정하고 신호(INTGAIN)는 LPF(135)을 고 이득 모드와 저 이득 모드 사이로 스위칭하는데 사용된다. 이것은 LPF의 폴을 변화시키는 가변 캐패시턴스 회로와 다른 이득 제어 메커니즘을 제공한다.
Ⅱ.직렬 인터페이스 레지스터를 통한 기록-판독간 조정 시간의 최적화.
판독 채널에서의 기록-판독간 조정 시간이 프로그램 가능하다면 이것은 바람직한 것이다. 이것은 전치 증폭기 IC의 유저가, 각 하드 디스크 드라이브에서의 판기록-판독간 외란에서 동조 변화를 찾기 위한 각 전치 증폭기에서의 억제 특성을 프로그램할 수 있도록 하게 하며, 이를 통해 성능을 최적화한다. 한 실시예에서, 프로그램가능성은 전치 증폭기 IC와 접속하는 직렬 인터페이스를 통해 성취된다.직렬 인터페이스에서의 레지스터는 기록-판독간 억제를 제어하는 판독 채널에서의 다양한 제어 엘리먼트의 "놉(knobs)"을 바꾸도록 설계된다.
도 8은 유저 인터페이스를 통해 전치 증폭기 IC의 프로그래밍을 도시하는 실시예의 블록도이다. 이전 도면에서 이들에 대응하는 엘리먼트는 같은 참조 부호를 쓴다. 이 실시예에서, 판독 채널은 기록-판독간 억제를 제어하는 두 개의 프로그램가능한 제어 엘리먼트를 포함한다. 제 1 제어 엘리먼트는 판독 센서(3)에 접속된 제 1 이득단(110)이다. 제 2 제어 엘리먼트는 도 5의 제어 회로(170)와 조합하는 Gm 단(140)과 LPF(135)에 대응하는 "백 엔드" 제어 회로(W2RINT)(180)이다. 이들 제어 회로 모두는 직렬 인터페이스(200)의 직렬 인터페이스 레지스터(205)의 컨텐츠에 의해 제어된다. 이 직렬 인터페이스 레지스터는 다음 변수(최대 유효 비트(most-significant-bit)(MSB)에서 최소 유효 비트(least-significant-bit(LSB)의 차순으로)(BCPW,IBFALL,IBPA,IBPW,W2RINTDEL2,W2RINTDEL1,W2RINTG,W2RINTON)를 저장하는 8 비트 레지스터이다.
여기에서 도시된 바처럼, 제 1 이득단(110)은 교차 접속된 캐패시터(C115,C116), 이 교차 접속된 캐패시터와 차동 출력(110c,110d)간의 피드백 증폭기(FBA)를 갖는다. 교차 접속된 캐패시터를 구비한 이 제 1 이득단(110)은 가령 미국 특허 5,559,646(부어맨(Voorman), 또 다른 곳에서)로부터 알려져 있고, 본 명세서에서 참조로 인용된다. 이 이득단(110)은 또한 공통 모드 DC 전압을 제어하는 통상적인 공통 모드 제어 회로를 포함한다.
피드백 증폭기(110e)의 이득을 변화시킴으로 제 1 단(110)의 저 코너 주파수, 달리 말하면 제로를 제어한다. 피드백 증폭기(110e)는 이득이 디지털 대 아날로그 변환기(112)(DAC)로부터 그것에 공급된 바이어싱 전류(Ib)에 의해 제어되는 트랜스컨덕턱스(Gm) 단이다. 전류(Ib)는 펄스 발생 회로(210)에 의해 (DAC)(112)에 공급된 제어 펄스(IBPULSE)에 의해 제어된다. 두 주파수 사이에서 제 1 단의 코너 주파수를 변화시키기 위해, 제어된 펄스 신호에 대한 스위치오버의 타이밍을 제어하기 위해서 전류(Ib)를 바꾸는 것은 본 기술에 알려져 있다는 것은 주목된다. 이러한 기능은 필립스 반도체의 TDA 5630 전치 증폭기 회로에는 존재하지 않는다. 그러나 , 변환은 내부적으로 제어되고, 유저 인터페이스를 통해 어떤 프로그램가능성도 유용하지 않다.
기록-판독간 회로는 기록-판독간 전이(WRT) 모멘트의 온셋(도 9의 차트 9a에 그래픽적으로 도시됨)을 감지한다. 기록-판독간 전이는 장치가 기록 모드에서 판독 모드로 스위치할 때를 제어하는 자기 저장 장치에서 제어 신호로부터 알려져 있다. 제어 펄스(IBPULSE)(차트 9b에서 도시됨)는 펄스 발생 회로(210)에 의해 공급된다. 3 개의 8 레지스터 비트는 이 바이어스 전류를 제어한다. 레지스터 비트(IBPW)는 펄스폭(PW)을 제어하는 데 사용된다. 펄스폭은 피드백 증폭기(110e)의 기록-판독간 억제의 기간을 결정한다. 레지스터 비트(IBPA)는 제어 펄스의 크기(PA)━기록-판독간 전이 동안 이득단(110)의 LCF의 위치를 차례로 제어하는 바이어스 전류(Ib)의 크기를 결정함━를 제어한다. 레지스터 비트(IBFALL)는, 판독 채널에서의 잉여 외란이 생성되지 않도록 완만한 전이(a smooth transtion)를 보장하기 위해, 하강 타임(fall time)(FT)을 제어한다. IBPW의 레지스터 세팅에 의존하여, 그것은 대략 150ns 내지 300ns 되는 펄스폭을 발생한다. 레지스터 비트(BCPW)는 기록-판독간 전이에서 DC 과도 전류를 더 줄이기 위해서 단(110)내의 공통 모드 제어 회로를 제어한다.
정상 동작하에서, 제 1 단(110)의 최대 저 코너 주파수(LCF)는 2MHz 내지 5MHz가 되도록 프로그램된다. 전치 증폭기 IC의 LCF는 제 1 단에서 피드백 트랜스컨덕터의 이득에 의해 결정된다. 기록-판독간 전이 동안, LCF는 기록-판독간 과도 외란을 필터하기 위해 더 높은 주파수로 이동된다. (IBPA)의 레지스터 세팅에 의존하여, 제 1 단의 LCF의 더 높은 주파수는 6MHz 내지 10MHz가 될 수 있다. 기록-판독간 과도 외란이 사라진 후, LCF는 더 낮은 프로그램된 값으로 이동하고 그래서 그것은 데이터 신호의 판독에 역효과를 주지 않는다.
백 앤드 제어 회로(180)는 레지스터 비트(W2RINTDEL1,W2RINTON,W2RING, W2RINTDEL2)에 의해서 제어된다. 펄스 생성 회로(210)는 (W2RINT)(180)에 피드되는 제 2 펄스(INTPULSE)(차트9C)를 생성한다. 레지지터 비트(W2RINTDEL1)는 회로(180)의 LCF가 제 1상대적으로 높은 주파수가 되는 기간을 제어한다. 레지스터 비트(W2RINTDEL1)는 INTPULSE의 지연 시간(판독 신호부터 INTPULSE 상의 논리 임계값에 도달하기 까지의 시간)을 직접적으로 제어한다. (INTPUSLE)는 제어 회로(170)(도 5)에 입력되어 기록-판독간 전이와 스위치(T672,T673)의 활성화 간의 지연을 제어한다. 레지스터 비트(W2RINTON)는 회로(180)를 온/오프로 바꾸고 스위치(T85,T86)를 경유한다(도 7). 레지스터 비트(W2RINTG)는 LPF의 이득을 제어하고 스위치(T4)를 경유한다. 레지스터 비트(W2RINTDEL2)는 입력(VC2DEL)에 제공되며, 제 1 상대적으로 높은 주파수에서 제 2 상대적으로 낮은 주파수로의 LCF의 변화의 기간을 제어한다. 예에 의해서, 제 1 상대적으로 높은 주파수는 15MHz가 될수 있고, 제 2 낮은 주파수는 150KHz가 될 수 있다. 그러므로, 기록-판독간 과도 외란을 억제하기 위해서, LCF는 도 2a에서의 높은 초기 피크를 억제하기 위해 초기에 15MHz가 된다. LCF는 재필터링이 없이 긴 테일을 억제하기 위해서 150KHz로 점점 이동한다. 이 매우 낮은 LCF는 피드백 회로(180)의 존재가 판독 채널의 전반적인 주파수 응답에 상당한 영향을 주지 않는다는 것을 보장한다.
도 10은 기록-판독간 전이를 줄이는 데 있어서 제 1 단(110)의 효과를 도시하는 그래프이다. 라인(A)는 수정되지 않은 기록-판독간 외란이다. 라인(B)는 외란을 줄이기 위해 활성화된 오직 FBA(110e)만을 구비한 기록-판독간 외란이다. 라인(C)는 제 1 단에서 DC 과도 전류를 줄이기 위한 단(110) 내의 공통 모드 제어 회로의 이득에서의 상승에 의해 제공되는 추가적인 감소를 도시한다.
도 11은 다른 이득 모드에서 피드백 적분기(단(135,140))를 구비한 전체 판독 채널(100)의 주파수 응답을 도시한다. 라인(HG)은 비트(W2RINTG)가 하이(high)로 세트되면 발생하는 피드백 적분기의 높은 이득 모드를 나타낸다. 높은 이득 모드에서의 시스템(LCFHG)의 LCF는 피드백 적분기에 의해 지배되고, 기록-판독간 외란의 피크 부분을 필터하기 위해 높은 주파수에 있게 된다. 라인(LG)는, 비트(W2RINTG)가 논리 하이로 세트될 때, 더 낮은 이득 모드에서의 적분기를 나타낸다. 라인(R)은 판독 모드 동안 판독 경로 주파수 응답의 스테디 상태를 나타낸다. 라인(O)는, 피드백 적분기가 오프가 될 때, 판독 채널의 주파수 응답이다. 정상 판독 모드 동안, 적분기는 판독 채널의 주파수 응답에 거의 영향을 주지 않는 다는 것은 아주 자명하다. 그 이유는 판독 채널이 명목상 동작하고 있을 때에 (W2RINT)(180)에 의해 도입된 제로가 전치 증폭기의 제 1 단(110)의 제로보다 충분히 더 낮아서(대략 10 배 정도 더 낮음), 전체적인 판독 채널의 제로(즉 저 코너 주파수)는 (W2RINT)(180)에서의 제로에 의해 영향을 수신하지 않기 때문이다. 그러나, 일찌기 설명된 바처럼, 그럼에도 불구하고 적분기는 전치 증폭기 IC의 오프셋을 상당히 감소시킨다.
도 12는 제 1, 제 2 제어 엘리먼트를 구비한 전치 증폭기 IC를 가진 필터링 후의 실제적인 기록-판독간 외란을 도시한다. 기록-판독간 전이는 도에서 모멘트(I)에서이다. 외란은 음 피그(-P)의 높은 초기 피크를 가진다. 이전에 언급된 바처럼, 조정된 판독 모드의 개시는 외란이 20mV의 강도를 갖는 최종 발생에서의 개시로서 규정된다. 본 발명의 필터링 엘리먼트가 없는 회로에서, 조정 시간은 통상적으로 4 내지 10 마이크로초의 순차 상에 있다. 그러므로, 본 발명은 50의 팩터의 순차 상에서 평균 조정 시간에서의 향상을 제공한다.
기록-판독간 레지스터와 함께, 디스크 드라이브 제작자는 직렬 레지스터를 통해 프로그래밍함으로써 쉽게 기록-판독간 수행을 최적화할 수 있다. 이것은 또한 , 다른 매개변수가 판독 채널의 설계를 변화시킬 필요가 없이 테스트될 수 있기 때문에, 설계 주기를 감소시킨다.
본 발명이 형성되는 프로세스 또는 기술은 중요하지 않고 어떠한 표준 바이폴라, CMOS 또는 BiCMOS 프로세스도 사용될 수 있다.
본 발명의 바람직한 실시예가 도시되어 왔고 기술되어 왔을 지라도, 청구 범위에서 규정된 범위, 본 발명의 원리와 정신으로부터 벗어나지 않고 이들 실시예에서 변화가 형성될 수 있다는 것은 본 기술의 당업자에게 이해될 것이다.
본 발명의 많은 특징과 장점은 상술된 명세서로부터 자명하고, 그것은 본 발명의 진정한 정신과 범주 내에 있는 모든 그러한 장점과 특징을 포함하는 첨부된 청구범위에 의해서 의도된다. 수많은 수정과 변경이 본 기술의 당업자에게 쉽게 일어날 것이기 때문에, 본 발명을 예시되고 도시된 바로 그 구조와 동작으로 제한하는 것은 바람직하지 않고, 따라서 본 발명의 범주 내에 속하는, 모든 적합한 변경과 등가물은 의지될 수 있다.

Claims (13)

  1. 정보를 자기 매체에 기록하기 위한 기록 채널과 정보를 상기 자기 매체로부터 판독하기 위한 판독 채널을 포함하는 자기 정보 저장 장치에 있어서,
    상기 판독 채널은
    상기 자기 매체 상에 저장된 정보에 응답하여 정보 신호를 발생하는 센서와,
    출력과,
    상기 정보 신호를 증폭하고 상기 증폭된 정보 신호를 상기 출력에게 제공하기 위해 의도된 상기 출력과 상기 센서간에 접속된 신호 경로를 포함하고,
    상기 신호 경로는 상기 기록 채널이 활성화된 기록 모드로부터 상기 판독 채널이 활성화된 판독 모드로의 전이에 의해 상기 판독 채널에서 발생된 기록-판독간 외란(disturbances)의 시간 기간에 관계된 시간 의존 방식으로 변하는 제로를 가지는 필터를 포함하는 자기 정보 저장 장치.
  2. 제 1 항에 있어서,
    상기 신호 경로는 출력과 입력을 갖는 필터링 이득단을 포함하는 순방향 신호 경로, 상기 출력을 상기 필터링 이득단의 상기 입력에 접속하는 피드백 신호 경로를 포함하고,
    상기 피드백 신호 경로는 시간 의존 방식으로 변하는 폴을 가진 저역 통과필터(a low pass filter)━상기에 의해서 상기 순방향 경로에서 상기 시간 의존 제로를 발생시킴━를 포함하는 자기 정보 저장 장치.
  3. 제 2 항에 있어서,
    상기 저역 통과 필터는 가변 캐패시턴스━상기 캐패시턴스의 변화는 상기 저역 통과 필터의 상기 폴을 이동함━를 포함하는 자기 정보 저장 장치.
  4. 제 3 항에 있어서,
    매개변수의 유저 입력이 상기 캐패시턴스 값을 프로그램하도록 허용하는 직렬 인터페이스를 포함하는 자기 정보 저장 장치.
  5. 제 2 항에 있어서,
    상기 신호 경로는 상기 센서로 접속된 제 1 이득단, 출력 버퍼, 상기 제 1 이득단과 상기 출력 버퍼간에 종속 접속된(cascaded) 다수의 이득단을 포함하고,
    상기 필터링 이득단은 상기 다수의 이득단 중의 하나에 의해 포함되는 자기 정보 저장 장치.
  6. 단출력(stage output)과 단입력(stage input)를 갖는 최소한 한 개의 이득단을 갖는 순방향 신호 경로와,
    상기 단출력과 상기 단입력간에 접속된 저역 통과 필터━상기 저역 통과 필터는 시간과 함께 변하는 폴을 가지고, 이로써 상기 순방향 신호 경로에서 제로의 위치를 변화시킴━를 포함하는 피드백 경로를 포함하는 신호 경로를 포함하는 집적 회로.
  7. 자기 매체를 갖는 자기 저장 장치에서 사용되는 집적 회로에 있어서,
    기록 헤드는 정보를 상기 자기 매체에 기록하도록 의도되고,
    판독 센서는 상기 자기 매체로부터 정보를 판독하고 정보 신호를 발생하도록 의도되고,
    상기 집적 회로는 상기 정보 신호를 수신하고 증폭하도록 의도된 신호 경로를 포함하고,
    상기 신호 경로는 시간 의존 방식으로 제 1 주파수에서 제 2 더 낮은 주파수로 변하는 제로를 갖는 필터를 포함하는 자기 저장 장치에서 사용되는 집적 회로.
  8. 제 7 항에 있어서,
    상기 신호 경로는 입력과 출력을 갖는 최소한 한 개의 이득단을 포함하는 순방향 신호 경로와,
    상기 출력을 상기 최소한 한 개의 이득단에 접속하는 피드백 신호 경로를 포함하고,
    상기 피드백 신호 경로는 시간 의존 방식으로 제 3 주파수에서 제 4 더 낮은 주파수로 변하는 폴을 가진 저역 통과 필터━상기에 의해서 상기 순방향 신호 경로에서 상기 시간 의존 제로를 발생함━를 포함하는 자기 저장 장치에서 사용되는 집적 회로.
  9. 제 8 항에 있어서,
    상기 저역 통과 필터는 가변 캐패시턴스━상기 캐패시턴스의 변화는 상기 저역 통과 필터의 상기 폴을 이동함━를 포함하는 자기 정보 저장 장치에서 사용되는 집적 회로.
  10. 신호 경로에서 순환성 과도 외란━상기 외란은 강도가 피크로부터 쇠약해지는 초기 피크와 테일을 갖는 강도를 갖음━를 필터링하는 방법에 있어서,
    상기 신호 경로에 접속된 피드백 경로에서 저역 통과 필터━상기 필터는 제어 가능한 코너 주파수를 갖음━를 갖는 상기 신호를 필터링하는 단계와,
    (i) 상기 과도 외란의 상기 초기점에서, 상기 외란의 상기 피크를 실질적으로 필터하기 위해, 상기 저역 통과 필터의 상기 코너 주파수를 상기 제 1 주파수에 반복적으로(recurrently) 세팅하는 단계와,
    (ii) 상기 제 1 주파수에서 상기 제 2 더 낮은 주파수로의 상기 외란의 상기 쇠약과 관련된 시간 의존 방식으로 상기 필터의 감쇠를 감소시키는 단계를 포함하는 필터링 방법.
  11. 순환성 과도 외란━상기 외란은 재발생하는 초기점, 실질적으로 일관된 피크와 쇠약 특성을 갖음━에 종속된 신호를 전송하는 신호 경로와,
    상기 순환성 과도 외란을 필터링하는 필터링 수단━상기 필터링 수단은 상기 신호 경로에 접속된 피드백 경로에서 제어가능한 코너 주파수를 갖는 저역 통과 필터를 포함함━과,
    상기 외란이 높은 강도를 가질 때에는 상대적으로 높은 필터링을 제공하고, 상기 외란이 낮은 강도를 가질 때에는 상대적으로 낮은 필터링을 제공하기 위해, 상기 저역 통과 필터의 상기 코너 주파수를 반복적으로 변화시키기 위한 상기 필터링 수단에 접속된 제어 수단을 포함하는 집적 회로.
  12. 제 9 항에 있어서,
    상기 가변 캐패시턴스는 다수의 캐패시턴스와, 상기 저역 통과 필터에서 회로 내의 상기 캐패시턴스를 선택적으로 접속하는 다수의 스위치와, 회로 내에 스위칭 가능하게 접속됨에 선행하는 캐패시터 양단의 전압을 등화하는 등화 회로를 포함하는 자기 정보 저장 장치에서 사용되는 집적 회로.
  13. 제 12 항에 있어서,
    상기 등화 회로는 상기 캐패시턴스에 접속된 다수의 등화 스위치와, 상기 캐패시턴스에 접속되고 상기 대응하는 등화 스위치에 의해 유도되는 과도 전류에 반대 센스로 과도 전류를 유도하도록 제어되는 다수의 보상 디바이스━상기에 의해서 상기 가변 캐패시턴스의 스위칭 과도 전압을 최소화함━를 포함하는 자기 정보 저장 장치에서 사용되는 집적 회로.
KR1020017006593A 1999-09-28 2000-09-25 자기 매체 저장 장치에서 기록-판독간 조정 시간의 감소와최적화를 위한 집적회로 KR20010080588A (ko)

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