JP2003510747A - 磁気媒体記憶装置における書き込み−読み取り安定化時間の減少及び最適化のための回路 - Google Patents

磁気媒体記憶装置における書き込み−読み取り安定化時間の減少及び最適化のための回路

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Abstract

(57)【要約】 磁気記憶装置のための前置増幅器集積回路は、書き込みモードから読み取りモードへの移行によって誘発される書き込み−読み取り外乱の持続時間に関連する時間従属的形態で変化する低コーナー周波数(ＬＣＦ)を持つフィルタ（１５５）を順信号経路に含む。好ましくは、順信号経路内のフィルタ（１５５）は、順信号経路内に単位利得差動エミッタ・フオロワ及び該差動エミッタ・フォロワの周りにフィードバック経路内にローパスフィルタ(ＬＰＦ)によって形成されるが、この場合、ＬＰＦの極は、順経路内にＬＣＦの移動を達成するように動かされる。安定状態の読み取りモードにおいても、このようなフィルタ構成が読み取りチャネルにおけるＤＣオフセットを大幅に減少させる。ＬＰＦのキャパシタンスは、可変又はいくつかのスイッチ可能なキャパシタからなる。キャパシタンスの値は、シリアルインタフェースを介してプログラムされてもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、磁気媒体から情報を読み取る装置に関し、特に、その
ような装置の書き込み−読み出し安定化時間を最適化するための制御回路に関す
る。
【０００２】
【従来の技術】
磁気記録装置は、アナログ又はデジタル形式で磁気媒体に情報を書き込むため
に使用される。磁気媒体は、典型的には、バックアップのため使用されるコンピ
ュータ用の周知のコンパクト・カセット又は高密度ドライブにおいて使用される
ようなテープである。別の既知の磁気媒体は、例えばコンピュータにおけるプロ
グラム及びデータを格納するために使用されるフロッピー（登録商標）・ディス
ク又はハードディスクのようなディスクである。
【０００３】 磁気記録装置の読み取りチャネルは、磁気媒体に近接する磁気抵抗ヘッドとい
う形態のセンサを含む。磁性材料がセンサに対して動く時、磁性材料の局所方向
に従ってセンサに磁束が誘導され、それによって情報信号が生成及び増幅され、
その後復号される。
【０００４】 例えばコンピュータ・データの記憶又は音楽のデジタル記録のためデジタル形
式で情報が書き込まれる時、書き込みチャネルによって電流が生成され、その電
流が２進数"０"を書き込むため１つの方向及び"１"を書き込むため反対方向に薄
膜ヘッドを通過する。媒体がセンサ又は読み取りヘッドによって読み取られる時
、２進数"０"で記録された部分はヘッドにおいて１つの方向に電流を誘導し、２
進数"１"で記録された部分はヘッドにおいて反対方向に電流を誘導し、その後ビ
ット検出器によって復号される。
【０００５】 ハードディスク・ドライブは、典型的には、その両面が情報の読み取り及び書
き込みに使用される複数の磁気ディスクすなわち平板を含む。読み取りヘッド及
び書き込みヘッドが、ディスクの両面側に配置されるアーム上に搭載され、最近
のシステムにおいてはサーボ・パターンがディスク上に放射状パターンで埋め込
まれている。読み取り及び書き込みはサーボ・パターンに準拠して交互に実行さ
れる。
【０００６】
【発明が解決しようとする課題】
書き込み−読み出し安定化時間は、ドライブ容量に直接影響を与えるため、重
要な仕様である。書き込み−読み出し安定化時間は、書き込みチャネルが書き込
みを停止した後読み取りチャネルが安定して次のサーボ・フィールドを読み取る
ことができるために必要とされる時間と定義される。書き込みセクタの最後とサ
ーボ・フィールドの開始との間の磁気ディスクのギャップは、無駄な領域である
ので、最小限にされなければならない。
【０００７】 書き込み−読み取り移行の間の読み取りチャネルにとっての外乱は３つの発生
源から生じる。第１の発生源は、撓みケーブルである。撓みケーブルは、書き込
みヘッド及び読み取りセンサと読み書きチャネル回路に実装する集積回路とを電
気的に接続するために従来から使用されている。このケーブルは、相互に近接し
た複数の伝導体を有していて、これが干渉源となる。書き込みチャネル及び読み
取りチャネルは、典型的には、"前置増幅ＩＣ"と業界で呼ばれている単一集積回
路に実装されている。前置増幅器ＩＣは、装置における読み取り／書き込みヘッ
ドの組合せの各々に対する読み取り書込みペアとしてグループ化されたいくつか
の読み書きチャネルを持つ。集積回路における読み取りチャネル回路と書き込み
チャネル回路との物理的近接配置は、書き込みチャネルと読み取りチャネルとの
間の望ましくない容量性結合の発生源である。第３の発生源は、集積回路上の接
続ピン、接着ワイヤ及び接着パッドに起因するもので、これもまた望ましくない
結合の発生源である。これら発生源の各々から生じる外乱の読み取りチャネルの
出力への伝播を抑制して、ディスクから読み取った情報を復号する際のエラーを
回避する必要がある。一方、過度の抑制もまた実際のデータを適切に読み取るこ
とを妨げる。
【０００８】 読み取り書き込み外乱の正確な持続時間及び特性は、予測し難く、それは、上
述のようなヘッド、センサ、撓みケーブルなどの発生源の組立に依存し、従って
、そのような装置の製造業者によって組み立てられたハードディスク・ドライブ
のモデルの間で変動する。前置増幅器ＩＣを設計する時、設計者は、ディスク・
ドライブ製造業者によって提供される設計データ及びその製造業者の他のモデル
に関する経験に基づいて、干渉源をモデル化して、読み取りチャネルに関する干
渉抑制のための適切なフィルタを設計しなければならない。前置増幅器ＩＣを組
み立てた後、製造業者が意図したハードディスクにおいてそのＩＣがテストされ
る。過度に少ない抑制又は過度に多い抑制の場合、許容できない読み取りエラー
が発生し、設計者は、当該ＩＣのためのマスク・セットの変更及び修正されたフ
ィルタを備えた前置増幅器ＩＣの再組立を伴うＩＣフィルタの再設計を行わなけ
ればならない。そのような反復プロセスは、望ましくないことに、設計サイクル
を長くし、ＩＣ製造業者及びハードディスク・ドライブ又は他の磁気記憶装置の
製造業者にとってコストの増加をもたらす。
【０００９】 前置増幅器ＩＣに関する適切な設計に到達した後でさえ、ハードディスク・ド
ライブ製造業者は、前置増幅器ＩＣにおけるチップごとの変動のみならず、読み
取りセンサ、書き込みヘッド、撓みケーブル及びそれらの前置増幅器ＩＣとの接
続の組立におけるドライブごとの変動に関連する諸問題に直面する。すべてのエ
レメントが"仕様の範囲内"であったとしても、それらの外側許容限界に近いいく
つかのエレメントの組合せが、しばしば、許容範囲外の読み取りエラー率を持つ
ハードディスク・ドライブを生む。
【００１０】 当業界の現在の技術状態においては、設計サイクルにおいて上記の反復プロセ
スを避けるためＩＣ製造業者が利用できる適切なツールはなく、また、通常のチ
ップ単位変動及びヘッド／センサ／ケーブル接続における変動から派生する読み
取りエラー問題を解決するためにドライブ製造業者が利用できる適切なツールは
ない。
【００１１】 従って、書き込み−読み取り安定化時間の低減を可能にする装置に対する必要
性が存在する。また、設計サイクルの反復を必要とすることなく書き込み−読み
取り補正の持続時間及び強度を容易に最適化することができるように、書き込み
−読み取り補正の持続時間及び強度をユーザがプログラムすることを可能にする
方法に対する必要性も存在する。
【００１２】
【課題を解決するための手段】
一般的に述べれば、本発明の１つの局面に従って、磁気情報記憶装置は、磁気
媒体に情報を書き込むための書き込みチャネル及び該磁気媒体から情報を読み取
るための読み取りチャネルを備える。該読み取りチャネルは、前記磁気媒体上に
記憶された情報に応答して情報信号を生成するセンサを含む。信号経路が前記セ
ンサに接続され、前記情報信号を増幅し、増幅した該情報信号を供給する。前記
書き込みチャネルが活動状態にある書き込みモードから前記読み取りチャネルが
活動状態にある読み取りモードへ移行する時、該移行が前記読み取りチャネルに
書き込み−読み取り外乱を誘発する。前記信号経路は、前記書き込み−読み取り
外乱の振幅に関連する時間従属的形態で周波数を変えるゼロを有するフィルタを
含む。
【００１３】 時間従属的形態で前記フィルタの低コーナー周波数(すなわちＬＣＦ)を変化さ
せることによって、前記フィルタの減衰がどのような書き込み−読み取り外乱に
もおおむね一致するように設定される。一般的に、これは、外乱の振幅が高いと
予想される場合に高いフィルタリングを可能にし、また、外乱が低いと予想され
る場合に低いフィルタリングを可能にする。読み取りチャネルのフロントエンド
に固定減衰フィルタを持つ従来技術システムの場合のように過剰又は過少フィル
タリングを行わないことによって、既知のシステムに比較してエラー率の減少及
び移行時間の減少が可能とされる。
【００１４】 本発明の第２の局面に従って、前記順信号経路が、フィルタリング利得段と呼
ばれる少なくとも１つの利得段を含み、該順信号経路における前記時間従属的フ
ィルタが、時間従属的に変動する極を持つローパスフィルタを有するフィードバ
ック経路によって提供される。この場合、該ローパスフィルタは、前記フィルタ
リング利得段の出力をその入力に接続する。フィードバック経路におけるローパ
スフィルタの極の変動が当該順経路における前記ゼロを変化させ、従って、前記
読み取りチャネルにおける前記低コーナー周波数を変化させる。好ましくは、前
記フィルタリング利得段は、エミッタ・フォロワであり、従って、広い帯域、単
位利得及びバッファ段として前置増幅器ＩＣにおけるバッファ段としての共通使
用という利点を持つ。最初の２つの利点は、設計制約を少なくすることによって
フィードバック系を単純化し、一方、後者の利点は、例えばバッファが既に存在
しているような読み取りチャネルのどのような位置にでもフィードバック系を配
置することができることを意味する。
【００１５】 本発明の第３の局面に従って、書き込み−読み取り移行によって引き起こされ
、相対的に高い初期ピーク振幅及びそれに続く長い尾部の減衰振幅を持つような
タイプの信号経路における外乱を効率的にフィルタリングするため、第３の相対
的に高い周波数から第４の相対的に低い周波数へ前記ローパスフィルタの極を変
化させることによって前記順経路におけるゼロが第１の相対的に高い周波数から
第２の相対的に低い周波数へ変化するようにセットされる。
【００１６】 本発明の第４の局面に従って、前記ローパスフィルタが可変キャパシタンスを
含み、該キャパシタンスの変化がローパスフィルタの極を動かす。好ましくは、
該可変キャパシタンスは複数の切り替え可能コンデンサを含む。これらコンデン
サが当該回路に切り替えられる時の過渡電流を回避するため、これらコンデンサ
の各接触ノード上の電圧を均等にする等化回路が備えられる。
【００１７】 本発明の第５の局面に従って、ハードディスク・ドライブ製造業者のようなユ
ーザが(直列インタフェースのような)ユーザ・インタフェースを経由して該ユー
ザ・インタフェースの時間従属的特性を制御するようにプログラムすることの可
能なプログラム可能コントローラを前記磁気情報記憶装置が含む。
【００１８】 本発明の第５の局面に従って、読み取りチャネルの前記順信号経路は複数の利
得段を含む。前記時間従属的ゼロの位置は前記第１の利得段よりも信号経路の出
力部に近い信号経路のバックエンドにある。これは、読み取りチャネルのＤＣオ
フセットを減少させるのに役立つ。オフセットは、出力部の差動ＤＣコンポーネ
ントと入力部の差動ＤＣコンポーネントととの間の相違であり、それらコンポー
ネントにおける不一致、増幅器差動不一致及び配線の渦流抵抗によって引き起こ
される。
【００１９】 本発明の別の局面は、１つ又は複数の上記機能を備えた読み取りチャネルを含
む前置増幅器ＩＣに関する。
【００２０】 本発明の更なる局面は、信号経路における信号の中の過渡的外乱の反復発生を
フィルタリングする方法である。該外乱は初期的ピークと該ピークから下降する
尾部とを含む大きさを有する。該方法は、前記信号経路に接続されたフィードバ
ック経路において制御可能なコーナー周波数を持つローパスフィルタを用いて前
記信号をフィルタするステップ、及び、(i)前記過渡的外乱の開始点において外
乱のピークを実質的にフィルタするように前記ローパスフィルタのコーナー周波
数を第１の周波数に設定するサブステップ及び(ii)前記第１の周波数から第２の
一層低い周波数への外乱の下降に関連した時間従属的形態で前記フィルタの減衰
を減少させるサブステップを繰り返すステップを含む。この方法の別の局面に従
って、前記外乱は装置におけるイベントによって引き起こされ、該方法が、前記
イベントを検出して前記フィルタを第１の減衰レベルにセットするステップを更
に含む。本発明の更に別の局面に従って、前記信号経路におけるゼロを第１の周
波数から第２の一層低い周波数へ動かすことによって前記減衰レベルは前記第１
のレベルから一層低い第２のレベルへ変えられる。
【００２１】 上記を含む本発明の目的、機能及び利点は、以下の詳細な記述及び図面 によって明らかとなるであろう。
【００２２】
【発明の実施の形態】I. 時間従属的フィルタの使用による書き込み−読み取り安定化時間の低減 図１は、本発明に従った１つのタイプの(この場合大容量データ記憶用ハード
ディスク・ドライブである)磁気記憶装置１０の概要を示している。装置１０は
、回転ディスク１の対応する面に対して書き込みヘッド及び読み取りセンサを放
射状に配置するそれぞれ対応するサーボ制御アーム４に取り付けられている複数
の磁気ディスク(簡略化のため１Ａ、１Ｂの２つだけが図示されている)と書き込
みヘッド２Ａ１、２Ａ２；２Ｂ１、２Ｂ２及び読み取りセンサ３Ａ１、３Ａ２；
３Ｂ１、３Ｂ２という複数のペアとを含む。アームのサーボ制御及び回転ディス
クの速度は当業界において周知であり、本発明に関係するものではないが、それ
らが種々のサーボモータ、センサ及び制御回路を含む点は理解されることであろ
う。
【００２３】 前置増幅器ＩＣ５は複数の書き込みチャネル６Ａ１、６Ａ２；６Ｂ１、６Ｂ２
及び複数の読み取りチャネル７Ａ１、７Ａ２；７Ｂ１；７Ｂ２を含み、各書き込
みチャネルはディスク１Ａ、１Ｂのそれぞれの面側へ情報を書き込むようにそれ
ぞれの書き込みヘッドを駆動し、各読み取りチャネルは、ディスク１Ａ、１Ｂの
それぞれの面側から情報を読み取るようにそれぞれの読み取りヘッドを駆動する
。これらの書き込み及び読み取りチャネルは、従来技術に従ってペア形態でグル
ープ化され、前置増幅器ＩＣの対ヘッド部すなわちヘッド・インタフェース部分
５Ａを形成する。ＩＣ５は、撓みケーブル相互接続８を経由して読み取りセンサ
及び書き込みヘッドに結合される。撓みケーブル８は、前置増幅器ＩＣ５の接続
ピン／バンプ９を経由して読み書きチャネルに書き込みヘッド及び読み取りセン
サを電気的に接続する。ＩＣ５は、更に、バックエンド読み取り部分５Ｃ及びフ
ロントエンド書き込み部分５Ｂを含む。フロントエンド読み取り部分は、各読み
取りセンサに関する第１の利得段を含み、一方、バックエンド読み取り段は、複
数の利得段及びフロントエンド読み取りチャネルのすべてに共通な制御回路を含
み、どの読み取りセンサがディスク１Ａ、１Ｂから情報を読み取るように選択さ
れるかに従ってフロントエンド読み取りチャネル７Ａ１、７Ａ２、７Ｂ１、７Ｂ
２に選択的に接続される。
【００２４】 ハードディスク・ドライブにおける前置増幅器ＩＣ５は、情報を読み取るため
少なくともイコライザ及びビット検出器を含む更なるＩＣ１１に接続される。
【００２５】 前述のように、ディスク・ドライブ装置がディスクへの情報書き込みからディ
スクからの情報読み取りへ移行する時、この書き込み−読み取り移行が、相互接
続８、接続ピン及び接着ワイヤ９並びにＩＣ５上の読み書きチャネル・フロント
エンド回路の物理的近接による読み取りチャネルに対するスプリアス外乱を誘発
する。図２Ａは、書き込み−読み取り移行に起因する典型的外乱の電圧波形を示
すグラフである。時間"Ｉ"において、書き込み−読み取り移行が発生し、時間間
隔Ａとの間に外乱が急速にピークＰに達する。外乱は、急速に減衰して時間Ｂに
おいてゼロ電圧を通過し、時間Ｃにおいて負のピーク("−Ｐ")に達する。マイク
ロ秒の単位の時間間隔(例えば間隔Ｃ−Ｆ,...ｎ)にわたって、外乱は、長い尾部
を持ち、負のピークからゼロ電圧へ向かって減衰してゆく。図２Ａの波形は、例
示の目的にすぎず、読み取りセンサ、書き込みヘッド、撓み相互接続及び前置増
幅器ＩＣの組合せの各々がそれに応じて異なる波形を生成する。しかしながら、
高速デジタル・ハードディスク・ドライブにおける書き込み−読み取り外乱に関
する波形は、典型的には、高い初期ピーク、負のピーク及び(例えば間隔Ａ−Ｆ,
...ｎのような)時間間隔にわたって減衰する長い尾部を持ち、コンポーネント・
テストを通して測定及び特性化可能である点は確認されている。
【００２６】 図３Ａは、読み出し／書き込みチャネルＩＣの範囲内の復号回路によって復号
されるように読み取りセンサ３からの信号を増幅する複数の(例えば３−５の)利
得段を持つ本発明に従った読み取りチャネル１００のブロック図である。ＭＲ読
み取りセンサ３は、読み取りチャネル１００の順信号経路１６０における複数の
利得段１１０、１１５、１２０及び１２５(Ｇｍ１、Ｇｍｎ、Ｇｍｎ＋１、Ｇｍ
ｎ＋２)を経由して出力バッファ１３０に結合されている。利得段１１０、１１
５、１２０及び１２５は、連係して、出力バッファ１３０を経由してイコライザ
１４５及びビット検出器１５０に増幅された情報信号を提供する。イコライザ１
４５及びビット検出器１５０は、復号回路の一部を形成するように連動し、アナ
ログ情報信号を一連の連続したデジタル・ビットへ変換する。次に、一連の連続
したデジタル・ビットは、磁気媒体に書き込まれた時の情報の符号化形態に応じ
たアルゴリズムに従って復号される。
【００２７】 読み取りチャネルのフロントエンド(すなわち段１１０)に持ち込まれる過渡電
流がバッファ１３０の出力部に到達しないように当該過渡電流を抑制するため、
時間従属的ゲイン特性を持つフィルタ１５５が読み取りチャネル１００の順信号
経路１６０に導入される。図２Ｂは、フィルタ１５５の機能を示す。書き込み−
読み取り移行のピーク間隔に対応する図２Ａの初期時間間隔Ａにおいて、フィル
タは、線"Ａ"によって例示されている相対的に高いＬＣＦＡ(低利得)を持つ。時
間の経過と共に、フィルタ１５５のＬＣＦは、フィルタ１５５のＬＣＦの時間的
シフト(図２Ｂにおける右から左へのシフト)によって図示されているように、書
き込み−読み取り外乱の減衰特性におおむね対応する形態で減少される。このよ
うにして、外乱の振幅(周波数)が図２Ａに示されているように時間Ａより小さい
と一般的に予想される時間Ｃにおいては、時間従属的フィルタは、所与の周波数
において相応に増大された利得(減少されたアテニュエーション)を持つ。外乱の
振幅(周波数)が最小量である時間"ｎ"において、フィルタ１５５は、読み取りセ
ンサによる磁気媒体からのデータの適切な読み取りに悪い影響を与えないように
選択されるＬＣＦ(ＬＣＦｎ)及び利得"ｎ"を持つ。時間"ｎ"で始まりその後に続
く時間は、読み取りモードにある時の読み取りチャネルの"安定"状態とみなされ
る。この例におけるフィルタの利得におけるステップ数は、例示の目的にすぎず
、アプリケーションの要件に従って変わり得る。
【００２８】 利得段１１０は、ＩＣ５のフロントエンド部分に存在し、そのような利得段１
１０の１つが、読み取りチャネルの各々に対して存在する。利得段１１５、１２
０、１２５、フィルタ１５５及び出力バッファ１３０は、ＩＣ５のバックエンド
回路に配置され、すべての読み取りチャネルに対して共通である。イコライザ１
４５及びビット検出器１５０は、従来技術に従って、別のＩＣ１１上に配置され
ている。
【００２９】 オフセットを一層効果的に減少させるため、好ましくは、読み取りチャネルの
"バックエンド"回路にゼロが導入される。"バックエンド"回路は、利得段が初期
利得段１１０よりもバッファ１３０に近いことを意味する。出力の近くにゼロを
置くことによって、オフセットを持ち込むような後続の段はないか又はほとんど
なく、ゼロは反対にすべての先行回路のオフセットを減少させる。図３Ａに示さ
れているように、フィルタは出力バッファ１３０に接続される。
【００３０】 以下に使用される用語"極(pole)"は、複素数変数s=jT=j2πfの値として定義さ
れ、この場合、伝達関数A(s)=(無限大)である。"ゼロ"は、A(s)=0である場合の
ｓの値として定義される。代替的に、文脈の必要性に応じて、極又はゼロは、伝
達関数がそれぞれ無限大又はゼロである場合の周波数の観点から定義される。
【００３１】 １つの好ましい実施形態(図３Ｂ参照)において、順経路におけるフィルタ１５
５は、順経路においてエミッタ・フォロワとして実施されている単位利得段１２
０の周りのフィードバック経路１６５におけるローパスフィルタ("ＬＰＦ")１３
５によって実施される。ＬＰＦ１３５は、かなり高い周波数Ｆ１から相対的に低
い周波数Ｆ２まで変動することができる単一の(支配的)極を持つ。この回路は、
閉ループ構成の時、順経路にゼロを導入する。このゼロの位置は、高い周波数Ｆ
１から比較的低い周波数Ｆ２までのフィードバック経路における極の周波数の変
動の結果として、高周波ＦＡから低周波Ｆｎまで変動する。ＬＰＦ１５５の極の
位置の変動は、図２Ｂに示されているように、順経路１６０において作成される
ゼロのＬＣＦを変化させる。
【００３２】 換言すれば、図２Ａに示されているように、書き込み−読み取り過渡電流は、
読み取られている信号周波数より低い周波数である。時間領域において、(Ｉ点
からＢ点までの)第１のピーク部分は、Ｂ点から始まってｎ点までの尾部より高
い周波数にある。本発明において、書き込み−読み取り外乱周波数の性質に関す
るこの情報を使用して、信号経路のＬＣＦが変えられる。ピーク部分の時間間隔
の間、ＬＣＦは、パルスＩ−Ｐ−Ｂの周波数より高くなければならない。Ｂ点の
後、尾部を制御するため、ＬＣＦは一層小さくされる。
【００３３】 (１００ｎｓという単位のきわめて短い初期的時間の間に)読み取りチャネル１
００を起動するように読み取り信号がオンに切り替えられた後、読み取りフロン
トエンドからの過渡電流が非常に大きい時(例えば図２の時間間隔Ａ)、順経路に
おける有効ゼロが高い周波数ＦＡで保たれる。これによって、高周波数ＦＡが書
き込み−読み取り外乱の周波数より高いので、出力バッファ１３０に到来する書
き込み−読み取り外乱のほとんどが取り除かれ、初期ピークＰ(図２Ａ)の最大ア
テニュエーションが達成される。初期持続時間Ａの後、順経路における有効ＬＣ
Ｆは、図２Ａにおける時間Ｂ、Ｃ、Ｄにおおむね対応する比較的低い周波数ＦＢ 、ＦＣ、ＦＤを通るように動かされる。最終的に、ＬＣＦは周波数Ｆｎに達し、
読み取りチャネルが読み取りモードにある間、そこに保持される。このようなＦ Ａ からＦｎへの移行が、書き込み−読み取り外乱の長い尾部を補正する。このよ
うにして、外乱の絶対値及び周波数が高い時最大アテニュエーションがあり、外
乱の絶対値及び周波数が小さい時比較的小さいアテニュエーションがあるように
、順経路における有効フィルタ１５５のＬＣＦが動かされる。ＬＣＦのエンドポ
イントはデータの正常な読み取りを妨げないようなものである。すなわち、ＬＣ
Ｆの周波数はデータ周波数より非常に低い。
【００３４】 これは、また、読み取りチャネル全体のオフセットを同時に大幅に減らす。段
１２０の利得が１単位であるので、オフセットの減少は、フィードバック経路１
６５の利得に大体反比例する。一層正確に述べれば、伝達関数は、(A120/(1+(A1 20 )(A165))に等しい。ただし、A120は段１２０の利得(１単位)であり、A165はＬ
ＰＦ１３５とＧｍ段１４０との結合された利得である。本実施形態において、Ｌ
ＰＦ１３５とＧｍ段１４０との結合された利得は、ＬＣＦｎにおいて約２０であ
るので、オフセットは２１というファクタによって減らされる。
【００３５】 ＬＰＦ１３５の出力は電圧信号である。前の利得段(この場合段１１５)の出力
部において順経路へフィードバックするためＬＰＦ１３５の電圧出力を電流に変
換する差動回路Ｇｍｆフィードバック段１４０がフィードバック経路１６５に含
まれる。ここでは、フィードバック・ループ１６５は最後の利得段１２５の周囲
ではなく利得段１２０の周囲に示されている。
【００３６】 図４Ａは、利得段１１５及び単位利得段１２０の回路図を示している。単位利
得段１２０は、上方電圧電源レールＶＰと下方電圧電源レールＶＮとの間で動作
する。利得段１１５は、負荷抵抗器ＲＬ１、ＲＬ２と相互コンダクタンス・トラ
ンジスタＴ１ｎ、Ｔ１ｐとの間にそれぞれ接続されたカスコード・トランジスタ
Ｔｃ１、Ｔｃ２を含む。この段の利得は、率Rl1/Re1(Rl1=Rl2;Re1=Re2)と等しい
。Ｇｍ段１４０からの出力信号電流は、Ｇｍ段１４０が容量的に順経路の信号経
路に負荷をかけないようにカスコード・トランジスタＴｃ１、Ｔｃ２の下にフィ
ードバックされる。段１１５は(負荷抵抗器Ｒｌ１／Ｒｌ２を考慮することのな
い)相互コンダクタンス段であるので、前方利得段からの入力信号電圧Ｖｉｐ、
Ｖｉｎは、トランジスタＴ１ｎ、Ｔ１ｐのベースに適用され、これら装置によっ
て電流ｉｇｐ、ｉｇｎに変換される。Ｇｍ段１４０からの電流Ｇｐｃｐ、Ｇｐｃ
ｎがそこから減じられ、負荷抵抗器ＲＬ１、ＲＬ２間に与えられ、段１２０に対
する信号電圧ｇｏｐ、ｇｏｎが生成される。
【００３７】 段１２０の回路ブランチ１２０ａは、第１のバイポーラ・トランジスタＴ２ｎ
及びトランジスタＴ２ｎのエミッタをバイアスする電流源Ｉ３を含み、回路ブラ
ンチ１２０ｂは、第２のバイポーラ・トランジスタＴ２ｐ及びトランジスタＴ２
ｐのエミッタをバイアスする電流源Ｉ４を含む。差動電圧ｇｏｐ及びｇｏｎは、
トランジスタＴ２ｐ、Ｔ２ｎのベースに与えられる。出力は、次の利得段１２５
及びＬＰＦ１３５に供給される差動電圧ｆｏｌｐ、ｆｏｌｎである。段１２０は
エミッタ・フォロワであって、単位利得バッファの機能を果たすので、差動出力
電圧は、この段に関する差動入力電圧とほぼ同じ大きさである。
【００３８】 図４Ｂは、時間変動ＬＰＦ１３５及びｇｍ段１４０に関する回路図を示してい
る。(積分器とも呼ばれる)ＬＰＦは、ＬＰＦ１３５の極の位置を変動させる多数
のＭＯＳスイッチ及びコンデンサを含む。ＬＰＦへの入力は、段(Ｇｍｎ＋１)１
２０からの差動出力である電圧信号ｆｏｌｎ、ｆｏｌｐである。信号ｆｏｌｎ、
ｆｏｌｐはバイポーラ・トランジスタＴ３ｐ、Ｔ３ｎのベースに接続される。ト
ランジスタＴ３ｐ、Ｔ３ｎの各々のエミッタはそれぞれの抵抗器Ｒ６、Ｒ７を経
由して電流源Ｉ５に接続され、電流源Ｉ５の出力は下方電圧供給レールＶＮに接
続される。トランジスタＴ３ｎのコレクタは、線Ｌ１を経由して負荷抵抗Ｒ４に
並列に接続された電流源Ｉ６の出力に接続される。同様に、トランジスタＴ３ｐ
のコレクタは、線Ｌ２を経由して小さい負荷抵抗Ｒ５に並列に接続された電流源
Ｉ７の出力に接続される。電流源Ｉ６、Ｉ７の目的は、ノードＩｐｆｎ、Ｉｐｆ
ｐの動作ポイントを効果的に選択することである(さもなければI5/2*RLであろう
)。線Ｌ１とＬ２との間に複数のコンデンサＣ０、Ｃ１、Ｃ２、Ｃ３及びＣｎが
接続されていて、コンデンサＣ０は固定型であり、残りのコンデンサは制御可能
である。コンデンサＣ１、Ｃ２、Ｃ３及びＣｎはＭＯＳ装置Ｍ１Ａ、Ｍ１Ｂ；Ｍ
２Ａ、Ｍ２Ｂ；Ｍ３Ａ、Ｍ３Ｂ；及びＭｎＡ、ＭｎＢを経由して線Ｌ１及びＬ２
にそれぞれ接続される。装置Ｍ１Ａ、Ｍ１Ｂのゲートは制御電圧Ｖ１を受け取り
、装置Ｍ２Ａ、Ｍ２Ｂのゲートは制御電圧Ｖ２を受け取り、装置Ｍ３Ａ、Ｍ３Ｂ
のゲートは制御電圧Ｖ３を受け取り、同様に、装置ＭｎＡ、ＭｎＢのゲートは制
御電圧Ｖｎを受け取る。これら制御電圧は、ＬＰＦ１３５の極の位置を変えるた
め線Ｌ１と線Ｌ２との間でコンデンサＣ１−Ｃｎを選択的に接続するように、供
給される。ＬＰＦ１３５の出力は、差動電圧Ｌｐｆｎ、Ｌｐｆｐである。
【００３９】 これら差動出力は、それぞれのバイポーラ・トランジスタＴ４ｐ、Ｔ４ｎにバ
イアスをかける電流源Ｉ８、Ｉ９を含む更なるエミッタ・フォロワ・バッファ段
に提供される。この段の差動出力は、信号電圧Ｌｐｆｂｎ、Ｌｐｆｂｐである。
【００４０】 フィードバックｇｍ段１４０は、第１のブランチ１４０ａ及び第２のブランチ
１４０ｂを含む。第１のブランチ１４０ａは、コレクタ、第１の差動入力電圧Ｉ
ｐｆｂｎを受け取るように接続されたベース、及び電流源Ｉ１０によってバイア
スされたエミッタを有するバイポーラ・トランジスタＴ５ｐを含む。同様に、第
２のブランチ１４０ｂは、コレクタ、差動入力電圧Ｉｐｆｂｐを受け取るように
接続されたベース、及び電流源Ｉ１０によってバイアスされたエミッタを有する
バイポーラ・トランジスタＴ５ｎを含む。トランジスタＴ５ｐ、Ｔ５ｎのエミッ
タは、それぞれの抵抗器Ｒ１５、Ｒ１６を経由して電流源Ｉ１０に接続される。
加えて、電流源Ｉ１１及び電流源Ｉ１２が、上方電源レールＶＰとトランジスタ
Ｔ２ｎ、Ｔ２ｐとの間でブランチ１４０ａ、１４０ｂにそれぞれ接続される。
【００４１】 ｇｍ段１４０の出力は、(図４Ａに示されている)順信号経路における先行増幅
器段１１５(Ｇｍｎ)に接続される出力部４３、４４において提供される電流Ｇｐ
ｃｐ及びＧｐｃｎである。電流源Ｉ１０は、トランジスタＴ５ｎ、Ｔ５ｐのエミ
ッタにバイアス電流を提供する。相互コンダクタンス段であるトランジスタＴ５
ｎ、Ｔ５ｐは、小さい差動信号電圧Ｌｐｆｂｎ、Ｌｐｆｂｐを信号電圧Ｌｐｂｆ
、Ｌｐｆｂｐに比例する電流Ｇｆｃｎ、Ｇｆｃｎに変換する。電流源Ｉ１１、Ｉ
１２は、出力部Ｇｆｃｐ、ＧｆｃｎにおけるＤＣ電流が実質的にゼロであり、従
って、先行利得段段１１５の動作に負荷及び影響を与えないように、トランジス
タＴ５ｎ、Ｔ５ｐのコレクタによって引き出された電流を置き換える。理想的に
は、読み取りチャネルの動作の間ＤＣ電流が順信号経路の負荷抵抗器ＲＬを流れ
ないように、I11=I12=(I10/2)である。
【００４２】 過渡電流を最小にするため、ＬＰＦ１３５におけるＭＯＳスイッチは非常にゆ
っくりと切り替えられなければならない。図５は、初期の比較的高い周波数Ｆ１
から低い周波数Ｆ２へのＬＰＦ１３５の極の時間従属運動を達成するため、制御
電圧ＶＣ１−ＶＣｎを生成してＬＰＦ１３５のＭＯＳスイッチのゲートを駆動す
る回路の１つの可能な実施形態を示す。この例においては、入力ＲｄＤＥＬで受
け取ったＲＥＡＤ制御信号に応答して制御電圧を生成するためＲ−Ｃ梯子構造が
使用されている。回路１７０の出力は、ＬＰＦ１３５(図４Ｂ)の可変コンデンサ
回路のＭＯＳスイッチを制御する制御電圧ＶＣ１、ＶＣ２、ＶＣ３及びＶＣｎで
ある。
【００４３】 入力ＲｄＤＥＬで受け取られる読み取り制御信号は、抵抗器Ｒ６５１を介する
電源レールＶＰ、ＶＮの間で切り替え可能な電流経路６７９を定義するＰＭＯＳ
スイッチＴ６７２及びＮＭＯＳスイッチＴ６７３のゲートを駆動する。抵抗器Ｒ
６５２を経由してＰＭＯＳ、ＮＭＯＳトランジスタＴ６７４、Ｔ６７５という第
２のペアのゲートを駆動するように電流経路６７９が接続されている。コンデン
サＣ６６０及び抵抗器Ｒ６５１と、コンデンサＣ６６２及び抵抗器６５２とが、
第１のＲＣ時定数を定義する。トランジスタＴ６７４、Ｔ６７５は、直列に連結
された抵抗器Ｒ６５３、Ｒ６５４を経由してレールＶＰ、ＶＮの間で第２の切り
替え可能な電流経路６８０を定義する主電流経路を有する。抵抗器Ｒ６５５を経
由する第３の切り替え可能な電流経路６８１を同様に定義するＰＭＯＳ、ＮＭＯ
ＳトランジスタＴ６７６、Ｔ６７７という第３のペアのゲートを駆動するように
電流経路６８０が接続されている。トランジスタＴ６７８が抵抗器Ｒ６５３の周
囲に接続されている。非伝導性を与えるため制御信号ＶＣ２ＤＥＬがトランジス
タＴ６７８のゲートに適用される時、２つの抵抗器Ｒ６５３、Ｒ６５４と２つの
コンデンサＣ６６４、Ｃ６６５との組合せによって第２のＲＣ時定数が定義され
る。御信号ＶＣ２ＤＥＬがトランジスタＴ６７８に伝導性を与えるように供給さ
れる時、抵抗器Ｒ６５３は分路され、抵抗器Ｒ６５４と２つのコンデンサＣ６６
３、Ｃ６６４との組合せによって(第３のＲＣ時定数より短い)第４のＲＣ時定数
が定義される。第３及び第４の時定数は、スイッチＴ６７４、Ｔ６７５がオンに
される時とスイッチＴ６７６、Ｔ６７７がオンにされる時との間の時間間隔を定
義する。抵抗器Ｒ６５５及びコンデンサＣ６６６のＲＣペアによって定義される
第５の時定数と抵抗器Ｒ６５６及びコンデンサＣ６６８のＲＣペアによって定義
される第６の時定数との組合せが、スイッチＴ６７６、Ｔ６７７がオンにされる
時と制御電圧ＶＣ３の生成との間の時間間隔を制御する。制御信号ＶＣ４とＶＣ
３との生成の間及びＶＣｎとＶＣ４との間の時間経過を定義する後続の時定数が
Ｒ６５７、Ｃ６６９；Ｒ６５８、Ｃ６７０；及びＲ６５９、Ｃ６７１という更な
るＲＣペアによって定義される。
【００４４】 回路１７０は次のように動作する。図６に示されているように、入力ＲｄＤＥ
Ｌが(書き込み−読み取り移行に対応する)論理低から論理高へ移行する時、Ｒｄ
Ｄｅｌが約０.７ＶというスイッチＴ６７３しきい値電圧に到達するとスイッチ
Ｔ６７２がオフし、スイッチＴ６７３がオンとなる。これは、下側電源レールＶ
Ｎを接続して、抵抗器Ｒ６５１、Ｒ６５２及びコンデンサＣ６６０、Ｃ６６２の
ＲＣ時定数によって制御された制御信号ＶＣ２を生成する。信号ＶＣ１は、図６
に示されているように、信号ＲｄＤｅｌが論理低であるという前の状態のため、
初期的に高い。この信号ＶＣ１が減少するにつれて、ＮＭＯＳスイッチＴ６７５
はオフし、ＰＭＯＳスイッチＴ６７４がオンする。これは、更なるスイッチＴ６
７６、Ｔ６７７を電源レールＶＰへ接続し、このため、スイッチＴ６７７がオン
し、スイッチＴ６７６がオフする。スイッチＴ６７７がオンすると、出力ＶＣ２
、ＶＣ３、ＶＣｎがレールＶＮに接続され、それぞれの遅延とスイッチＴ６７７
との間の介入時定数に基づく時間遅延を持つ制御電圧ＶＣ２、ＶＣ３、ＶＣｎが
これら出力において生成される。スイッチＴ６７８は、制御信号ＶＣ２ｄｅｌに
従って抵抗器Ｒ６５３の周囲に分路を作成することによって、制御信号ＶＣ１と
ＶＣ２との間の時定数を選択的に変更する調整スイッチの役目を果たす。
【００４５】 制御入力信号ＩＮＴＰＵＬＳＥ、ＲｄＤｅｌ、ＲｄＤｅｌ２、及び、回路１７
０によって生成されＬＰＦ３５のＭＯＳスイッチを駆動する制御電圧ＶＣ１乃至
ＶＣ４は、典型的には、図６に示されるような様態を示す。図４Ｂの可変コンデ
ンサのＭＯＳスイッチに関する低速切り替え信号は他のいくつかの方法で生成す
ることが可能である。それらの方法は、図５の例及び図６の波形の観点から当業
者によって容易に実施されることができるであろう。
【００４６】 図７は、ＬＰＦ１３５の範囲内の可変キャパシタンス回路の代替実施形態であ
る。安定的読み取りモードに入る観点からの前置増幅器回路に対する主要必要条
件は、２０ｍＶより上のＤＣ過渡電流が存在しないことである。換言すれば、こ
のレベルより上の差動ＤＣ過渡電流が最後に発生する時点で安定読み取りモード
が開始すると定義される。従って、ＬＰＦにおけるコンデンサの切り替えが差動
ＤＣ過度電流を誘導しないことが重要である。コンデンサが回路に切り替えられ
る時、ＬＰＦ１３５におけるコンデンサＣ２−Ｃｎの各ノードの電圧が異なって
いると、異なる電圧によってコンデンサが放電し急速に過渡電流が発生する。更
に重要な点であるが、読み取りモードの始動に先行して、キャパシタンスがノー
ドＬｐｆｎ、Ｌｐｆｐに反映されないので、フィルタ１３５の極は、コンデンサ
Ｃ１−Ｃｎが回路に切り替えられる前に、高い周波数で始まる。
【００４７】 図７は、図４Ｂに対応するコンデンサＣ０−Ｃｎ及びＰＭＯＳスイッチＭ１Ａ
−Ｍ１ｎ、Ｍ１Ｂ−Ｍ１ｎを示している。加えて、図７は、コンデンサが回路に
切り替えられる前に、コンデンサＣ１−Ｃｎの両側のノードの電圧を均等にする
回路を示している。トランジスタＴ８１Ａが、ブランチＬ３に接続され、ダイオ
ード結合トランジスタＴ８２Ａのコレクタに接続したエミッタを持つ。トランジ
スタＴ８１Ａのベースは、ブランチＬ１に接続され、ノードＬｐｆｎと同じ電位
にある。かくして、トランジスタＴ８２Ａのベースは、ノードＬｐｆｎの下にあ
って１ダイオード電圧降下である。トランジスタＴ８３Ａは、トランジスタＴ８
２Ａのベースに接続したベース及び電流源Ｉ１３を介してレールＶＰに接続した
エミッタを有する。電流源Ｉ１３とトランジスタＴ８３Ａのエミッタとの間のノ
ードＬｐｆｍＡは、トランジスタＴ８２Ａのベースより上にあって１ダイオード
電圧降下であるので、ノードＬｐｆｎと同じ電圧にある。異なる電流及びトラン
ジスタ間の不一致によるベースとエミッタとの電圧差は、トランジスタＴ８２Ａ
、Ｔ８３Ａの適切な寸法を決定してノードＬｐｆｎとＬｐｆｍＡとの間の電圧等
価を達成することによって、解決される。ノードＬｐｆｍＢがブランチＬ２にお
けるノードＬｐｆｐと同じ電位にあるように、トランジスタＴ８１Ｂ、Ｔ８２Ｂ
、Ｔ８３Ｂが回路ブランチＬ２、Ｌ４、Ｌ６にそれぞれ対応する形態で接続され
ている。ＰＭＯＳ等化トランジスタＭ１Ｃ、Ｍ１Ｄの制御ゲートが入力ＲｄＤｅ
ｌに接続され、ＰＭＯＳトランジスタＭ１Ａ、Ｍ１Ｂの制御ゲートが図５の制御
電圧ＶＣ１を受け取るように接続されている。同じように、ＰＭＯＳ等化トラン
ジスタＭ２Ｃ，Ｍ２Ｄ；Ｍ３Ｃ；Ｍ３Ｄ及びＭｎＣ；ＭｎＤのゲートが信号Ｒｄ
ｄｅｌ２を受け取るように接続され、ＰＭＯＳトランジスタＭ２Ａ，Ｍ２Ｂ；Ｍ
３Ａ、Ｍ３Ｂ及びＭｎＡ、ＭｎＢのゲートが制御電圧ＶＣ２、ＶＣ３、ＶＣｎを
受け取る。
【００４８】 図６を参照すれば、信号ＶＣ１は初期的に高く、信号ＲｄＤｅｌ及びＲｄｄｅ
ｌ２は初期的に低い。従って、等化スイッチＭ１Ｃ−ＭｎＣ及びＭ１Ｄ−ＭｎＤ
は初期的に伝導性であり、コンデンサＣ１−Ｃｎの各々をノードＬＰＦｍＡ、Ｌ
ｐｆｍＢへ接続させる。両方のノードはそれによって同じＤＣ電位に接続されて
いる。更に、ノードＬｐｆｍＡ、ＬｐｆｍＢが(トランジスタＴ８１Ａ、Ｔ８２
Ａ；Ｔ８２Ａ、Ｔ８２Ｂによって形成された)２つのエミッタ・フォロワを経由
してノードＬｐｆｎ、Ｌｐｆｐに接続されている。装置Ｃ１−Ｃｎのキャパシタ
ンスは、＄２というファクタによって減少され、ノードＬｐｆｎ、Ｌｐｆｐに実
質的に反映されないので、フィルタ１３５の遮断周波数は主として装置Ｃ０のキ
ャパシタンスによって決定される。Ｒｄｄｅｌが高くなる時、信号ＶＣ１が低く
なり、スイッチＭ１Ａ、Ｍ１Ｂがオンとなって回路にコンデンサＣ１を連結する
ので、Ｍ１Ｃ及びＭ１Ｄはオフとなる。信号ＶＣ１がスイッチＭ１Ａ、Ｍ１Ｂを
オンにする時、コンデンサＣ１の両側は同じ電位であったので、ＤＣ切り替え過
度電流が最小にされる。注意すべき点であるが、装置Ｃ２−Ｃｎが等化スイッチ
Ｍ２Ｃ−ＭｎＣ；Ｍ２Ｄ、ＭｎｄによってＡＣ方向のフィルタからなおも切り離
されているので、それらのキャパシタンスはキャパシタンスＣ１によって決定さ
れる比較的高い極に影響を及ぼさない。次に、信号Ｒｄｄｅｌ２が論理高となっ
て等化スイッチＭ２Ｃ−ＭｎＣをオフにし、信号ＶＣ２、ＶＣｎが論理低となっ
てＬＰＦ１３５の極周波数を更に減少させる。
【００４９】 スイッチＭ１Ｃ−ＭｎＣ及びＭ１Ｄ−ＭｎＤはゲート・ソース及びゲート・ド
レインのキャパシタンスをＬＰＦ１３５に持ち込み、切り替えと同時にそれら自
身の過渡電流を持ち込む。この問題に対処するため、多数の補償ＰＭＯＳトラン
ジスタ(Ｍ２Ａｎ−ＭｎＡａ；Ｍ１Ｃｎ−ＭｎＣｎ；Ｍ２Ｂｎ−ＭｎＢｎ；Ｍ１
Ｄｎ−ＭｎＤｎ)がＰＭＯＳスイッチＭ２Ａ−ＭｎＡ；Ｍ１Ｃ−ＭｎＣ；Ｍ２Ｂ
−ＭｎＢ；Ｍ１Ｄ−ＭｎＤのそれぞれに対応して備えられる。補償ＰＭＯＳトラ
ンジスタは、それらのソースに接続されたそれらのドレインを持ち、効率的にそ
れらの容量性効果を２倍にし、それによってこれら補償装置がサイズの点で大幅
に縮小されることを可能にする。ソースとドレインとが相互に接続しているので
、これらのＰＭＯＳ装置は、スイッチではなく、コンデンサとしての機能のみを
果たす。補償ＰＭＯＳ装置がそれらのゲートにおいて荷電信号を与えられる時、
同時に、それらのそれぞれの等化ＰＭＯＳスイッチが駆動される。この荷電信号
は、切り替えられる時それぞれの等化スイッチに誘導される反対方向の荷電を誘
導するように、選択される。このようにして、等化スイッチによってＩＣに誘導
される実際の過度電流に基づいて過渡電流を減少させるように荷電信号を選択す
ることが可能となる。固定型補償コンデンサはそうすることはできない。このよ
うにして、補償ＣＭＯＳ装置によって、過度電流が最小限度にとどめられ、書き
込み−読み取り外乱の安定化のための時間の減少という観点から等化回路がそれ
自身の性能を劣化させないことが保証される。
【００５０】 ＭＯＳＦＥＴスイッチＴ８５、Ｔ８６は、ＬＰＦ１３５がオンかオフかを制御
する信号ＩＮＴＯＮを受け取る。スイッチＴ４は、制御信号ＩＮＴＧＡＩＮを受
け取り、抵抗器Ｒ１を持つ回路と抵抗器Ｒ２との接続及び切り離しを行う。抵抗
器Ｒ１、Ｒ２がＬＰＦ１３５のＤＣ利得を決定し、高利得モードと低利得モード
との間でＬＰＦ１３５を切り替える。これは、ＬＰＦの極を変動させる可変キャ
パシタンス回路と異なる利得制御メカニズムを提供する。
【００５１】II) 直列インタフェース・レジスタによる書き込み−読み取り安定化時間の最適 化 読み取りチャネルにおける書き込み−読み取り安定化時間のプログラム化が可
能であれば望ましいことである。それによって、前置増幅器ＩＣのユーザが、各
前置増幅器ＩＣにおける抑制特性をプログラムして、各ハードディスク・ドライ
ブにおける書き込み−読み取り外乱における変動を微調整し、従って、性能を最
適化することが可能となる。１つの実施形態において、プログラム化は前置増幅
器ＩＣにおける直列インタフェース接続によって達成される。書き込み−読み取
り抑制を制御する読み取りチャネルにおける種々の制御エレメントの“ノブ”を
回すように直列インタフェースにおけるレジスタが設計される。
【００５２】 図８は、ユーザ・インタフェースを介した前置増幅器ＩＣのプログラミングを
例示する１つの実施形態のブロック図である。図８の構成エレメントは、前記引
用されたいくつかの図におけるものと同じ参照番号を与えられている。この実施
形態において、読み取りチャネルは、書き込み−読み取り抑制を制御する２つの
プログラム可能な制御エレメントを含む。第１の制御エレメントは、読み取りセ
ンサ３に接続された第１の利得段１１０に含まれている。第２の制御エレメント
は、図５の制御回路１７０との組合せにおけるＬＰＦ１３５及びＧｍ段１４０に
対応する"バックエンド"制御回路Ｗ２ＲＩＮＴ１８０である。これら２つの制御
エレメントは、直列インタフェース２００の直列インタフェース・レジスタ２０
５の内容によって制御される。この直列インタフェース・レジスタは、(最上位
ビット(ＭＳＢ)から最下位ビット(ＬＳＢ)への順に)変数ＢＣＰＷ、ＩＢＦＡＬ
Ｌ、ＩＢＰＡ、ＩＢＰＷ、Ｗ２ＲＩＮＴＤＥＬ２、Ｗ２ＲＩＮＴＤＥＬ1、Ｗ２
ＲＩＮＴＧ及びＷ２ＲＩＮＴＯＮを格納する８ビット・レジスタである。
【００５３】 図８に示されているように、第１の利得段１１０が、交差接続コンデンサＣ１
１５、Ｃ１１６、及び、差動出力１１０ｃ、１１０ｄと交差接続コンデンサとの
間のフィードバック増幅器("ＦＢＡ")１１０ｅを有する。交差接続コンデンサを
備えたこの第１の利得段１１０は、例えば米国特許第5,559,646号に開示されて
いるように、周知のものである。この利得段１１０は、また、同相直流電圧を制
御する従来技術の同相制御回路を含む。
【００５４】 フィードバック増幅器１１０ｅの利得の変化は、第１の段１１０の低コーナー
周波数(すなわちゼロ)を制御する。フィードバック増幅器１１０ｅは、相互コン
ダクタンス(Ｇｍ)段であり、その利得はデジタル・アナログ変換器("ＤＡＣ")１
１２から供給されるバイアス電流Ｉｂによって制御される。電流Ｉｂは、パルス
発生回路２１０によってＤＡＣ１１２に供給される制御パルスＩＢＰＵＬＳＥに
よって制御される。注意すべき点であるが、電流Ｉｂを変化させて、２つの周波
数の間で第１の段のコーナー周波数を変更し、制御されたパルス信号で切り替え
のタイミングを制御することは当業界において周知である。これらの機能は、フ
ィリップス社半導体のＴＤＡ５３６０プリアンプ回路に含まれている。しかしな
がら、そのような切り替えは、内部的に制御されていて、ユーザ・インタフェー
スを介してプログラムすることはできない。
【００５５】 書き込み−読み取り回路は、図９のグラフ９Ａに示されているように、書き込
み−読み取り移行(すなわち"ＷＲＴ")の瞬間の開始を検出する(書き込み−読み
取り移行は、磁気記憶装置において装置が書き込みモードから読み取りモードへ
切り換わる時を制御する制御信号から認識される)。 図９のグラフ９Ｂに示され
ている制御パルスＩＢＰＵＬＳＥは、パルス発生回路２１０によって供給される
。８レジスタ・ビットのうちの３ビットが、このバイアス電流を制御する。レジ
スタ・ビットＩＢＰＷがパルス幅"ＰＷ"を制御するため使用される。パルス幅は
、フィードバック増幅器１１０ｅの書き込み−読み取り抑制の持続時間を決定す
る。レジスタ・ビットＩＢＰＡが制御パルスの振幅"ＰＡ"を制御する。振幅"Ｐ
Ａ"はバイアス電流Ｉｂの振幅を決定し、次に、バイアス電流Ｉｂの振幅が書き
込み−読み取り移行の間の利得段１１０のＬＣＦの位置を制御する。レジスタ・
ビットＩＢＦＡＬＬが、読み取りチャネルにおいて更に外乱を生成しないように
円滑な移行を保証するためパルスＩＢＰＵＬＳＥの下降時間"ＦＴ"(すなわち勾
配)を制御する。ＩＢＰＷのレジスタの設定に従って、それは約１５０ｎｓから
３００ｎｓの長さのパルス幅ＰＷを生成する。レジスタ・ビットＢＣＰＷが、段
１１０の範囲内の同相制御回路を制御して書き込み−読み取り移行における過渡
電流を更に減少させる。
【００５６】 正常な動作の下では、第１の段１１０の最も低いコーナー周波数(ＬＣＦ)は、
２ＭＨｚから５ＭＨｚであるようにプログラムされる。前置増幅器ＩＣのＬＣＦ
は、第１の段におけるフィードバック相互コンダクタンスの利得によって決定さ
れる。書き込み−読み取り移行の間、ＬＣＦは、書き込み−読み取り過渡電流を
フィルタするため一層高い周波数にシフトされる。ＩＢＰＡのレジスタ設定に従
って、第１の段１１０のＬＣＦのこの一層高い周波数は６ＭＨｚから１０ＭＨｚ
である。書き込み−読み取り過渡電流が消滅した後、ＬＣＦは、データ信号の読
み取りに悪い影響を及ぼさないようにするため、相対的に低いプログラムされた
値へシフトされる。
【００５７】 バックエンド制御回路１８０は、レジスタ・ビットＷ２ＲＩＮＴＤＥＬ１、Ｗ
２ＲＩＮＴＯＮ、Ｗ２ＲＩＮＧ及びＷ２ＲＩＮＴＤＥＬ２によって制御される。
パルス発生回路２１０が、Ｗ２ＲＩＮＴ１８０に供給されるべき第２のパルスＩ
ＮＴＰＵＬＳＥ(図９のグラフ９Ｃ参照)を生成する。レジスタ・ビットＷ２ＲＩ
ＮＴＤＥＬ１は、回路１８０のＬＣＦが最初の相対的に高い周波数である持続時
間を制御する。レジスタ・ビットＷ２ＲＩＮＴＤＥＬ１は、(読み取り信号から
ＩＮＴＰＵＬＳＥに対する論理しきい値に到達するまでの)ＩＮＴＰＵＬＳＥの
遅延時間を直接制御する。ＩＮＴＰＵＬＳＥは、制御回路１７０(図５)へ入力さ
れ、従って、書き込み−読み取り移行とスイッチＴ６７２、Ｔ６７３の起動との
間の遅延を制御する。レジスタ・ビットＷ２ＲＩＮＴＯＮは、スイッチＴ８５、
Ｔ８６を介して回路１８０のオン／オフを行う(図７)。レジスタ・ビットＷ２Ｒ
ＩＮＴＧがスイッチＴ４を介してＬＰＦ１３５の利得を制御する。レジスタ・ビ
ットＷ２ＲＩＮＴＤＥＬ２は、入力ＶＣ２Ｄｅｌに提供され、従って、第１の相
対的に高い周波数から第２の相対的に低い周波数までのＬＣＦの変更の持続時間
を制御する。例えば、第１の相対的に高い周波数は１５ＭＨｚで、相対的に低い
周波数は１５０ＫＨｚである。このように、書き込み−読み取り過渡電流を抑制
するため、ＬＣＦは、図２Ａに示されている高い初期ピークを制御するため初期
的に１５ＭＨｚとされる。ＬＣＦは、徐々に１５０ＫＨｚまで動いて、過剰フィ
ルタリングを行うことなく長い尾部を抑制して、その後１５０ＫＨｚに維持され
る。この低いＬＣＦによって、フィードバック回路１８０の存在が読み取りチャ
ネルの全般的周波数応答に対して顕著な影響を与えないことが保証される。
【００５８】 図１０は、書き込み−読み取り移行を減らす際の第１の段１１０の効果を示す
グラフである。線"Ａ"は補正されてない読み取り−書き込み外乱である。線"Ｂ"
は、外乱を減らすためＦＢＡ１１０ｅだけが起動された場合の読み取り−書き込
み外乱である。線"Ｃ"は、第１の段１１０におけるＤＣ過渡電流を減らすため段
１１０の範囲内の同相制御回路の利得の増大によって提供される付加的低減を示
す。
【００５９】 図１１は、異なる利得モードにおけるフィードバック積分器(段１３５、１４
０)を含む読み取りチャネル全体１００の周波数応答を示す。線ＨＧは、Ｗ２Ｒ
ＩＮＴＧビットが高へセットされている時発生するフィードバック積分器の高利
得モードを表す。高利得モードにおけるシステムのＬＣＦであるＬＣＦＨＧは、
フィードバック積分器によって支配され、読み取り−書き込み外乱のピーク部分
をフィルタするため高周波状態にある。線ＬＧは、Ｗ２ＲＩＮＴＧビットが論理
高にセットされる時の低利得モードにおける積分器を表す。線Ｒは、読み取りモ
ードの間の読み取り経路周波数応答の定常状態を表示する。線Ｄは、フィードバ
ック積分器がオフにされる時の読み取りチャネルの周波数応答である。明らかな
ように、正常な読み取りモードの間、積分器は読み取りチャネルの周波数応答に
対してほとんど影響を及ぼさない。なぜならば、読み取りチャネルが正常に動作
している時にＷ２ＲＩＮＴ１８０によって導入されるゼロは、前置増幅器の第１
の段１１０のゼロより十分に低く(およそ１０倍低い周波数)、全般的読み取りチ
ャネルのゼロ(すなわち低コーナー周波数)がＷ２ＲＩＮＴ１８０におけるゼロに
よって影響を受けないからである。しかしながら、前述のように、積分器はそれ
でもなお前置増幅器ＩＣのオフセットを大幅に減少させる。
【００６０】 図１２は、第１及び第２の制御エレメントの両方を備える前置増幅器ＩＣを用
いたフィルタリングの後の実際の読み取り−書き込み外乱を示している。読み取
り−書き込み移行は図の瞬間"Ｉ"に発生する。外乱は、高い初期ピーク"Ｐ"、マ
イナスのピーク"−Ｐ"及び尾部を持つ。前述のように、安定読み取りモードの開
始は、２０ｍＶの大きさを持つ外乱が最後に起きた時点に始まると定義される。
これは、図１２では、点"Ｃ"において１２４ナノ秒という時間に発生する。本発
明のフィルタリング・エレメントを備えてない回路においては、安定時間は、典
型的には、４から１０マイクロ秒という単位であった。このように、本発明は、
平均して５０というファクタの単位で安定時間を改善する。
【００６１】 ディスク・ドライブ製造業者は、このような"読み取り−書き込み"レジスタを
用いて、直列レジスタによるプログラミングによって読み取り−書き込み性能を
容易に最適化することができる。これは、また、読み取りチャネルの設計の変更
を必要とすることなく、種々のパラメータのテストを行うことができるので、設
計サイクルを短縮する。
【００６２】 本発明に関連するプロセス又は技術は必ずしも重要でなく、標準的バイポーラ
、ＣＭＯＳ又はＢｉＣＭＯＳプロセスのいずれを使用することも可能である。
【００６３】 以上本発明の好ましい実施形態を例示し説明したが、本発明の理念を逸脱する
ことなくこれら実施形態に変更を加えることができる点は当業者に認められるこ
とであろう。
【００６４】 本発明の多くの機能及び利点は、詳細な記述から明白であり、添付請求の範囲
は、本発明の理念及び範囲に含まれるすべてのそのような機能及び利点を包含す
るように意図されている。当業者にとって多数の修正及び変更を加えることは容
易であるので、本発明は、図示及び記述された構成及び動作に厳密に制限される
ように意図されているものではなく、従って、すべての適切な修正及び同等の構
成及び動作は本発明の範囲内に含まれるべきものである。
【図面の簡単な説明】
【図１】本発明に従った磁気記録装置及び前置増幅器ＩＣのブロック図であ
る。
【図２Ａ】図１の装置の書き込み−読み取り状態の移行の結果として読み取
りチャネルのフロントエンドで発生する過渡的外乱を示すグラフ図である。
【図２Ｂ】時間従属的周波数特性を持つフィルタの利得を示すグラフ図であ
る。
【図３Ａ】図２Ｂのフィルタを順信号経路に備える本発明に従った前置増幅
集積回路のブロック図である。
【図３Ｂ】順信号経路のフィルタが時間従属的低コーナー周波数を持つフィ
ードバック経路におけるローパスフィルタによって実施される前置増幅集積回路
のブロック図である。
【図４Ａ】図３Ｂの利得段１１５及び１２０に関する典型的回路の回路図で
ある。
【図４Ｂ】図３ＢのＬＰＦ１３５及び差動段Ｇｍｆ１４０に関する典型的回
路の回路図である。
【図５】ＬＰＦ１３５に関する制御電圧を生成する典型的回路１７０の回路
図である。
【図６】ＬＰＦ１３５に関する制御信号の時間従属的品質を示すグラフ図で
ある。
【図７】ＬＰＦ１３５の低切り替え過渡電流に可変容量を提供する第２の実
施形態の回路図である。
【図８】書き込み−読み取り制御回路をプログラムするため直列インタフェ
ースを有する磁気記録／再生装置の読み取りチャネルのブロック図である。
【図９】レジスタ２０５のＩｂｐＡ、ＩｂｐＷ及びＷ２ＲＩＮＴＤＥＬ1の
異なる設定によって第１段のフィードバック相互コンダクタンスを制御するパル
スの異なる振幅、幅及び勾配を示すグラフ図である。
【図１０】書き込み−読み取り外乱に対する第１の段ＦＢＡの効果を示すグ
ラフ図である。
【図１１】ＬＰＦ１３５及びＧｍ段１４０のフィードバック・ループを含む
場合の読み取りチャネルの周波数応答を示すと共に、切り替え外乱をフィルタリ
ングする高周波数から安定読み取りモードのための一層低い周波数へのＬＣＦの
移行を示すグラフ図である。
【図１２】本発明に従った前置増幅ＩＣによる書き込み−読み取り安定化時
間の顕著な低減を示すグラフ図である。
【符号の説明】
１：回転ディスク、 ２Ａ１、２Ａ２、２Ｂ１、２Ｂ２：書き込みヘッド、 ３Ａ１、３Ａ２、３Ｂ１、３Ｂ２：読み取りセンサ、 ５：前置増幅器ＩＣ、 ６Ａ１、６Ａ２、６Ｂ１、６Ｂ２：書き込みチャネル、 ７Ａ１、７Ａ２、７Ｂ１、７Ｂ２：読み取りチャネル、 １０：磁気記憶装置、 １１：ＩＣ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルーシェ デビッド オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 5D031 AA01 AA04 CC05 EE06 EE08 HH07

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 磁気媒体に情報を書き込むための書き込みチャネル及び該磁
    気媒体から情報を読み取るための読み取りチャネルを備えた磁気情報記憶装置で
    あって、 前記読み取りチャネルが、 前記磁気媒体上に記憶された情報に応答して情報信号を生成するセンサと、 出力部と、 前記情報信号を増幅し、増幅した該情報信号を前記出力部へ供給するため前記
    センサと前記出力部との間に結合された信号経路と、 を含み、 前記信号経路が、前記書き込みチャネルが活動状態にある書き込みモードから
    前記読み取りチャネルが活動状態にある読み取りモードへの移行によって前記読
    み取りチャネルに生成された書き込み−読み取り外乱の時間間隔に関連する時間
    従属的形態で変動するゼロを有するフィルタを含むことを特徴とする、磁気情報
    記憶装置。
  2. 【請求項２】 前記信号経路が、入力部及び出力部を有するフィルタリング
    利得段を含む順信号経路及び前記フィルタリング利得段の前記入力部に前記出力
    部を接続させたフィードバック信号経路を備え、該フィードバック信号経路が、
    時間従属的形態で変化する極を有し、それによって前記順信号経路に前記時間従
    属的ゼロを生成するローパスフィルタを含むことを特徴とする、請求項１に記載
    の磁気情報記憶装置。
  3. 【請求項３】 前記ローパスフィルタが可変キャパシタンスを含み、該キャ
    パシタンスの変化が前記ローパスフィルタの前記極を動かすことを特徴とする、
    請求項２に記載の磁気情報記憶装置。
  4. 【請求項４】 ユーザのパラメータ入力によって前記キャパシタンス値をプ
    ログラムすることを可能にする直列インタフェースを更に備える、請求項３に記
    載の磁気情報記憶装置。
  5. 【請求項５】 前記信号経路が、前記センサに結合された第１の利得段、出
    力バッファ、及び、前記第１の段と前記出力バッファとの間に縦続配置された複
    数の利得段を含み、前記フィルタリング利得段が前記複数の利得段の１つに含ま
    れていることを特徴とする、請求項２に記載の磁気情報記憶装置。
  6. 【請求項６】 段入力部及び段出力部を有する少なくとも１つの利得段を含
    む順信号経路と、 前記段入力部と前記段出力部ととの間に接続されたローパスフィルタを含むフ
    ィードバック経路を含む信号経路と、 を備えた集積回路であって、 前記ローパスフィルタが時間と共に変動する極を持ち、それによって前記順経
    路におけるゼロの位置を変動させることを特徴とする、集積回路。
  7. 【請求項７】 磁気媒体、該磁気媒体に情報を書き込むための書き込みヘッ
    ド、該磁気媒体から情報を読み取って情報信号を生成するための読み取りセンサ
    を備えた磁気記憶装置において使用される集積回路であって、 該集積回路が、前記情報信号を受け取り、受け取った信号を増幅する信号経路
    を備え、該信号経路が時間従属的形態で第１の周波数から第２の一層低い周波数
    へ変化するゼロを有するフィルタを含むことを特徴とする、集積回路。
  8. 【請求項８】 前記信号経路が、入力部と出力部とを有する少なくとも１つ
    の利得段を含む順信号経路及び前記少なくとも１つの利得段の前記入力部に前記
    出力部を結合させるフィードバック信号経路を備え、 前記フィードバック信号経路が、第３の周波数から第４の一層低い周波数へ時
    間従属的形態で変化する極を有しこれによって前記順信号経路に前記時間従属的
    ゼロを生成するローパスフィルタを含むことを特徴とする、請求項７に記載の集
    積回路。
  9. 【請求項９】 前記ローパスフィルタが可変キャパシタンスを含み、該キャ
    パシタンスの変化が前記ローパスフィルタの前記極を動かすことを特徴とする、
    請求項８に記載の集積回路。
  10. 【請求項１０】 信号経路における信号の中の過渡的外乱の反復発生をフィ
    ルタリングする方法であって、 該外乱が初期的ピークと該ピークから下降する尾部とを含む大きさを有するこ
    とを特徴とし、 該方法が、 前記信号経路に接続されたフィードバック経路において制御可能なコーナー周
    波数を持つローパスフィルタを用いて前記信号をフィルタするステップと、 (i)前記過渡的外乱の開始点において外乱のピークを実質的にフィルタするよ
    うに前記ローパスフィルタのコーナー周波数を第１の周波数に設定するサブステ
    ップ及び(ii)前記第１の周波数から第２の一層低い周波数への外乱の下降に関連
    した時間従属的形態で前記フィルタの減衰を減少させるサブステップを繰り返す
    ステップと、 を含むことを特徴とする、方法。
  11. 【請求項１１】 反復発生初期ポイント、及び、実質的に整合性のあるピー
    クと下降の特性を有する反復発生過渡的外乱の影響を受ける信号を伝送する信号
    経路と、 前記反復発生する過渡的外乱をフィルタするため、前記信号経路に接続された
    フィードバック経路において制御可能なコーナー周波数を有するローパスフィル
    タを含むフィルタリング手段と、 前記外乱が高い大きさを持つ場合に相対的に高いフィルタリングを提供し外乱
    が低い大きさを持つ場合に比較的低いフィルタリングを提供するように前記ロー
    パスフィルタのコーナー周波数を繰り返して変動させるように前記フィルタリン
    グ手段に連結された制御手段と、 を備えた集積回路。
  12. 【請求項１２】 前記可変キャパシタンスが、複数のキャパシタンス、前記
    ローパスフィルタの回路において前記キャパシタンスを選択的に接続する複数の
    スイッチ、及び、回路に切り替え接続される前に前記複数キャパシタンスの電圧
    を均等化させる等化回路を含むことを特徴とする、請求項９に記載の集積回路。
  13. 【請求項１３】 前記等化回路が、前記キャパシタンスに接続された複数の
    等化スイッチ、及び、前記キャパシタンスに接続され、前記可変キャパシタンス
    の切り替え過渡電流を最小にするため対応する等化スイッチによって誘導される
    過渡電流に対立する過渡電流を誘導するように制御された複数の補償装置を含む
    ことを特徴とする、請求項１２に記載の集積回路。
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