JP3623650B2 - 記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、磁気ディスク媒体に対し情報を記録再生する記憶装置に関し、特にアクチュエータ側にヘッドＩＣを搭載して固定側とフレキシブルプリント回路（ＦＰＣ）で接続して高速データ転送を行う記憶装置に関する。
【０００２】
【従来の技術】
近年、磁気ディスク装置の記録密度が飛躍的に増大している。このためデータ転送速度の高速化が図られている。
図１５は、従来の磁気ディスク装置であり、ヘッドディスクアッセンブリィ（ＨＤＡ）２００とロッカに取り付けられたゲート内のコントロールボード２０２の間を１〜２ｍの双方向伝送ケーブル２０６で接続した場合のリード信号とライトデータの伝送系を示している。
【０００３】
ヘッドディスクアッセンブリィ２００には、スピンドルモータにより回転される複数の磁気ディスクに対し複数のヘッドを位置決めするためヘッドアクチュエータが設けられる。ヘッドアクチュエータは複数のアーム先端にリード・ライト用の磁気ヘッド２１２−１〜２１２−ｎを支持しており、ボイスコイルモータ（ＶＣＭ）により磁気ヘッド２１２−１〜２１２−ｎを位置決めする。
【０００４】
ヘッドアクチュエータと固定側の回路ボード２１８の間には、アクチュエータの可動に必要な所定の長さをもつフレキシブルプリント回路（以下「ＦＰＣ」という）２１４−１〜２１４−ｎを設け、回路ボード２１８に対しコネクタ２１６−１〜２１６−ｎで接続している。このためヘッド２１２−１〜２１２−ｎと回路ボード２１８の間は、アナログリード信号とデジタルライトデータの双方向伝送を行うＦＰＣ２１４−１〜２１４−ｎ上の差動信号線パターン（平衡線路パターン）を介して接続される。
【０００５】
ヘッドＩＣ２１０−１〜２１０−ｎは、ヘッドアクチュエータのアーム側に装着されたＦＰＣ２１４−１〜２１４−ｎ上に実装されている。ヘッドＩＣ２１０−１〜２１０−ｎには、磁気ヘッド２１２−１〜２１２−ｎの記録電流の極性をライトデータに従って切り換えるライトアンプと、ヘッド２１２−１〜２１２−ｎからの読取アナログ電圧を増幅するプリアンプが内蔵される。
【０００６】
ヘッドＩＣ２１０−１〜２１０−ｎからの伝送線は、回路ボード２１８上で並列接続される。回路ボード２１８には、ライトデータ伝送用の終端抵抗２２０，２２２と、リード信号伝送時の周波数特性を補償するためのインダクタンス２１６と抵抗２２８の直列回路が設けられる。
回路ボード２１８は、双方向伝送ケーブル２０６によってコントロールボード２０２上のリードチャネルに接続される。リードチャネルに対する送受信端にはリード信号伝送用の終端抵抗２３０，２３２、ドライバ２０４及びレシーバ２０５が設けられる。
【０００７】
【発明が解決しようとする課題】
このような従来の磁気ディスク装置において、データ転送速度の高速化に伴いアナログリード信号の周波数帯域の広帯域化が必要となる。もしリード信号が広帯域化されないと、高周波成分の減衰による波形歪を生じて正確な読み取りができず、再生マージンが低下してデータの信頼度が下がる。
【０００８】
リード信号の広帯域化の障害は、ＦＰＣ２１４−１〜２１４−ｎ上に形成された伝送線間の浮遊容量及び伝送線と対接地間の浮遊容量による周波数特性の劣化である。ＦＰＣ２１４−１〜２１４−ｎは、アクチュエータを可動するために所定の長さを必要とし、静電容量の削減には限界がある。
ヘッドＩＣ２１０−２１０−ｎに内蔵したプリアンプの出力回路は、オープンコレクタ形式の差動アンプをドライバとして双方向ケーブル２０６を駆動しているが、固定側の回路ボード２１８には多数のＦＰＣ２１４−１〜２１４−ｎからの伝送線が並列接続されているため、ＦＰＣ２１４−１〜２１４−ｎの配線パターンに寄生した多大な浮遊容量が接続されていることになり、この浮遊容量がアナログリード信号の周波数特性を著しく劣化させる原因となっている。
【０００９】
このＦＰＣ２１４−１〜２１４−ｎの浮遊容量による周波数特性の劣化を補償するため、回路ボード２１８の伝送線間にインダクタンス２２６と抵抗２２８を直列接続している。しかし、この補償回路は、コントロールボード２０４のドライバ２０４よりのライトデータを受信する場合には、インピーダンスのミスマッチによる反射の原因となり、ライトデータの伝送特性を劣化させており、データ転送速度の向上には限界があった。
【００１０】
また、ヘッドＩＣ２１０−１〜２１０−ｎに設けたプリアンプの出力回路を高インピーダンスのオープンコレクタ形式から、低インピーダンスで浮遊容量の影響を受けにくいエミッタ・フォロワ形式に変更することが考えられる。しかし、このエミッタ・フォロワ形式も容量性負荷を駆動すると発振し易いという問題があった。
【００１１】
更にリード信号の広帯域化を損なう浮遊容量は、双方向伝送ケーブル２０６の送信端となるディスクヘッドアッセンブリィ２００に設けたＦＰＣ２１４−１〜２１４−ｎのみならず、双方向伝送ケーブル２０６の受信端となるコントロールボード２０２の入力回路部にも存在しており、受信端での浮遊容量が更にリード信号の周波数特性を劣化させる原因となっている。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたもので、ＦＰＣを経由した伝送路における浮遊容量の影響を最小限に抑えてアナログリード信号及びライトデータの高速転送を可能とする記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理説明図である。本発明の記憶装置は、図１（Ａ）のように、ディスク媒体に対しヘッド１６を位置決めするヘッドアクチュエータの可動に必要な所定の長さのＦＰＣ４２により固定側との間を電気的に接続し、ヘッドアクチュエータ側に配置されたリードアンプでヘッドからのアナログリード信号を増幅し、一対のリード専用伝送線４６によってリードアンプの出力信号をＦＰＣ４２を介してコントロールボード１２に供給する。
【００１４】
このような記憶装置につき本発明は、一対のリード専用伝送線４６に補償回路１１８を設け、ＦＰＣ４２の浮遊容量及びコントロールボード１２側の浮遊容量によるリード信号の周波数特性の劣化を図１（Ｂ）のように補償することを特徴とする。このためリード専用信号線にＦＰＣ４２に起因した浮遊容量が存在しても、補償回路１１８により高周波帯域での信号成分の減衰が抑制され、リード信号の伝送特性が広帯域化され、その結果、高速のリードデータ転送ができる。
【００１５】
補償回路１１８は、一対のリード専用伝送線４６の間に、インダクタンス１２０と抵抗１２２を直列接続し、ＦＰＣ４２及びコントロールボード１２の受信端の浮遊容量によるリード信号の高周波帯域の伝送インピーダンスの低下を、補償回路１１６に設けたインダクタンス１２０により補い、高周波成分の減衰を抑えて広帯域化する。
【００１６】
また補償回路１１８は、一対の専用リード伝送線４６の間に、インダクタンス１２０と抵抗１２２を直列接続し、更に、一対のリード専用伝送線４６と接地間に終端抵抗１１４，１１６を各々接続する。補償回路１１８は、図１（Ａ）のように、一対のリード専用伝送線４６の間に、インダクタンス１２０と抵抗１２２を直列接続し、また一対のリード専用伝送線４６と接地間に終端抵抗１１４，１１６を各々接続し、更にリード専用伝送線４６の各々にコントロールボード１２側の浮遊容量を除去する一対の緩衝増幅器１２４を設ける。
【００１７】
この緩衝増幅器１２４はエミッタフォロワ回路である。このように緩衝増幅器１２４を設けてコントロールボード１２側の浮遊容量を除去することで、補償回路１１８のインダクタンス１２０はＦＰＣ４２の浮遊容量を補償するだけでよく、その分、インダクタンス１２０の小型化が図れる。
補償回路１１８は、コントロールボード１２に対する一対のリード専用伝送線４６の受信端に実装する。このようにコントロールボード１２受信端に補償回路１１８を実装したことで、補償回路１１８がリード専用信号線４６の終端抵抗の一部を兼ねることができる。
【００１８】
補償回路１１８によりＦＰＣ４２の浮遊容量による周波数特性の劣化が補償されることから、ヘッドアクュエータ側に設けたリードアンプの出力回路はオープンコレクタ形式で構成されたリードバッファ回路とする。
本発明の記憶装置は、更に、アクチャエータ側に設置されたライトアンプによりヘッド１６にライト電流を流してディスク媒体にデータを記録する。ライトアンプに対しては、コントロールボード１２からのライトデータがＦＰＣ４２を介して一対のライト専用伝送線４４により供給される。一対のライト専用伝送線４４のライトアンプに対する受信端と接地間には、ライト伝送用の一対の終端抵抗１１０，１１２が接続される。
【００１９】
このようにライトデータは、リード専用信号線４６から分離されたライト専用伝送線４４により伝送されるため、リード専用信号線４６側に設けている補償回路１１８によるインピーダンス不整合による反射損の問題は起きず、ライトデータの転送速度を容易に高めることができる。
また本発明の記憶装置は、コントロールボードに設けられた第１データ変調回路によりライトデータを並列出力し、第１ライト変調回路からの並列ライトデータを並列ライト伝送線によってＦＰＣを介してアクチュエータ側に供給し、アクチュエータ側に設置された第２ライト変調回路により転送された並列ライトデータを直列ライトデータに変換してライトアンプに出力する。
【００２０】
コントロールボードに実装された第１ライト変調回路は、例えばスクランブラ及びＲＬＬエンコーダを備え、アクチュエータ側に実装された第２ライト変調回路は、並直変換器、プリコーダ、書込補償回路を備える。
このようにコントロールボードからアクチュエータへのライトデータ伝送を、並列ライトデータ伝送とすることで、並列ビット数をＮビットとすると、ライトデータの転送速度を１／Ｎにでき、直列ライトデータの転送速度を大幅に向上できる。
【００２１】
【発明の実施の形態】
図２は本発明の記憶装置の実施形態となる磁気ディスクドライブのブロック図である。図２において、ハードディスクドライブはヘッドディスクアッセンブリィ１０とコントロールボード１２で構成される。ヘッドディスクアッセンブリィ１０にはヘッドＩＣ１４が設けられ、ヘッドＩＣ１４に対しては、この実施形態にあっては６つのヘッドアッセンブリィ１６−１〜１６−６を接続している。
【００２２】
ヘッドアッセンブリィ１６−１〜１６−６は、ライトヘッドとして機能するインダクティブヘッド５６と、リードヘッドとして機能するＭＲヘッド５８を一体に備えた複合ヘッドである。またヘッドディスクアッセンブリィ１０にはヘッドアクチュエータを駆動するボイスコイルモータ（以下「ＶＣＭ」という）１８、及びディスク媒体を回転するスピンドルモータ（以下「ＳＰＭ」という）２０が設けられる。
【００２３】
ヘッドディスクアッセンブリィ１０のヘッドＩＣ１４に対しては、コントロールボード１２側にリードチャネル回路（ＲＤＣ）２２、ハードディスクコントローラ（ＨＤＣ）２４、バッファメモリ２６、ＭＣＵ（マイクロコントロールユニット）２８、ＤＳＰ（デジタルシグナルプロセッサ）３０、サーボ復調回路３２、ＶＣＭ駆動回路３４及びＳＰＣ駆動回路３６が設けられる。
【００２４】
ハードディスクコントローラ２４は、上位装置からの各種のコマンドの授受、データの授受等のインタフェースの制御と、磁気ディスク媒体上の記録再生フォーマットを制御するための装置内部の制御信号の発生等を行う。
ＭＣＵ２８はマイクロプロセッサで構成され、メモリに記憶されたプログラムによりハードディスクコントローラ２４の制御、ＤＳＰ３０の制御、及びバッファメモリ２６の制御等を行う。バッファメモリ２６は上位装置からのライトデータの一時的な記憶及び磁気ディスク媒体からのリードデータの一時的な記憶に用いられる。
【００２５】
ＤＳＰ３０は、ヘッドアッセンブリィ１６−１〜１６−６のヘッド位置決めのサーボ制御を行うためのプロセッサで構成され、メモリに記憶されたプログラムによりサーボ復調回路３２からの位置信号の認識、ＶＣＭ駆動回路３４によるＶＣＭ１８の駆動電流の制御、ＳＰＭ駆動回路３６によるＳＰＭ２０の駆動電流の制御による磁気ディスクの回転数の制御等を行う。
【００２６】
更にＶＣＭ駆動回路３４は、ヘッドディスクアッセンブリィ１０に設けているＶＣＭ１８によりヘッドアクチュエータのアーム先端に指示しているヘッドアッセンブリィ１６−１〜１６−６を回転させて位置決め制御するためのパワーアンプである。更にＳＰＭ駆動回路３６は、ヘッドディスクアッセンブリィ１０に設けた磁気ディスクを回転させるためのＳＰＭ２０に駆動電流を流すためのパワーアンプである。
【００２７】
リードチャネル回路２２は、上位装置からのライトデータを磁気ディスク媒体に記録するためのライト変調回路と、磁気ディスク媒体より読み出されたリード信号からデータを再生するためのリード復調回路を備える。サーボ復調回路３２は、磁気ディスク媒体に記録された位置決めのためのサーボパターンの読出しにより得られたリード信号に含まれるサーボ信号をリードチャネル回路２２より得て、サーボ信号のピークホールドや積分等によりヘッド位置信号を復調する。
【００２８】
図３は図２のハードディスクドライブの上部カバーを外して平面的に見た内部構造であり、磁気ディスク媒体３８に対し筐体コーナ側を回転中心としてヘッドアクチュエータ４０が設けられている。
磁気ディスク媒体３８は、複数枚がＳＰＭ２０の回転軸に重ね合わせて固着されている。例えば図２のヘッドディスクアッセンブリィ１０のように、６つのヘッドアッセンブリィ１６−１〜１６−６を設けた場合には、３枚の磁気ディスク媒体３８をＳＰＭ２０の回転軸に重ね合わせて固着している。３枚の磁気ディスク媒体３８は６つの記録面を有し、各記録面に対しヘッドアッセンブリィ１６−１〜１６−６を位置決めする。
【００２９】
即ち図３のヘッドアクチュエータ４０は、磁気ディスク媒体３８を３枚持ち、記録面が６面であることから、磁気ディスク媒体３８側に４本のアームを延在し、アーム先端にヘッドアッセンブリィ１６を支持している。またヘッドアクチュエータ４０の反対側にはＶＣＭ１８を配置している。
ヘッドアクチュエータ４０と固定側となる筐体側との間にはＦＰＣ４２が設けられている。ＦＰＣ４２は一端をヘッドアクチュエータ４０の側面に固定し、この部分からヘッドアクチュエータ４０が可動できる所定の長さを持ってＵ字型にＦＰＣ４２を引き出し、筐体側に固定している。ＦＰＣ４２のヘッドアクチュエータ４０の側面の固定部分には、図２のヘッドディスクアッセンブリィ１０に設けたヘッドＩＣ１４が実装されている。
【００３０】
図４は図３のＦＰＣ４２を取り出して平面的に一部省略して表わしている。ＦＰＣ４２は上側をコントロールボード接続部５０とし、中央の変形部分となるバンド部５２を介して下側をヘッドアクチュエータ４０の側面に装着するヘッド接続部５４としている。
コントロールボード接続部５０には、ライト専用伝送路４４、リード専用伝送路４６のパターンが引き出され、更にヘッドＩＣを制御するためのコントロール用伝送路４８も複数本引き出されている。
【００３１】
ライト専用伝送路４４、リード専用伝送路４６及びコントロール用伝送路４８は、ＦＰＣ４２の最も幅が狭くなるバンド部５２を通って、ヘッドアクチュエータ側面に装着されるヘッド接続部５４に至っており、このヘッド接続部５４の部分にヘッドＩＣ１４を実装している。
図５は図４のＦＰＣ４２のヘッドアクチュエータ装着側に実装されたヘッドＩＣ１４のブロック図である。ヘッドＩＣ１４にはモードセレクタ６０が設けられ、コントロールボード１２側からのチップセレクト信号ＣＳ及びリードライト切替信号Ｒ／Ｗを受け、ヘッドＩＣ１４の動作とリードモードまたはライトモードの動作を設定する。
【００３２】
またヘッドＩＣ１４にはライトドライバ回路６８とプリアンプ回路７５が設けられる。ライトドライバ回路６８には、ライトバッファ６６の出力を入力したライトドライバとヘッドアッセンブリィ１６−１〜１６−６に設けているライト用のインダクティブヘッド５６の数分のライトドライバ出力回路が内蔵される。このためコントロールボード１２からの複数ビットのヘッドセレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つのライトドライバ出力回路が動作状態となってヘッドアッセンブリィ１６−１〜１６−６の中の特定のインダクティブヘッド５６を選択する。
【００３３】
プリアンプ回路７５には、ヘッドアッセンブリィ１６−１〜１６−６に設けているリード用のＭＲヘッド５８の数分のプリアンプ初段回路と、複数のプリアンプ初段回路を共通入力し入力信号を増幅した後にリードバッファ７２に出力するプリアンプが内蔵される。このためコントロールボード１２からの複数ビットのヘッドセレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つのプリアンプ初段回路が動作状態となり、ヘッドアッセンブリィ１６−１〜１６−６の中の１つのＭＲヘッド５８が選択される。
【００３４】
図４のＦＰＣ４２のライト専用伝送路４４は、ヘッドＩＣ１４のライトバッファ６６に接続され、ライトバッファ６６の出力はライトドライバ回路６８に与えられている。またライトドライバ回路６８に対応して書込電流源７０が設けられ、更に書込電流の異常を検出するヘッド異常検出回路７２が設けられている。
ライト動作の際にはモードセレクタ６０からの書込モード信号が有効となり、ライトドライバ回路６８、書込電流源７０及びヘッド異常検出回路７２が動作状態となる。このため、ヘッドセレクタ６２からの選択信号によりライトドライバ回路６８の中の対応する１つのライトドライバ出力回路が動作状態となり、ヘッドアッセンブリィ１６−１〜１６−６のインダクティブヘッド５６の１つを選択する。
【００３５】
その後にコントロールボード１２からライトデータ専用伝送路４４を介して供給されるライトデータをライトバッファ６６で受け、ライトドライバ回路６８の中の動作状態にあるライトドライバにより例えばビット反転に応じて書込電流源７０からインダクティブヘッド５６に流す書込電流方向を反転して磁気ディスク媒体に記録する。
【００３６】
プリアンプ回路７５はヘッドセレクタ６２からの選択信号により内蔵した複数のプリアンプ初段回路の１つを動作状態とし、ヘッドアッセンブリィ１６−１〜１６−６に設けているＭＲヘッド５８のいずれか１つを選択する。ここでヘッドアッセンブリィ１６−１〜１６−６に設けているＭＲヘッド５８はセンス電流が必要であり、センス電流は検出電流源７４により得られる。このため、リード動作の際にはモードセレクタ６０からのリードモード信号が有効となって検出電流源７４及びプリアンプ回路７５が動作状態となる。
【００３７】
プリアンプ回路７５は、選択されたいずれか１つのＭＲヘッド５８からのアナログリード信号を増幅した後、リードバッファ７６を介してリード専用伝送路４６より図４のＦＰＣ４２を経由してコントロールボード１２側に伝送する。リードバッファ７６はプリアンプ回路７５の出力回路を構成しており、リードバッファ７６としては周知のオープンコレクタ形式の回路構成を採用している。このため、プリアンプ回路７５とリードバッファ７６によってリードアンプが構成されている。
【００３８】
図６は図２のリードチャネル回路２２のブロック図である。リードチャネル回路２２はライト変調回路７８とリード復調回路８０で構成される。ライト変調回路７８は、スクランブラ８２、エンコーダ８４、並直変換器８６、プリコーダ８８及び書込補償回路９０で構成される。
ライト変調回路７８の動作は、図２のハードディスクコントローラ２２によりフォーマッティングされたライトデータを受けて、まずスクランブラ８２により疑似ランダムパターンとのＥＸ−ＯＲによるスクランブルが与えられる。スクランブラ８２は、ライトデータのセクタフォーマットが例えばギャップ、パイロット、シンクバイト、データバイト、ＥＣＣ、ギャップで構成されていることから、データバイトとＥＣＣの部分についてスクランブルを掛ける。
【００３９】
続いてＲＬＬエンコーダ８４により、例えば８／９符号に変換される。次に並直変換器８６で例えばそれまでのバイトデータをシリアルデータに変換する。プリコーダ８８はリード復調回路８０側において、例えばパーシャルレスポンスの最尤検出（ＰＲＭＬ）を行っていたとすると、再生時に（１＋Ｄ）の等化を行うことから、記録時にプリコーダ８８で予め１／（１＋Ｄ）の演算を行う。ここでＤは遅延演算子である。
【００４０】
書込補償回路９０は記録周波数が高いときに生ずる磁気媒体の非線形歪みを予め補償するために、書込タイミングを僅かにずらす書込補償を行う。もちろん、磁気記録で歪みが生じなければ書込補償回路９０を設けなくともよい。
次にリード復調回路８０を説明する。リード補復調路８０はＡＧＣ回路９２、フィルタ９４、ＡＤ変換器９６、イコライザ９８、ＶＦＯ（可変周波数発振器）１００、ビタビ検出器１０２、直並変換器１０４、ＲＬＬデコーダ１０６及びデスクランブラ１０８で構成される。
【００４１】
リード復調回路８０の動作は次のようになる。リード専用伝送路４６によるヘッドからのアナログリード信号は、ＡＧＣ回路９２による自動利得制御による増幅を行った後、フィルタ９４のローパス特性で帯域制限を行い、ＡＤコンバータ９６でＶＦＯ１００からのサンプルクロックに基づいてデジタルリードデータに変換する。
【００４２】
イコライザ９８はリードデータに対し（１＋Ｄ）の等価を行い、ビタビ検出器１０２でビタビアルゴリズムに従ってリードデータを復調する。ここでＶＦＯ１００は、イコライザ９８で等化が済んだリード信号に同期してサンプルクロックの周波数を制御している。
ビタビ検出器１０２で復調されたリードデータは、直並変換器１０４で例えばバイト単位のパラレルデータに変換され、ＲＬＬデコーダ１０６で８／９逆変換を行い、更にデスクランブラ１０８で疑似ランダム符号を用いてデータバイトとＥＣＣ部分についてデスクランブルを行い、復調したリードデータをハードディスクコントローラ２４に出力し、バッファメモリ２６を介して上位装置に転送する。
【００４３】
図７は図２のハードディスクドライブのヘッドディスクアッセンブリィ１０とコントロールボード１２の間のデータ伝送系の実施形態である。ヘッドディスクアッセンブリィ１０にはヘッドＩＣ１４が設けられており、ヘッドＩＣ１４に対してはインダクティブヘッド５６とＭＲヘッド５８を備えたヘッドアッセンブリィ１６−１〜１６−６が接続されている。
【００４４】
ヘッドディスクアッセンブリィ１０に設けたヘッドＩＣ１４とコントロールボード１２に設けたリードチャネル回路２２との間は、一対の伝送線４４−１，４４−２を備えたライト専用伝送路４４と、一対のの伝送線４６−１，４６−２を備えたリード専用伝送路４６により接続されている。
このライト専用伝送路４４とリード専用伝送路４６は、ヘッドディスクアッセンブリィ１０において、図３のようにヘッドアクチュエータ４０と筐体固定側との間を接続するＦＰＣ４２を経由している。ＦＰＣ４２を通ったライト専用伝送路４４のヘッドＩＣ１４に対する接続部分には、ライト転送用の終端抵抗１１０，１１２が各伝送線４４−１，４４−２と接地間に接続されている。
【００４５】
このため、リードチャネル回路２２に設けた図６のライト変調回路７８の書込補償回路９０から見て、ライト専用伝送路４４はヘッドＩＣ１４がライト動作モードにあるか否かに関わらず、終端抵抗１１０，１１２で決まる伝送インピーダンスを持つことになる。
一方、ヘッドディスクアッセンブリィ１０のＦＰＣ４２を通過したヘッドＩＣからのリード専用伝送路４６は、コントロールボード１２のリードチャネル回路２２に接続されるが、このリードチャネル回路２２の接続部分となる受信端にリード伝送用の終端抵抗１１４，１１６を各伝送線４６−１，４６−２と接地間に接続している。
【００４６】
これに加えて本発明にあっては、リード専用伝送路４６のリードチャネル回路２２に対する受信端に、リード専用伝送路４６の伝送線４６−１，４６−２間及び各伝送線４６−１，４６−２と接地間に生ずる浮遊容量による周波数特性を補償するための補償回路１１８を設けている。
補償回路１１８は、一対のリード専用の伝送線４６−１，４６−２の間にインダクタンス１２０と抵抗１２２を直列接続している。補償回路１１８はＦＰＣ４２に形成されたリード専用の信号線４６−１，４６−２のパターンに寄生する浮遊容量を主に補償するために設けられており、同時にリードチャネル回路２２の受信端側に生ずる浮遊容量についても補償する。
【００４７】
図８は、図７のＦＰＣ４２を通り、また補償回路１１８を設けたリード専用伝送路４６における一方の伝送線４６−１と接地間の等価回路である。この等価回路において、まず送信端のリードアンプ電流源１２４は図５のヘッドＩＣ１４に設けたプリアンプ７５とリードバッファ７６に対応し、ＭＲヘッド５６によるアナログリード電圧ｅｉ にリードアンプの相互コンダクタンスｇｍ を掛け合わせた電流ｉ（＝ｇｍ ・ｅｉ ）を発生する。
【００４８】
伝送線４６−１と接地間には、まずＦＰＣ４２を通ることで浮遊容量１２６が発生する。この浮遊容量１２６は伝送線４６−１と他の伝送線４６−２との間に生ずる容量の２倍の浮遊容量２Ｃ０１が接続されたことになる。
続いて伝送線４６−１と接地間には、コントロールボード１２側に設けた補償回路１１８のインダクタンス１２０と抵抗１２２が直列接続される。ここでインダクタンス１２０の値をＬ１、抵抗１２２の値をＲ２とすると、伝送線４６−１と接地間にはそれぞれ半分となる（Ｌ１／２）及び（Ｒ２／２）が直列接続されることになる。
【００４９】
続いて伝送線４６−１側に設けた終端抵抗１１４が接続される。この終端抵抗１１４の抵抗値はＲ１とする。続いてコントロールボード１２の受信端に寄生するコントロールボード浮遊容量１２８が接続される。コントロールボード浮遊容量１２８の値はＦＰＣ浮遊容量１２６と同様に、伝送線４６−１と他の伝送線４６−２の間に生ずる容量の２倍の浮遊容量２Ｃ０２が接続されたことになる。
【００５０】
そして、伝送路４６−１と接地間の最終端となる受信端に転送された出力電圧ｅ０ が得られ、これが図６に示したリード復調回路８０のＡＧＣ回路９２に入力する。この図８におけるリード専用の伝送線４６−１の等価回路の伝送利得Ｇ（ω）、及び伝送インピーダンスＺは次式で与えられる。
【００５１】
【数１】
【００５２】
この（１）式から明らかなように、伝送利得Ｇ（ω）は伝送インピーダンスＺに依存しており、伝送インピーダンスＺは（２）式から明らかなように、ω＝２πｆとなる周波数ｆに依存している。即ち、周波数ｆが増加すると浮遊容量Ｃ０１，， Ｃ０２によるインピーダンス成分は低下し、逆にインダクタンスＬ１による成分は増加する。
【００５３】
このため、浮遊容量Ｃ０１，Ｃ０２に対し補償回路１１８に設けているインダクタンスＬ１の値を適切に選ぶことで高周波成分における浮遊容量に起因したインピーダンスの低下を抑制し、高周波成分の減衰を抑えることでアナログリード信号の伝送特性を広帯域化することができる。
図９は図７の等価回路１１８によるリード専用伝送路４６の振幅及び群遅延の周波数特性である。
【００５４】
ここで図７のリード専用伝送路４６のコントロールボード１２側に設けている終端抵抗１１４，１１６の抵抗値Ｒ１，Ｒ３をＲ１＝Ｒ３＝１００Ω、ＦＰＣ４２及びコントロールボード１２側に生ずる浮遊容量（Ｃ０１＋Ｃ０２）＝９．５ｐＦ、補償回路１１８のインダクタンス１２０の値Ｌ１＝０．１μＨ、及び抵抗１１２の抵抗値Ｒ２＝２００Ωとしている。
【００５５】
まず図９の振幅特性を見ると、振幅特性１３０が補償回路１１８を設けていない場合であり、これに対し補償回路１１８を設けることによって振幅特性１３２のように１００ＭＨｚを越える高周波成分の減衰が改善され、振幅成分についての広帯域化が実現されている。ここで補償回路１１８に設けた抵抗１２２の抵抗値Ｒ２は、振幅特性１３２のピーキング量を調整するための値となる。また補償回路１１８に設けた抵抗１２２の抵抗値Ｒ２は、終端抵抗１１４，１１６と共にその一部を兼ねることになる。
【００５６】
群遅延の周波数特性については、群遅延特性１３４が補償回路１１８を設けていない場合であり、これに対し補償回路１１８を設けることによって群遅延特性１３６のように１００ＭＨｚを越える高周波成分における遅延の落ち込みを大幅に改善して広帯域化することができる。
尚、図８の等価回路は図７のリード専用伝送路４６の一方の伝送路４６−１の等価回路を示しているが、他方の伝送路４６−２については終端抵抗１１４を終端抵抗１１６に置き換えるだけでよい。
【００５７】
図１０は図２のハードディスクドライブにおけるヘッドディスクアッセンブリィ１０とコントロールボード１２の間のリード及びライトの伝送系の他の実施形態である。
図１０において、ヘッドディスクアッセンブリィ１０のヘッドＩＣ１４とコントロールボード１２との間に設けられたライト専用伝送路４４とリード専用伝送路４６は、それぞれヘッドディスクアッセンブリィ１０内に設けたＦＰＣ４２を経由しており、ライト専用伝送路４４については図７の実施形態と同じであるが、リード専用伝送路４６についてはコントロールボード１２側の補償回路１１８に新たに緩衝増幅器としてエミッタフォロワ回路１３８を設けている。
【００５８】
即ち、コントロールボード１２に接続されるリード専用伝送路４６の受信端には、リード伝送用の終端抵抗１１４，１１６、及び補償回路１１８を構成するインダクタンス１２０と抵抗１２２の直列回路に加え、伝送線４６−１，４６−２の各々に緩衝増幅器として機能するトランジスタ１４０，１４２及びエミッタ抵抗１４４，１４６を備えたエミッタフォロワ回路１３８を新たに設けている。
【００５９】
エミッタフォロワ回路１３８を設けることによって補償回路１１８のリードチャネル回路２２側に発生する浮遊容量をトランジスタ１４０，１４２によるエミッタ電流の供給でチャージすることで除去することができる。
図１１は図１０のリード伝送系の等価回路図である。この等価回路図にあっては、図８のエミッタフォロワ回路を持たない補償回路１１８の等価回路におけるコントロールボード側の浮遊容量１２８を除いた等価回路となる。この等価回路におけるリード伝送系の伝送利得Ｇ（ω）及び伝送インピーダンスＺは次式で与えられる。
【００６０】
【数２】
【００６１】
この図１０の補償回路１１８にエミッタフォロワ回路１３８を設けてコントロールボード側の浮遊容量を除去する実施形態にあっても、補償回路１１８を設けたことによって図９の振幅特性１３２及び群遅延特性１３６と同様なアナログリード信号の高周波成分の減衰を抑えた広帯域化が達成できる。
図１２は図２のハードディスクドライブにおける本発明の他の実施形態であり、この実施形態にあってはコントロールボード１２からヘッドディスクアッセンブリィのヘッドＩＣに対するライト伝送路を並列化したことを特徴とする。
【００６２】
図１２において、ヘッドディスクアッセンブリィ１０には、この実施形態にあってはヘッドＩＣ１４−１，１４−２が設けられており、それぞれヘッドアッセンブリィ１６−１〜１６−１０とヘッドアッセンブリィ１６−１１〜１６−２０を接続している。ヘッドＩＣ１４−１，１４−２からのリード専用伝送路４６は、並列接続された後にＦＰＣ４２を通り、コントロールボード１２のリードチャネル回路２２に接続され、この接続部分となる受信端に、図１０の実施形態と同様、エミッタフォロワ回路１３８を備えた補償回路１１８を実装している。
【００６３】
一方、コントロールボード１２のリードチャネル回路２４とヘッドディスクアッセンブリィ１０のヘッドＩＣ１４−１，１４−２とを結ぶライト伝送路は、この実施形態にあっては、例えばバイト単位に８ビットデータを並列転送する並列ライトデータ伝送路１４８としている。
コントロールボード１２からの並列ライトデータ伝送路１４８は、ＦＰＣ４２を経由した後、コネクタ１５０により並列伝送路１５２により、従来、コントロールボード１２のリードチャネル回路２２側に設けていたライト変調回路のシリアル回路部分を分離した第２ライト変調回路１５６に入力している。
【００６４】
このためリードチャネル回路２２側には、ヘッドディスクアッセンブリィ１０側に分離したシリアル回路部となる第２ライト変調回路１５６を除く並列データ処理の回路部となる第１ライト変調回路１５４が残されている。
図１３は図１２の実施形態におけるリードチャネル回路２２のブロック図である。リードチャネル回路２２において、リード変調回路８０は図６と同じであるが、ライト変調側についてはスクランブラ８２とＲＬＬエンコーダ８４のみを残した第１ライト変調回路１５４としており、図６のライト変調回路７８における残りの並直変換器８６、プリコーダ８８及び書込補償回路９０については、図１４に取り出して示すように、図１２のヘッドディスクアッセンブリィ１０側に設けた第２ライト変調回路１５６に移している。
【００６５】
更に、この第２ライト変調回路１５６にはシンセサイザ１４２が設けられており、ライト動作の際のクロックをシンセサイザ１４２で発生して並直変換器８６における変換動作を行わせ、またシンセサイザ１４２からクロックを図１３の第１ライト変調回路１５４に戻してスクランブラ８２及びエンコーダ８４の動作を行わせている。
【００６６】
このようにコントロールボード１２からヘッドディスクアッセンブリィ１０に対するライトデータ伝送路を例えば８ビットの並列ライトデータ伝送路１４８とすることで、磁気ディスク媒体に対する記録周波数に対しライト伝送路のクロック周波数を１／８に低下させることができ、クロック周波数の増加に伴ってデータ伝送速度が高くなっても、ライトデータ転送速度を十分に低くしてライト伝送系の伝送品質を高めることができる。
【００６７】
もちろん、図１２の並列ライトデータ伝送路１４８は８ビットを１バイトとした並列伝送を例にとるものであったが、２ビット以上の並列伝送であれば適宜の並列ビット伝送とすることができる。
尚、上記の実施形態は、パーシャルレスポンス最尤検出ＰＲＭＬの記録再生方式をとる磁気ディスクドライブを例にとるものであったが、本発明はこれに限定されず、ピーク検出方式等、他の記録再生方式についてもそのまま適用することができる。また、磁気ヘッドとしてはインダクティブ型と磁気抵抗型の複合ヘッドを例にとるものであったが、リード及びライト兼用のインダクティブ型のヘッドでもよい。
【００６８】
また図１０の実施形態にあっては、緩衝増幅器としてのエミッタフォロワ回路１３８をリードチャネル回路２２の受信端に補償回路１１８の一部として実装しているが、エミッタフォロワ回路１３８をリードチャネル回路２２のＩＣに内蔵してもよい。
更に補償回路１１８のインダクタンス１２０をリードチャネル回路２２を構成するＩＣ内の配線パターン等で構成し、エミッタフォロワ回路１３８のみならず、補償回路１１８のインダクタンス１２０と抵抗１２２の直列回路についても、リードチャネル回路２２のＩＣに内蔵するようにしてもよい。
【００６９】
更にまた、本発明は上記の実施形態に限定されず、本発明の目的と利点を損なわない範囲で適宜の変形ができる。更に、本発明は上記の実施形態に示した数値による限定は受けない。
【００７０】
【発明の効果】
以上説明してきたように本発明によれば、ヘッドアクチュエータ側に配置されたリードアンプでヘッドからの読取信号を増幅し、一対のリード専用伝送線によりＦＰＣを経由してコントロールボードに接続し、このリード専用伝送線にインダクタンスと抵抗の直列回路を備えた補償回路を設けたことで、リード専用伝送線に生ずるＦＰＣの浮遊容量及びコントロールボード側の浮遊容量によるアナログリード信号の高周波帯域での減衰を補償し、浮遊容量が存在してもリード伝送路の周波数特性を改善して広帯域化でき、その結果、高速のデータ転送について適切な転送品質を維持して良好なアナログリード信号の伝送によりリードデータを正確に再生することができる。
【００７１】
またリード専用伝送線の浮遊容量の補償回路に緩衝増幅器を設けることで、コントロールボード側の浮遊容量を除去でき、ＦＰＣの浮遊容量の補償のみでよいことから補償回路の定数を小さくして回路構成を簡略化できる。
またリード専用伝送線とライト専用伝送路に分けていることから、リード専用伝送路に浮遊容量補償用の補償回路を設けても、この補償回路はライト専用伝送路側に影響せず、ライト専用伝送路の補償回路によるインピーダンス不整合による反射損などを起こす恐れはない。
【００７２】
更にライト専用伝送線について、コントロールボードとヘッドアクチュエータ側との間を並列ライトデータ転送線により並列Ｎビット転送とすることでライトデータの転送速度を１／Ｎにでき、直列ライトデータの転送速度に依存した媒体に対する記録周波数の増加に対し、容易にライトデータ転送を対応することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明によるハードディスクドライブのブロック図
【図３】図２のヘッドディスクアッセンブリィの内部構造の説明図
【図４】図３のヘッドアクチュエータと筐体間に配置したＦＰＣを取り出した説明図
【図５】図２のヘッドＩＣの回路ブロック図
【図６】図２のリードチャネル回路のブロック図
【図７】本発明の記憶装置のデータ伝送系に設けた補償回路の一実施形態の説明図
【図８】図７の補償回路を設けたリード伝送系の等価回路図
【図９】図７の補償回路によるリード信号の振幅及び群遅延の周波数特性図
【図１０】本発明の記憶装置のデータ伝送系に設けた補償回路の他の実施形態の説明図
【図１１】図１０の補償回路を設けたリード伝送系の等価回路図
【図１２】ライト伝送系を並列化した本発明の他の実施形態の説明図
【図１３】図１２に使用するリードチャネル回路のブロック図
【図１４】図１２のヘッドアクチュエータ側に設けた第２ライト変調回路のブロック図
【図１５】従来のＦＰＣを用いた磁気ディスク装置のデータ伝送系の説明図
１０：ヘッドディスクアッセンブリィ
１２：コントロールボード
１４：ヘッドＩＣ
１６，１６−１〜１６−２０：ヘッドアッセンブリィ（ヘッド）
１８：ボイスコイルモータ（ＶＣＭ）
２０：スピンドルモータ（ＳＰＭ）
２２：リードチャネル回路
２４：ハードディスクコントローラ（ＨＤＣ）
２６：バッファメモリ
２８：メインコントロールユニット（ＭＣＵ）
３０：デジタルシグナルプロセッサ（ＤＳＰ）
３２：サーボ復調回路
３４：ＶＣＭ駆動回路
３６：ＳＰＭ駆動回路
３８：磁気ディスク媒体
４０：ヘッドアクチュエータ
４２：フレキシブルプリント回路（ＦＰＣ）
４４：ライト専用伝送路
４６：リード専用伝送路
４６−１，４６−２：伝送線
４８：コントロール用伝送路
５０：コントロールボード接続部
５２：バンド部
５４：ヘッド接続部
５６：インダクティブヘッド（ライトヘッド）
５８：ＭＲヘッド（リードヘッド）
６０：モードセレクタ
６２：ヘッドセレクタ
６６：ライトバッファ
６８：ライトドライバ回路
７０：書込電流源
７２：ヘッド異常検出回路（ヘッド・アンセーフ・ディテクタ）
７４：検出電流源
７５：プリアンプ回路
７６：リードバッファ
７８：ライト変調回路
８０：リード復調回路
８２：スクランブラ
８４：ＲＬＬエンコーダ
８６：並直変換器
８８：プリコーダ
９０：書込補償回路
９２：ＡＧＣ回路
９４：フィルタ
９６：ＡＤ変換器
９８：イコライザ
１００：可変周波数発振器（ＶＦＯ）
１０２：ビタビ検出器
１０４：直並変換器
１０６：ＲＬＬデコーダ
１０８：デスクランブラ
１１０，１１２：ライト伝送用終端抵抗
１１４，１１６：リード伝送用終端抵抗
１１８：補償回路
１２０：インダクタンス
１２２：抵抗
１２４：リードアンプ電流源
１２６：ＦＰＣ浮遊容量
１２８：コントロールボード浮遊容量
１３０，１３２：振幅・周波数特性
１３４，１３６：群遅延・周波数特性
１３８：エミッタフォロワ（緩衝増幅器）
１４０，１４４：トランジスタ
１４４，１４６：エミッタ抵抗
１４８：並列ライトデータ伝送路（８ビット並列伝送路）
１５０：コネクタ
１５２：ケーブル
１５４：第１ライト変調回路
１５６：第２ライト変調回路
【産業上の利用分野】
本発明は、磁気ディスク媒体に対し情報を記録再生する記憶装置に関し、特にアクチュエータ側にヘッドＩＣを搭載して固定側とフレキシブルプリント回路（ＦＰＣ）で接続して高速データ転送を行う記憶装置に関する。
【０００２】
【従来の技術】
近年、磁気ディスク装置の記録密度が飛躍的に増大している。このためデータ転送速度の高速化が図られている。
図１５は、従来の磁気ディスク装置であり、ヘッドディスクアッセンブリィ（ＨＤＡ）２００とロッカに取り付けられたゲート内のコントロールボード２０２の間を１〜２ｍの双方向伝送ケーブル２０６で接続した場合のリード信号とライトデータの伝送系を示している。
【０００３】
ヘッドディスクアッセンブリィ２００には、スピンドルモータにより回転される複数の磁気ディスクに対し複数のヘッドを位置決めするためヘッドアクチュエータが設けられる。ヘッドアクチュエータは複数のアーム先端にリード・ライト用の磁気ヘッド２１２−１〜２１２−ｎを支持しており、ボイスコイルモータ（ＶＣＭ）により磁気ヘッド２１２−１〜２１２−ｎを位置決めする。
【０００４】
ヘッドアクチュエータと固定側の回路ボード２１８の間には、アクチュエータの可動に必要な所定の長さをもつフレキシブルプリント回路（以下「ＦＰＣ」という）２１４−１〜２１４−ｎを設け、回路ボード２１８に対しコネクタ２１６−１〜２１６−ｎで接続している。このためヘッド２１２−１〜２１２−ｎと回路ボード２１８の間は、アナログリード信号とデジタルライトデータの双方向伝送を行うＦＰＣ２１４−１〜２１４−ｎ上の差動信号線パターン（平衡線路パターン）を介して接続される。
【０００５】
ヘッドＩＣ２１０−１〜２１０−ｎは、ヘッドアクチュエータのアーム側に装着されたＦＰＣ２１４−１〜２１４−ｎ上に実装されている。ヘッドＩＣ２１０−１〜２１０−ｎには、磁気ヘッド２１２−１〜２１２−ｎの記録電流の極性をライトデータに従って切り換えるライトアンプと、ヘッド２１２−１〜２１２−ｎからの読取アナログ電圧を増幅するプリアンプが内蔵される。
【０００６】
ヘッドＩＣ２１０−１〜２１０−ｎからの伝送線は、回路ボード２１８上で並列接続される。回路ボード２１８には、ライトデータ伝送用の終端抵抗２２０，２２２と、リード信号伝送時の周波数特性を補償するためのインダクタンス２１６と抵抗２２８の直列回路が設けられる。
回路ボード２１８は、双方向伝送ケーブル２０６によってコントロールボード２０２上のリードチャネルに接続される。リードチャネルに対する送受信端にはリード信号伝送用の終端抵抗２３０，２３２、ドライバ２０４及びレシーバ２０５が設けられる。
【０００７】
【発明が解決しようとする課題】
このような従来の磁気ディスク装置において、データ転送速度の高速化に伴いアナログリード信号の周波数帯域の広帯域化が必要となる。もしリード信号が広帯域化されないと、高周波成分の減衰による波形歪を生じて正確な読み取りができず、再生マージンが低下してデータの信頼度が下がる。
【０００８】
リード信号の広帯域化の障害は、ＦＰＣ２１４−１〜２１４−ｎ上に形成された伝送線間の浮遊容量及び伝送線と対接地間の浮遊容量による周波数特性の劣化である。ＦＰＣ２１４−１〜２１４−ｎは、アクチュエータを可動するために所定の長さを必要とし、静電容量の削減には限界がある。
ヘッドＩＣ２１０−２１０−ｎに内蔵したプリアンプの出力回路は、オープンコレクタ形式の差動アンプをドライバとして双方向ケーブル２０６を駆動しているが、固定側の回路ボード２１８には多数のＦＰＣ２１４−１〜２１４−ｎからの伝送線が並列接続されているため、ＦＰＣ２１４−１〜２１４−ｎの配線パターンに寄生した多大な浮遊容量が接続されていることになり、この浮遊容量がアナログリード信号の周波数特性を著しく劣化させる原因となっている。
【０００９】
このＦＰＣ２１４−１〜２１４−ｎの浮遊容量による周波数特性の劣化を補償するため、回路ボード２１８の伝送線間にインダクタンス２２６と抵抗２２８を直列接続している。しかし、この補償回路は、コントロールボード２０４のドライバ２０４よりのライトデータを受信する場合には、インピーダンスのミスマッチによる反射の原因となり、ライトデータの伝送特性を劣化させており、データ転送速度の向上には限界があった。
【００１０】
また、ヘッドＩＣ２１０−１〜２１０−ｎに設けたプリアンプの出力回路を高インピーダンスのオープンコレクタ形式から、低インピーダンスで浮遊容量の影響を受けにくいエミッタ・フォロワ形式に変更することが考えられる。しかし、このエミッタ・フォロワ形式も容量性負荷を駆動すると発振し易いという問題があった。
【００１１】
更にリード信号の広帯域化を損なう浮遊容量は、双方向伝送ケーブル２０６の送信端となるディスクヘッドアッセンブリィ２００に設けたＦＰＣ２１４−１〜２１４−ｎのみならず、双方向伝送ケーブル２０６の受信端となるコントロールボード２０２の入力回路部にも存在しており、受信端での浮遊容量が更にリード信号の周波数特性を劣化させる原因となっている。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたもので、ＦＰＣを経由した伝送路における浮遊容量の影響を最小限に抑えてアナログリード信号及びライトデータの高速転送を可能とする記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理説明図である。本発明の記憶装置は、図１（Ａ）のように、ディスク媒体に対しヘッド１６を位置決めするヘッドアクチュエータの可動に必要な所定の長さのＦＰＣ４２により固定側との間を電気的に接続し、ヘッドアクチュエータ側に配置されたリードアンプでヘッドからのアナログリード信号を増幅し、一対のリード専用伝送線４６によってリードアンプの出力信号をＦＰＣ４２を介してコントロールボード１２に供給する。
【００１４】
このような記憶装置につき本発明は、一対のリード専用伝送線４６に補償回路１１８を設け、ＦＰＣ４２の浮遊容量及びコントロールボード１２側の浮遊容量によるリード信号の周波数特性の劣化を図１（Ｂ）のように補償することを特徴とする。このためリード専用信号線にＦＰＣ４２に起因した浮遊容量が存在しても、補償回路１１８により高周波帯域での信号成分の減衰が抑制され、リード信号の伝送特性が広帯域化され、その結果、高速のリードデータ転送ができる。
【００１５】
補償回路１１８は、一対のリード専用伝送線４６の間に、インダクタンス１２０と抵抗１２２を直列接続し、ＦＰＣ４２及びコントロールボード１２の受信端の浮遊容量によるリード信号の高周波帯域の伝送インピーダンスの低下を、補償回路１１６に設けたインダクタンス１２０により補い、高周波成分の減衰を抑えて広帯域化する。
【００１６】
また補償回路１１８は、一対の専用リード伝送線４６の間に、インダクタンス１２０と抵抗１２２を直列接続し、更に、一対のリード専用伝送線４６と接地間に終端抵抗１１４，１１６を各々接続する。補償回路１１８は、図１（Ａ）のように、一対のリード専用伝送線４６の間に、インダクタンス１２０と抵抗１２２を直列接続し、また一対のリード専用伝送線４６と接地間に終端抵抗１１４，１１６を各々接続し、更にリード専用伝送線４６の各々にコントロールボード１２側の浮遊容量を除去する一対の緩衝増幅器１２４を設ける。
【００１７】
この緩衝増幅器１２４はエミッタフォロワ回路である。このように緩衝増幅器１２４を設けてコントロールボード１２側の浮遊容量を除去することで、補償回路１１８のインダクタンス１２０はＦＰＣ４２の浮遊容量を補償するだけでよく、その分、インダクタンス１２０の小型化が図れる。
補償回路１１８は、コントロールボード１２に対する一対のリード専用伝送線４６の受信端に実装する。このようにコントロールボード１２受信端に補償回路１１８を実装したことで、補償回路１１８がリード専用信号線４６の終端抵抗の一部を兼ねることができる。
【００１８】
補償回路１１８によりＦＰＣ４２の浮遊容量による周波数特性の劣化が補償されることから、ヘッドアクュエータ側に設けたリードアンプの出力回路はオープンコレクタ形式で構成されたリードバッファ回路とする。
本発明の記憶装置は、更に、アクチャエータ側に設置されたライトアンプによりヘッド１６にライト電流を流してディスク媒体にデータを記録する。ライトアンプに対しては、コントロールボード１２からのライトデータがＦＰＣ４２を介して一対のライト専用伝送線４４により供給される。一対のライト専用伝送線４４のライトアンプに対する受信端と接地間には、ライト伝送用の一対の終端抵抗１１０，１１２が接続される。
【００１９】
このようにライトデータは、リード専用信号線４６から分離されたライト専用伝送線４４により伝送されるため、リード専用信号線４６側に設けている補償回路１１８によるインピーダンス不整合による反射損の問題は起きず、ライトデータの転送速度を容易に高めることができる。
また本発明の記憶装置は、コントロールボードに設けられた第１データ変調回路によりライトデータを並列出力し、第１ライト変調回路からの並列ライトデータを並列ライト伝送線によってＦＰＣを介してアクチュエータ側に供給し、アクチュエータ側に設置された第２ライト変調回路により転送された並列ライトデータを直列ライトデータに変換してライトアンプに出力する。
【００２０】
コントロールボードに実装された第１ライト変調回路は、例えばスクランブラ及びＲＬＬエンコーダを備え、アクチュエータ側に実装された第２ライト変調回路は、並直変換器、プリコーダ、書込補償回路を備える。
このようにコントロールボードからアクチュエータへのライトデータ伝送を、並列ライトデータ伝送とすることで、並列ビット数をＮビットとすると、ライトデータの転送速度を１／Ｎにでき、直列ライトデータの転送速度を大幅に向上できる。
【００２１】
【発明の実施の形態】
図２は本発明の記憶装置の実施形態となる磁気ディスクドライブのブロック図である。図２において、ハードディスクドライブはヘッドディスクアッセンブリィ１０とコントロールボード１２で構成される。ヘッドディスクアッセンブリィ１０にはヘッドＩＣ１４が設けられ、ヘッドＩＣ１４に対しては、この実施形態にあっては６つのヘッドアッセンブリィ１６−１〜１６−６を接続している。
【００２２】
ヘッドアッセンブリィ１６−１〜１６−６は、ライトヘッドとして機能するインダクティブヘッド５６と、リードヘッドとして機能するＭＲヘッド５８を一体に備えた複合ヘッドである。またヘッドディスクアッセンブリィ１０にはヘッドアクチュエータを駆動するボイスコイルモータ（以下「ＶＣＭ」という）１８、及びディスク媒体を回転するスピンドルモータ（以下「ＳＰＭ」という）２０が設けられる。
【００２３】
ヘッドディスクアッセンブリィ１０のヘッドＩＣ１４に対しては、コントロールボード１２側にリードチャネル回路（ＲＤＣ）２２、ハードディスクコントローラ（ＨＤＣ）２４、バッファメモリ２６、ＭＣＵ（マイクロコントロールユニット）２８、ＤＳＰ（デジタルシグナルプロセッサ）３０、サーボ復調回路３２、ＶＣＭ駆動回路３４及びＳＰＣ駆動回路３６が設けられる。
【００２４】
ハードディスクコントローラ２４は、上位装置からの各種のコマンドの授受、データの授受等のインタフェースの制御と、磁気ディスク媒体上の記録再生フォーマットを制御するための装置内部の制御信号の発生等を行う。
ＭＣＵ２８はマイクロプロセッサで構成され、メモリに記憶されたプログラムによりハードディスクコントローラ２４の制御、ＤＳＰ３０の制御、及びバッファメモリ２６の制御等を行う。バッファメモリ２６は上位装置からのライトデータの一時的な記憶及び磁気ディスク媒体からのリードデータの一時的な記憶に用いられる。
【００２５】
ＤＳＰ３０は、ヘッドアッセンブリィ１６−１〜１６−６のヘッド位置決めのサーボ制御を行うためのプロセッサで構成され、メモリに記憶されたプログラムによりサーボ復調回路３２からの位置信号の認識、ＶＣＭ駆動回路３４によるＶＣＭ１８の駆動電流の制御、ＳＰＭ駆動回路３６によるＳＰＭ２０の駆動電流の制御による磁気ディスクの回転数の制御等を行う。
【００２６】
更にＶＣＭ駆動回路３４は、ヘッドディスクアッセンブリィ１０に設けているＶＣＭ１８によりヘッドアクチュエータのアーム先端に指示しているヘッドアッセンブリィ１６−１〜１６−６を回転させて位置決め制御するためのパワーアンプである。更にＳＰＭ駆動回路３６は、ヘッドディスクアッセンブリィ１０に設けた磁気ディスクを回転させるためのＳＰＭ２０に駆動電流を流すためのパワーアンプである。
【００２７】
リードチャネル回路２２は、上位装置からのライトデータを磁気ディスク媒体に記録するためのライト変調回路と、磁気ディスク媒体より読み出されたリード信号からデータを再生するためのリード復調回路を備える。サーボ復調回路３２は、磁気ディスク媒体に記録された位置決めのためのサーボパターンの読出しにより得られたリード信号に含まれるサーボ信号をリードチャネル回路２２より得て、サーボ信号のピークホールドや積分等によりヘッド位置信号を復調する。
【００２８】
図３は図２のハードディスクドライブの上部カバーを外して平面的に見た内部構造であり、磁気ディスク媒体３８に対し筐体コーナ側を回転中心としてヘッドアクチュエータ４０が設けられている。
磁気ディスク媒体３８は、複数枚がＳＰＭ２０の回転軸に重ね合わせて固着されている。例えば図２のヘッドディスクアッセンブリィ１０のように、６つのヘッドアッセンブリィ１６−１〜１６−６を設けた場合には、３枚の磁気ディスク媒体３８をＳＰＭ２０の回転軸に重ね合わせて固着している。３枚の磁気ディスク媒体３８は６つの記録面を有し、各記録面に対しヘッドアッセンブリィ１６−１〜１６−６を位置決めする。
【００２９】
即ち図３のヘッドアクチュエータ４０は、磁気ディスク媒体３８を３枚持ち、記録面が６面であることから、磁気ディスク媒体３８側に４本のアームを延在し、アーム先端にヘッドアッセンブリィ１６を支持している。またヘッドアクチュエータ４０の反対側にはＶＣＭ１８を配置している。
ヘッドアクチュエータ４０と固定側となる筐体側との間にはＦＰＣ４２が設けられている。ＦＰＣ４２は一端をヘッドアクチュエータ４０の側面に固定し、この部分からヘッドアクチュエータ４０が可動できる所定の長さを持ってＵ字型にＦＰＣ４２を引き出し、筐体側に固定している。ＦＰＣ４２のヘッドアクチュエータ４０の側面の固定部分には、図２のヘッドディスクアッセンブリィ１０に設けたヘッドＩＣ１４が実装されている。
【００３０】
図４は図３のＦＰＣ４２を取り出して平面的に一部省略して表わしている。ＦＰＣ４２は上側をコントロールボード接続部５０とし、中央の変形部分となるバンド部５２を介して下側をヘッドアクチュエータ４０の側面に装着するヘッド接続部５４としている。
コントロールボード接続部５０には、ライト専用伝送路４４、リード専用伝送路４６のパターンが引き出され、更にヘッドＩＣを制御するためのコントロール用伝送路４８も複数本引き出されている。
【００３１】
ライト専用伝送路４４、リード専用伝送路４６及びコントロール用伝送路４８は、ＦＰＣ４２の最も幅が狭くなるバンド部５２を通って、ヘッドアクチュエータ側面に装着されるヘッド接続部５４に至っており、このヘッド接続部５４の部分にヘッドＩＣ１４を実装している。
図５は図４のＦＰＣ４２のヘッドアクチュエータ装着側に実装されたヘッドＩＣ１４のブロック図である。ヘッドＩＣ１４にはモードセレクタ６０が設けられ、コントロールボード１２側からのチップセレクト信号ＣＳ及びリードライト切替信号Ｒ／Ｗを受け、ヘッドＩＣ１４の動作とリードモードまたはライトモードの動作を設定する。
【００３２】
またヘッドＩＣ１４にはライトドライバ回路６８とプリアンプ回路７５が設けられる。ライトドライバ回路６８には、ライトバッファ６６の出力を入力したライトドライバとヘッドアッセンブリィ１６−１〜１６−６に設けているライト用のインダクティブヘッド５６の数分のライトドライバ出力回路が内蔵される。このためコントロールボード１２からの複数ビットのヘッドセレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つのライトドライバ出力回路が動作状態となってヘッドアッセンブリィ１６−１〜１６−６の中の特定のインダクティブヘッド５６を選択する。
【００３３】
プリアンプ回路７５には、ヘッドアッセンブリィ１６−１〜１６−６に設けているリード用のＭＲヘッド５８の数分のプリアンプ初段回路と、複数のプリアンプ初段回路を共通入力し入力信号を増幅した後にリードバッファ７２に出力するプリアンプが内蔵される。このためコントロールボード１２からの複数ビットのヘッドセレクタ信号ＨＳ０〜ＨＳｎを受けて対応する１つのプリアンプ初段回路が動作状態となり、ヘッドアッセンブリィ１６−１〜１６−６の中の１つのＭＲヘッド５８が選択される。
【００３４】
図４のＦＰＣ４２のライト専用伝送路４４は、ヘッドＩＣ１４のライトバッファ６６に接続され、ライトバッファ６６の出力はライトドライバ回路６８に与えられている。またライトドライバ回路６８に対応して書込電流源７０が設けられ、更に書込電流の異常を検出するヘッド異常検出回路７２が設けられている。
ライト動作の際にはモードセレクタ６０からの書込モード信号が有効となり、ライトドライバ回路６８、書込電流源７０及びヘッド異常検出回路７２が動作状態となる。このため、ヘッドセレクタ６２からの選択信号によりライトドライバ回路６８の中の対応する１つのライトドライバ出力回路が動作状態となり、ヘッドアッセンブリィ１６−１〜１６−６のインダクティブヘッド５６の１つを選択する。
【００３５】
その後にコントロールボード１２からライトデータ専用伝送路４４を介して供給されるライトデータをライトバッファ６６で受け、ライトドライバ回路６８の中の動作状態にあるライトドライバにより例えばビット反転に応じて書込電流源７０からインダクティブヘッド５６に流す書込電流方向を反転して磁気ディスク媒体に記録する。
【００３６】
プリアンプ回路７５はヘッドセレクタ６２からの選択信号により内蔵した複数のプリアンプ初段回路の１つを動作状態とし、ヘッドアッセンブリィ１６−１〜１６−６に設けているＭＲヘッド５８のいずれか１つを選択する。ここでヘッドアッセンブリィ１６−１〜１６−６に設けているＭＲヘッド５８はセンス電流が必要であり、センス電流は検出電流源７４により得られる。このため、リード動作の際にはモードセレクタ６０からのリードモード信号が有効となって検出電流源７４及びプリアンプ回路７５が動作状態となる。
【００３７】
プリアンプ回路７５は、選択されたいずれか１つのＭＲヘッド５８からのアナログリード信号を増幅した後、リードバッファ７６を介してリード専用伝送路４６より図４のＦＰＣ４２を経由してコントロールボード１２側に伝送する。リードバッファ７６はプリアンプ回路７５の出力回路を構成しており、リードバッファ７６としては周知のオープンコレクタ形式の回路構成を採用している。このため、プリアンプ回路７５とリードバッファ７６によってリードアンプが構成されている。
【００３８】
図６は図２のリードチャネル回路２２のブロック図である。リードチャネル回路２２はライト変調回路７８とリード復調回路８０で構成される。ライト変調回路７８は、スクランブラ８２、エンコーダ８４、並直変換器８６、プリコーダ８８及び書込補償回路９０で構成される。
ライト変調回路７８の動作は、図２のハードディスクコントローラ２２によりフォーマッティングされたライトデータを受けて、まずスクランブラ８２により疑似ランダムパターンとのＥＸ−ＯＲによるスクランブルが与えられる。スクランブラ８２は、ライトデータのセクタフォーマットが例えばギャップ、パイロット、シンクバイト、データバイト、ＥＣＣ、ギャップで構成されていることから、データバイトとＥＣＣの部分についてスクランブルを掛ける。
【００３９】
続いてＲＬＬエンコーダ８４により、例えば８／９符号に変換される。次に並直変換器８６で例えばそれまでのバイトデータをシリアルデータに変換する。プリコーダ８８はリード復調回路８０側において、例えばパーシャルレスポンスの最尤検出（ＰＲＭＬ）を行っていたとすると、再生時に（１＋Ｄ）の等化を行うことから、記録時にプリコーダ８８で予め１／（１＋Ｄ）の演算を行う。ここでＤは遅延演算子である。
【００４０】
書込補償回路９０は記録周波数が高いときに生ずる磁気媒体の非線形歪みを予め補償するために、書込タイミングを僅かにずらす書込補償を行う。もちろん、磁気記録で歪みが生じなければ書込補償回路９０を設けなくともよい。
次にリード復調回路８０を説明する。リード補復調路８０はＡＧＣ回路９２、フィルタ９４、ＡＤ変換器９６、イコライザ９８、ＶＦＯ（可変周波数発振器）１００、ビタビ検出器１０２、直並変換器１０４、ＲＬＬデコーダ１０６及びデスクランブラ１０８で構成される。
【００４１】
リード復調回路８０の動作は次のようになる。リード専用伝送路４６によるヘッドからのアナログリード信号は、ＡＧＣ回路９２による自動利得制御による増幅を行った後、フィルタ９４のローパス特性で帯域制限を行い、ＡＤコンバータ９６でＶＦＯ１００からのサンプルクロックに基づいてデジタルリードデータに変換する。
【００４２】
イコライザ９８はリードデータに対し（１＋Ｄ）の等価を行い、ビタビ検出器１０２でビタビアルゴリズムに従ってリードデータを復調する。ここでＶＦＯ１００は、イコライザ９８で等化が済んだリード信号に同期してサンプルクロックの周波数を制御している。
ビタビ検出器１０２で復調されたリードデータは、直並変換器１０４で例えばバイト単位のパラレルデータに変換され、ＲＬＬデコーダ１０６で８／９逆変換を行い、更にデスクランブラ１０８で疑似ランダム符号を用いてデータバイトとＥＣＣ部分についてデスクランブルを行い、復調したリードデータをハードディスクコントローラ２４に出力し、バッファメモリ２６を介して上位装置に転送する。
【００４３】
図７は図２のハードディスクドライブのヘッドディスクアッセンブリィ１０とコントロールボード１２の間のデータ伝送系の実施形態である。ヘッドディスクアッセンブリィ１０にはヘッドＩＣ１４が設けられており、ヘッドＩＣ１４に対してはインダクティブヘッド５６とＭＲヘッド５８を備えたヘッドアッセンブリィ１６−１〜１６−６が接続されている。
【００４４】
ヘッドディスクアッセンブリィ１０に設けたヘッドＩＣ１４とコントロールボード１２に設けたリードチャネル回路２２との間は、一対の伝送線４４−１，４４−２を備えたライト専用伝送路４４と、一対のの伝送線４６−１，４６−２を備えたリード専用伝送路４６により接続されている。
このライト専用伝送路４４とリード専用伝送路４６は、ヘッドディスクアッセンブリィ１０において、図３のようにヘッドアクチュエータ４０と筐体固定側との間を接続するＦＰＣ４２を経由している。ＦＰＣ４２を通ったライト専用伝送路４４のヘッドＩＣ１４に対する接続部分には、ライト転送用の終端抵抗１１０，１１２が各伝送線４４−１，４４−２と接地間に接続されている。
【００４５】
このため、リードチャネル回路２２に設けた図６のライト変調回路７８の書込補償回路９０から見て、ライト専用伝送路４４はヘッドＩＣ１４がライト動作モードにあるか否かに関わらず、終端抵抗１１０，１１２で決まる伝送インピーダンスを持つことになる。
一方、ヘッドディスクアッセンブリィ１０のＦＰＣ４２を通過したヘッドＩＣからのリード専用伝送路４６は、コントロールボード１２のリードチャネル回路２２に接続されるが、このリードチャネル回路２２の接続部分となる受信端にリード伝送用の終端抵抗１１４，１１６を各伝送線４６−１，４６−２と接地間に接続している。
【００４６】
これに加えて本発明にあっては、リード専用伝送路４６のリードチャネル回路２２に対する受信端に、リード専用伝送路４６の伝送線４６−１，４６−２間及び各伝送線４６−１，４６−２と接地間に生ずる浮遊容量による周波数特性を補償するための補償回路１１８を設けている。
補償回路１１８は、一対のリード専用の伝送線４６−１，４６−２の間にインダクタンス１２０と抵抗１２２を直列接続している。補償回路１１８はＦＰＣ４２に形成されたリード専用の信号線４６−１，４６−２のパターンに寄生する浮遊容量を主に補償するために設けられており、同時にリードチャネル回路２２の受信端側に生ずる浮遊容量についても補償する。
【００４７】
図８は、図７のＦＰＣ４２を通り、また補償回路１１８を設けたリード専用伝送路４６における一方の伝送線４６−１と接地間の等価回路である。この等価回路において、まず送信端のリードアンプ電流源１２４は図５のヘッドＩＣ１４に設けたプリアンプ７５とリードバッファ７６に対応し、ＭＲヘッド５６によるアナログリード電圧ｅｉ にリードアンプの相互コンダクタンスｇｍ を掛け合わせた電流ｉ（＝ｇｍ ・ｅｉ ）を発生する。
【００４８】
伝送線４６−１と接地間には、まずＦＰＣ４２を通ることで浮遊容量１２６が発生する。この浮遊容量１２６は伝送線４６−１と他の伝送線４６−２との間に生ずる容量の２倍の浮遊容量２Ｃ０１が接続されたことになる。
続いて伝送線４６−１と接地間には、コントロールボード１２側に設けた補償回路１１８のインダクタンス１２０と抵抗１２２が直列接続される。ここでインダクタンス１２０の値をＬ１、抵抗１２２の値をＲ２とすると、伝送線４６−１と接地間にはそれぞれ半分となる（Ｌ１／２）及び（Ｒ２／２）が直列接続されることになる。
【００４９】
続いて伝送線４６−１側に設けた終端抵抗１１４が接続される。この終端抵抗１１４の抵抗値はＲ１とする。続いてコントロールボード１２の受信端に寄生するコントロールボード浮遊容量１２８が接続される。コントロールボード浮遊容量１２８の値はＦＰＣ浮遊容量１２６と同様に、伝送線４６−１と他の伝送線４６−２の間に生ずる容量の２倍の浮遊容量２Ｃ０２が接続されたことになる。
【００５０】
そして、伝送路４６−１と接地間の最終端となる受信端に転送された出力電圧ｅ０ が得られ、これが図６に示したリード復調回路８０のＡＧＣ回路９２に入力する。この図８におけるリード専用の伝送線４６−１の等価回路の伝送利得Ｇ（ω）、及び伝送インピーダンスＺは次式で与えられる。
【００５１】
【数１】
この（１）式から明らかなように、伝送利得Ｇ（ω）は伝送インピーダンスＺに依存しており、伝送インピーダンスＺは（２）式から明らかなように、ω＝２πｆとなる周波数ｆに依存している。即ち、周波数ｆが増加すると浮遊容量Ｃ０１，， Ｃ０２によるインピーダンス成分は低下し、逆にインダクタンスＬ１による成分は増加する。
【００５３】
このため、浮遊容量Ｃ０１，Ｃ０２に対し補償回路１１８に設けているインダクタンスＬ１の値を適切に選ぶことで高周波成分における浮遊容量に起因したインピーダンスの低下を抑制し、高周波成分の減衰を抑えることでアナログリード信号の伝送特性を広帯域化することができる。
図９は図７の等価回路１１８によるリード専用伝送路４６の振幅及び群遅延の周波数特性である。
【００５４】
ここで図７のリード専用伝送路４６のコントロールボード１２側に設けている終端抵抗１１４，１１６の抵抗値Ｒ１，Ｒ３をＲ１＝Ｒ３＝１００Ω、ＦＰＣ４２及びコントロールボード１２側に生ずる浮遊容量（Ｃ０１＋Ｃ０２）＝９．５ｐＦ、補償回路１１８のインダクタンス１２０の値Ｌ１＝０．１μＨ、及び抵抗１１２の抵抗値Ｒ２＝２００Ωとしている。
【００５５】
まず図９の振幅特性を見ると、振幅特性１３０が補償回路１１８を設けていない場合であり、これに対し補償回路１１８を設けることによって振幅特性１３２のように１００ＭＨｚを越える高周波成分の減衰が改善され、振幅成分についての広帯域化が実現されている。ここで補償回路１１８に設けた抵抗１２２の抵抗値Ｒ２は、振幅特性１３２のピーキング量を調整するための値となる。また補償回路１１８に設けた抵抗１２２の抵抗値Ｒ２は、終端抵抗１１４，１１６と共にその一部を兼ねることになる。
【００５６】
群遅延の周波数特性については、群遅延特性１３４が補償回路１１８を設けていない場合であり、これに対し補償回路１１８を設けることによって群遅延特性１３６のように１００ＭＨｚを越える高周波成分における遅延の落ち込みを大幅に改善して広帯域化することができる。
尚、図８の等価回路は図７のリード専用伝送路４６の一方の伝送路４６−１の等価回路を示しているが、他方の伝送路４６−２については終端抵抗１１４を終端抵抗１１６に置き換えるだけでよい。
【００５７】
図１０は図２のハードディスクドライブにおけるヘッドディスクアッセンブリィ１０とコントロールボード１２の間のリード及びライトの伝送系の他の実施形態である。
図１０において、ヘッドディスクアッセンブリィ１０のヘッドＩＣ１４とコントロールボード１２との間に設けられたライト専用伝送路４４とリード専用伝送路４６は、それぞれヘッドディスクアッセンブリィ１０内に設けたＦＰＣ４２を経由しており、ライト専用伝送路４４については図７の実施形態と同じであるが、リード専用伝送路４６についてはコントロールボード１２側の補償回路１１８に新たに緩衝増幅器としてエミッタフォロワ回路１３８を設けている。
【００５８】
即ち、コントロールボード１２に接続されるリード専用伝送路４６の受信端には、リード伝送用の終端抵抗１１４，１１６、及び補償回路１１８を構成するインダクタンス１２０と抵抗１２２の直列回路に加え、伝送線４６−１，４６−２の各々に緩衝増幅器として機能するトランジスタ１４０，１４２及びエミッタ抵抗１４４，１４６を備えたエミッタフォロワ回路１３８を新たに設けている。
【００５９】
エミッタフォロワ回路１３８を設けることによって補償回路１１８のリードチャネル回路２２側に発生する浮遊容量をトランジスタ１４０，１４２によるエミッタ電流の供給でチャージすることで除去することができる。
図１１は図１０のリード伝送系の等価回路図である。この等価回路図にあっては、図８のエミッタフォロワ回路を持たない補償回路１１８の等価回路におけるコントロールボード側の浮遊容量１２８を除いた等価回路となる。この等価回路におけるリード伝送系の伝送利得Ｇ（ω）及び伝送インピーダンスＺは次式で与えられる。
【００６０】
【数２】
この図１０の補償回路１１８にエミッタフォロワ回路１３８を設けてコントロールボード側の浮遊容量を除去する実施形態にあっても、補償回路１１８を設けたことによって図９の振幅特性１３２及び群遅延特性１３６と同様なアナログリード信号の高周波成分の減衰を抑えた広帯域化が達成できる。
図１２は図２のハードディスクドライブにおける本発明の他の実施形態であり、この実施形態にあってはコントロールボード１２からヘッドディスクアッセンブリィのヘッドＩＣに対するライト伝送路を並列化したことを特徴とする。
【００６２】
図１２において、ヘッドディスクアッセンブリィ１０には、この実施形態にあってはヘッドＩＣ１４−１，１４−２が設けられており、それぞれヘッドアッセンブリィ１６−１〜１６−１０とヘッドアッセンブリィ１６−１１〜１６−２０を接続している。ヘッドＩＣ１４−１，１４−２からのリード専用伝送路４６は、並列接続された後にＦＰＣ４２を通り、コントロールボード１２のリードチャネル回路２２に接続され、この接続部分となる受信端に、図１０の実施形態と同様、エミッタフォロワ回路１３８を備えた補償回路１１８を実装している。
【００６３】
一方、コントロールボード１２のリードチャネル回路２４とヘッドディスクアッセンブリィ１０のヘッドＩＣ１４−１，１４−２とを結ぶライト伝送路は、この実施形態にあっては、例えばバイト単位に８ビットデータを並列転送する並列ライトデータ伝送路１４８としている。
コントロールボード１２からの並列ライトデータ伝送路１４８は、ＦＰＣ４２を経由した後、コネクタ１５０により並列伝送路１５２により、従来、コントロールボード１２のリードチャネル回路２２側に設けていたライト変調回路のシリアル回路部分を分離した第２ライト変調回路１５６に入力している。
【００６４】
このためリードチャネル回路２２側には、ヘッドディスクアッセンブリィ１０側に分離したシリアル回路部となる第２ライト変調回路１５６を除く並列データ処理の回路部となる第１ライト変調回路１５４が残されている。
図１３は図１２の実施形態におけるリードチャネル回路２２のブロック図である。リードチャネル回路２２において、リード変調回路８０は図６と同じであるが、ライト変調側についてはスクランブラ８２とＲＬＬエンコーダ８４のみを残した第１ライト変調回路１５４としており、図６のライト変調回路７８における残りの並直変換器８６、プリコーダ８８及び書込補償回路９０については、図１４に取り出して示すように、図１２のヘッドディスクアッセンブリィ１０側に設けた第２ライト変調回路１５６に移している。
【００６５】
更に、この第２ライト変調回路１５６にはシンセサイザ１４２が設けられており、ライト動作の際のクロックをシンセサイザ１４２で発生して並直変換器８６における変換動作を行わせ、またシンセサイザ１４２からクロックを図１３の第１ライト変調回路１５４に戻してスクランブラ８２及びエンコーダ８４の動作を行わせている。
【００６６】
このようにコントロールボード１２からヘッドディスクアッセンブリィ１０に対するライトデータ伝送路を例えば８ビットの並列ライトデータ伝送路１４８とすることで、磁気ディスク媒体に対する記録周波数に対しライト伝送路のクロック周波数を１／８に低下させることができ、クロック周波数の増加に伴ってデータ伝送速度が高くなっても、ライトデータ転送速度を十分に低くしてライト伝送系の伝送品質を高めることができる。
【００６７】
もちろん、図１２の並列ライトデータ伝送路１４８は８ビットを１バイトとした並列伝送を例にとるものであったが、２ビット以上の並列伝送であれば適宜の並列ビット伝送とすることができる。
尚、上記の実施形態は、パーシャルレスポンス最尤検出ＰＲＭＬの記録再生方式をとる磁気ディスクドライブを例にとるものであったが、本発明はこれに限定されず、ピーク検出方式等、他の記録再生方式についてもそのまま適用することができる。また、磁気ヘッドとしてはインダクティブ型と磁気抵抗型の複合ヘッドを例にとるものであったが、リード及びライト兼用のインダクティブ型のヘッドでもよい。
【００６８】
また図１０の実施形態にあっては、緩衝増幅器としてのエミッタフォロワ回路１３８をリードチャネル回路２２の受信端に補償回路１１８の一部として実装しているが、エミッタフォロワ回路１３８をリードチャネル回路２２のＩＣに内蔵してもよい。
更に補償回路１１８のインダクタンス１２０をリードチャネル回路２２を構成するＩＣ内の配線パターン等で構成し、エミッタフォロワ回路１３８のみならず、補償回路１１８のインダクタンス１２０と抵抗１２２の直列回路についても、リードチャネル回路２２のＩＣに内蔵するようにしてもよい。
【００６９】
更にまた、本発明は上記の実施形態に限定されず、本発明の目的と利点を損なわない範囲で適宜の変形ができる。更に、本発明は上記の実施形態に示した数値による限定は受けない。
【００７０】
【発明の効果】
以上説明してきたように本発明によれば、ヘッドアクチュエータ側に配置されたリードアンプでヘッドからの読取信号を増幅し、一対のリード専用伝送線によりＦＰＣを経由してコントロールボードに接続し、このリード専用伝送線にインダクタンスと抵抗の直列回路を備えた補償回路を設けたことで、リード専用伝送線に生ずるＦＰＣの浮遊容量及びコントロールボード側の浮遊容量によるアナログリード信号の高周波帯域での減衰を補償し、浮遊容量が存在してもリード伝送路の周波数特性を改善して広帯域化でき、その結果、高速のデータ転送について適切な転送品質を維持して良好なアナログリード信号の伝送によりリードデータを正確に再生することができる。
【００７１】
またリード専用伝送線の浮遊容量の補償回路に緩衝増幅器を設けることで、コントロールボード側の浮遊容量を除去でき、ＦＰＣの浮遊容量の補償のみでよいことから補償回路の定数を小さくして回路構成を簡略化できる。
またリード専用伝送線とライト専用伝送路に分けていることから、リード専用伝送路に浮遊容量補償用の補償回路を設けても、この補償回路はライト専用伝送路側に影響せず、ライト専用伝送路の補償回路によるインピーダンス不整合による反射損などを起こす恐れはない。
【００７２】
更にライト専用伝送線について、コントロールボードとヘッドアクチュエータ側との間を並列ライトデータ転送線により並列Ｎビット転送とすることでライトデータの転送速度を１／Ｎにでき、直列ライトデータの転送速度に依存した媒体に対する記録周波数の増加に対し、容易にライトデータ転送を対応することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明によるハードディスクドライブのブロック図
【図３】図２のヘッドディスクアッセンブリィの内部構造の説明図
【図４】図３のヘッドアクチュエータと筐体間に配置したＦＰＣを取り出した説明図
【図５】図２のヘッドＩＣの回路ブロック図
【図６】図２のリードチャネル回路のブロック図
【図７】本発明の記憶装置のデータ伝送系に設けた補償回路の一実施形態の説明図
【図８】図７の補償回路を設けたリード伝送系の等価回路図
【図９】図７の補償回路によるリード信号の振幅及び群遅延の周波数特性図
【図１０】本発明の記憶装置のデータ伝送系に設けた補償回路の他の実施形態の説明図
【図１１】図１０の補償回路を設けたリード伝送系の等価回路図
【図１２】ライト伝送系を並列化した本発明の他の実施形態の説明図
【図１３】図１２に使用するリードチャネル回路のブロック図
【図１４】図１２のヘッドアクチュエータ側に設けた第２ライト変調回路のブロック図
【図１５】従来のＦＰＣを用いた磁気ディスク装置のデータ伝送系の説明図
１０：ヘッドディスクアッセンブリィ
１２：コントロールボード
１４：ヘッドＩＣ
１６，１６−１〜１６−２０：ヘッドアッセンブリィ（ヘッド）
１８：ボイスコイルモータ（ＶＣＭ）
２０：スピンドルモータ（ＳＰＭ）
２２：リードチャネル回路
２４：ハードディスクコントローラ（ＨＤＣ）
２６：バッファメモリ
２８：メインコントロールユニット（ＭＣＵ）
３０：デジタルシグナルプロセッサ（ＤＳＰ）
３２：サーボ復調回路
３４：ＶＣＭ駆動回路
３６：ＳＰＭ駆動回路
３８：磁気ディスク媒体
４０：ヘッドアクチュエータ
４２：フレキシブルプリント回路（ＦＰＣ）
４４：ライト専用伝送路
４６：リード専用伝送路
４６−１，４６−２：伝送線
４８：コントロール用伝送路
５０：コントロールボード接続部
５２：バンド部
５４：ヘッド接続部
５６：インダクティブヘッド（ライトヘッド）
５８：ＭＲヘッド（リードヘッド）
６０：モードセレクタ
６２：ヘッドセレクタ
６６：ライトバッファ
６８：ライトドライバ回路
７０：書込電流源
７２：ヘッド異常検出回路（ヘッド・アンセーフ・ディテクタ）
７４：検出電流源
７５：プリアンプ回路
７６：リードバッファ
７８：ライト変調回路
８０：リード復調回路
８２：スクランブラ
８４：ＲＬＬエンコーダ
８６：並直変換器
８８：プリコーダ
９０：書込補償回路
９２：ＡＧＣ回路
９４：フィルタ
９６：ＡＤ変換器
９８：イコライザ
１００：可変周波数発振器（ＶＦＯ）
１０２：ビタビ検出器
１０４：直並変換器
１０６：ＲＬＬデコーダ
１０８：デスクランブラ
１１０，１１２：ライト伝送用終端抵抗
１１４，１１６：リード伝送用終端抵抗
１１８：補償回路
１２０：インダクタンス
１２２：抵抗
１２４：リードアンプ電流源
１２６：ＦＰＣ浮遊容量
１２８：コントロールボード浮遊容量
１３０，１３２：振幅・周波数特性
１３４，１３６：群遅延・周波数特性
１３８：エミッタフォロワ（緩衝増幅器）
１４０，１４４：トランジスタ
１４４，１４６：エミッタ抵抗
１４８：並列ライトデータ伝送路（８ビット並列伝送路）
１５０：コネクタ
１５２：ケーブル
１５４：第１ライト変調回路
１５６：第２ライト変調回路
Claims (9)
- ディスク媒体に対しヘッドを位置決めするヘッドアクチュエータと、
前記ヘッドアクチュエータの可動に必要な所定の長さで固定側との間を電気的に接続するフレキシブルプリント回路と、
前記ヘッドアクチュエータ側に配置され、前記ヘッドからのアナログリード信号を増幅するリードアンプと、
前記リードアンプの出力信号を前記フレキシブルプリント回路を介してコントロールボードに供給する一対のリード専用伝送線と、
前記一対のリード専用伝送線に設けられ、前記一対のリード専用伝送線間に、インダクタンスと抵抗を直列接続して構成することで前記フレキシブルプリント回路の浮遊容量及び前記コントロールボード側の浮遊容量による前記アナログリード信号の周波数特性の劣化を補償する補償回路と、
を備えたことを特徴とする記憶装置。 - 請求項１記載の記憶装置に於いて、前記補償回路は、前記一対の読出伝送線の間に、インダクタンスと抵抗を直列接続して構成し、更に、前記一対の伝送線と接地間に終端抵抗を各々接続したことを特徴とする記憶装置。
- 請求項１記載の記憶装置に於いて、前記補償回路は、前記一対のリード専用伝送線の間に、インダクタンスと抵抗を直列接続して構成し、前記一対の伝送線と接地間に終端抵抗を各々接続し、更に前記伝送線の各々に前記コントロールボード側の浮遊容量を除去する一対の緩衝増幅器を設けたことを特徴とする記憶装置。
- 請求項３記載の記憶装置に於いて、前記緩衝増幅器はエミッタフォロワ回路であることを特徴とする記憶装置。
- 請求項１記載の記憶装置に於いて、前記補償回路を前記コントロールボードに対する前記一対の伝送線路の受信端に実装したことを特徴とする記憶装置。
- 請求項１記載の記憶装置に於いて、前記リードアンプの出力回路をオープンコレクタ形式で構成されたリードバッファ回路としたことを特徴とする記憶装置。
- 請求項１記載の記憶装置に於いて、更に、
前記ヘッドアクチュエータ側に設置され、前記ヘッドにライト電流を流して前記ディスク媒体にデータを記録するライトアンプと、
前記コントロールボードからのライトデータを前記フレキシブルプリント回路を介して前記ライトアンプに供給する一対のライト専用伝送線と、
前記一対のライト専用伝送線の前記ライトアンプに対する受信端の各々と接地間に接続された一対の終端抵抗と、
を備えたことを特徴とする記憶装置。 - 請求項１記載の記憶装置に於いて、更に、
前記ヘッドアクチュエータ側に設置され、前記ヘッドにライト電流を流して前記ディスク媒体にデータを記録するライトアンプと、
前記コントロールボードに設けられ、ライトデータを並列出力する第１ライト変調回路と、
前記第１ライト変調回路からの並列ライトデータを前記フレキシブルプリント回路を介して前記ヘッドアクチュエータ側に供給する並列ライト伝送線と、
前記アクチュエータ側に設置され、前記並列ライト伝送線により転送された並列ライトデータを直列ライトデータに変換して前記ライトアンプに出力する第２ライト変調回路と、
を備えたことを特徴とする記憶装置。 - 請求項８記載の記憶装置に於いて、
前記コントロールボードに実装された第１ライト変調回路は、入力データをスクランブル処理するスクランブラ及び該スクランブル処理された信号を符号変換するＲＬＬエンコーダを備え、
前記ヘッドアクチュエータ側に実装された第２ライト変調回路は、並列データを直列データに変換する並直変換器と、該直列データに変換された信号を復調時の等化に対応した演算処理を行うプリコーダと、該プリコーダ処理の行われた信号を記録周波数が高いときに生ずる磁気媒体の非線形歪みを予め補償する書込補償回路を備えたことを特徴とする記憶装置。
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