CN1229972A - 存储装置 - Google Patents

Abstract

来自磁头的读信号被位于磁头传动器上的读放大器放大并经由一对取道FPC的只读传输路径馈到控制板。只读传输路径配备一个由串联连接的电感和电阻组成的补偿电路。补偿电路补偿由FPC的杂散电容和控制板侧的杂散电容引起的读出信号频率特性的下降。

Description

存储装置

本发明一般地涉及一个用于向/从磁盘介质记录/重放信息的记录装置，尤其涉及一种用于高速数据传送的存储装置，该存储装置具有一个安装在其传动器侧的磁头IC，通过一个柔性印制电路连接到它的固定侧。

当今的磁盘装置趋向于具有一个显著增加的记录密度。这就需要一个更高的数据传送速度。图1说明一种常规的磁盘装置，具有一个用于读信号和写数据的传输系统，其形式为一个长1至2米的双向传输电缆206连接磁头磁盘组件(HDD)200和一个固定到摇杆的插槽内的控制板202。磁头磁盘组件200配备有一个用于将多个磁头相对于被主轴电机转动着的多个磁盘定位的磁头传动器。磁头传动器具有多个在其末端携带有用于读和写的多个磁头212-1至212-n并借助音圈电机(VCM)起到定位磁头212-1至212-n的作用的悬臂。在磁头传动器和固定侧的电路板之间，插入多个柔性印制电路(下文称为FPCs)214-1至214-n，这些印制电路各自具有传动器运动所需要的一个预定长度并具有用于连接到电路板218的连接器216-1至216-n。为此，磁头212-1至212-n和电路板218在FPC214-1至214-n上通过不同的信号线条图形(平衡线条图形)互相连接，以便用于双向传输模拟读信号和数字写数据。

磁头IC210-1至210-n分别安装在FPC214-1至214-n上连接到磁头传动器的悬臂。磁头IC210-1至210-n装有一个写放大器用于根据写数据转换通过磁头212-1至212-n的记录电流极性，和一个前置放大器用于放大来自磁头212-1至212-n的读出模拟电压。从磁头IC210-1至210-n引出的传输线在电路板218上互相并联连接。电路板218配有终端电阻220和222用于写数据传输，并配有一个由电感216和电阻228组成的串联电路用于补偿读信号传输时的频率特性。电路板218通过双向传输电缆206连接到控制板202上的读通道。读通道的发送/接收端配有用于读信号传输的终端电阻230和232，并配有一个驱动器204和一个接收器205。

随着数据传送速度的增长，这样一种常规磁盘装置要求更宽的模拟读信号频段。如果不扩宽读信号的频段，则会出现由高频成分的衰减引起的波形失真，妨害正确读出，产生降低重放余量因而降低数据可靠性的结果。扩宽读出信号频段的一个障碍是出现在FPC214-1至214-n上形成的传输线之间的杂散电容和出现在传输线与地电位之间的杂散电容引起的频率特性下降。FPC214-1至214-n需要一个预定的长度来允许传动器运动，这成了对减少静电电容的限制。合并在磁头IC210-1至210-n中的前置放大器的输出电路使用一种集电极开路式差分放大器作为驱动双向电缆206的驱动器。但是，这样就由于固定侧的电路板218承担着来自FPC214-1至214-n的众多并联连接的传输线，而提供了寄生在FPC214-1至214-n的布线图形上的大量杂散电容的连接。这个杂散电容造成模拟读出信号频率特性的显著降低。为了补偿FPC214-1至214-n引起的频率特性降低，电感226和电阻228互相串联起来接在电路板218的传输线之间。在接收来自控制板202的驱动器204的写数据的情形，这个补偿电路会引起归因于阻抗失配的反射并恶化写数据传输特性形成对改善数据传输速度的限制。也可以设想，将设在磁头IC210-1至210-n中的前置放大器的输出电路由高阻抗的集电极开路式改变为受杂散电容的影响较少的低阻抗的射极跟随器式。但是，这种射极跟随器式有一个问题，即当驱动电容性负载时常常产生振荡。损害扩宽读信号频段的杂散电容不仅存在于设在充当双向传输电缆206的输出端的磁头磁盘组件200的FPC214-1至214-n中，而且也存在于双向电缆206的接收端的控制板202的输入部分之中，使接收端的杂散电容造成读信号频率特性的进一步下降。

根据本发明的一个方面，提供一种存储装置，它能够将取道FPC的传输路径中的杂散电容影响减至最小，从而确保模拟读出信号和写数据的高速度传送。

在本发明的存储装置的情形，FPC电连接一个固定侧和一个用于相对磁盘介质定位磁头的磁头传动器，FPC具有一个供磁头传动器运动所需的预定长度。读放大器设在磁头传动器侧用于放大磁头的模拟读出信号。读放大器的输出信号经由一对取道FPC的只读传输路径馈到控制板。本发明的特征在于这样一种存储装置还包括一个设在只读传输路径上的补偿电路，用于补偿由FPC的杂散电容和控制板侧的杂散电容引起的读信号频率特性的下降。借助这一补偿电路，甚至对允许存在FPC引起的杂散电容的只读信号线，也可能抑制高频段信号成分的衰减，以此扩宽读信号传输特性的频段，从而达到高速度数据传送。

补偿电路包括一个电感和一个电阻串联起来连接在一对只读传输路径之间，使得设在补偿电路中的电感能够补偿FPC和控制板接收端的杂散电容引起的读信号的传输阻抗在高频段的降低，从而抑制高频成分的衰减以扩宽频段。补偿电路包括一个电感和一个电阻串联起来连接在一对读传输路径之间，还包括一对各自具有一端连接到一对传输路径的一条相应路径和另一端连接到地电位的终接电阻。补偿电路包括一个电感和一个电阻申联起来连接在一对只读传输路径之间并包括一对各自具有一端连接到一对传输路径的一条相应路径和另一端连接到地电位的终接电阻，还包括一对分别设在传输路径上的缓冲放大器用于消除控制板侧的杂散电容。这个缓冲放大器是一个射极跟随器电路。通过用这种办法提供缓冲放大器消除控制板侧的杂散电容，补偿电路的电感就能专用于补偿FPC的杂散电容，这有助于减少电感120的尺寸。补偿电路安装在控制板上一对只读传输路径的接收端。这样在控制板接收端安装补偿电路就使得补偿电路能够充当只读传输线的终接电阻的一部分。借助补偿电路补偿FPC杂散电容引起的频率特性下降，设在磁头传动器侧的读放大器的输出电路就可以是一个集电极开路式读缓冲器电路。

本发明的存储器装置包括一个设在传动器侧的写放大器，用于将写电流馈给磁头以将数据记录在磁头介质上。设置一对只写传输路径用来将写数据从控制板出发经过FPC馈送到写放大器。一对用于写传输的终接电阻插放在地电位和写放大器上的一对只写传输路径的接收端之间。由于用这种方法使写数据经过与只读信号线隔开的只写传输路径传输，就不会产生因设在只读信号线上的补偿电路造成阻抗失配而引起反射损失的问题，减轻了增加写数据传送速度的困难。

本发明的存储装置包括一个设在控制板上用于提供写数据的并行输出的第一数据调制电路；一个并行传输通路，来自第一写调制电路的并行写数据就通过它经由FPC馈送到传动器侧；以及一个设在传动器侧的第二写调制电路，用于将通过第二写调制电路传送的并行写数据转换为串行写数据输出到写放大器。安装在控制板上的第一写调制电路包括一个扰频保密器和一个RLL编码器，并且安装在磁头传动器侧的第二写调制电路包括一个并行/串行转换器，一个前置编码器和一个写补偿电路。通过使用并行的写数据传输作为从控制板到传动器的写数据传输，如果并行位数为N，则可得出一个1/N的写数据传输传送速度，从而获得显著改善串行写数据传送速度。

通过下面参照附图的详细叙述，本发明的上述以及其他目的、特征、特性和优点将变得显而易见。

图1是使用常规FPC的磁盘装置的数据传输系统的一个说明图；

图2是根据本发明的硬盘驱动器的方框图；

图3是图2的磁头磁盘组件内部结构的说明图；

图4是摘述位于图3的磁头传动器和外壳之间的FPC的说明图；

图5是图2的磁头IC的电路方框图；

图6是图2的读通道电路的方框图；

图7是设在本发明存储装置的数据传输系统中的一个补偿电路实施例的说明图；

图8说明配备有图7补偿电路的读传输系统的等效电路；

图9是借助图7的补偿电路所获得的读信号关于幅度和群延迟的频率特性图；

图10是设置在本发明存储装置的数据传输系统中的补偿电路的另一个实施例的说明图；

图11说明配备有图10补偿电路的读传输系统的等效电路；

图12是本发明的另一个具有并行化写传输系统的实施例的说明图；

图13是用在图12中的读通道电路的方框图；以及

图14是设在图12的磁头传动器上的第二写调制电路的方框图。

图2是根据本发明存储装置的一个实施例的磁盘驱动器的方框图。硬盘驱动器由一个磁头磁盘组件10和一个控制板12组成。磁头磁盘组件10包括一个在本实施例中连接到六个磁头组件16-1至16-6的磁头IC14。磁头组件16-1至16-6各自由一个充当写磁头的感应式磁头56和一个充当读磁头的MR式磁头58整体构成一个复合磁头的形式。磁头组件10还包括一个用于驱动磁头传动器的音圈电机(下文称为VCM)18和一个用于转动磁盘介质的主轴电机(下文称为SPM)20。磁头磁盘组件10的磁头IC14与组成控制板12的读出通道电路(RDC)22，硬盘控制器(HDC)24，缓冲存储器26，微控制单元(MCU)28，数字信号处理器(DSP)30，伺服解调电路32，VCM驱动电路34以及SPM驱动电路36相联系。硬盘控制器24为从/向上级装置接收/发送各种命令提供界面控制并发布内部装置控制信号控制磁盘介质上的记录/重放格式。MCU28包括一个微处理器并使用一个存储在其存储器中的程序提供对硬盘控制器24的控制、对DSP30的控制以及对缓冲存储器26的控制。缓冲存储器26用于暂时存储来自上级装置的写数据和暂时存储来自磁盘介质的读数据。DSP30包括一个处理器，用于提供对磁头组件16-1至16-6的磁头定位的伺服控制，并根据存储在存储器中的程序进行识别伺服解调电路32的位置信号、控制VCM驱动电路34供应给VCM18的驱动电流，以及通过控制SPM驱动电路36供应给SPM20的驱动电路控制磁盘的转数。VCM驱动电路34是一个功率放大器，它允许设置在磁头组件10中VCM转动支架在磁头传动器10的悬臂端部的磁头组件16-1至16-6从而提供定位控制。SPM驱动电路36是一个功率放大器，它向SPM20供应驱动电路用于转动放置在磁头磁盘组件10中的磁盘。读通道电路22包括一个将来自上级装置的写数据记录在磁盘介质上的写调制电路和一个用于重放从磁盘介质读出的读信号数据的读解调电路。伺服解调电路32从读通道电路22获得一个包含在通过阅读记录在磁盘介质上用于定位的伺服图形而得到的读出信号之中的伺服信号，并通过峰值保持、积分等等办法从伺服信号解调出一个磁头位置信号。

图3用平面图说明图2的磁盘驱动器去掉顶盖后的内部结构。磁头传动器40通过转动其位于机壳一角的转动中心而面向多个磁盘介质38。多个磁盘介质38以堆栈方式固定安装到SPM20的转动轴上。例如，在图2的磁头磁盘组件10中设置六个磁头组件16-1至16-6的情形，有三个磁盘介质38以堆栈方式固定安装到SPM20的转动轴上。三个磁盘介质38总共有六个被磁头组件16-1至16-6访问的记录表面。由于图3的磁头传动器40与具有六个记录表面的三个磁记录介质38相联系，所以它有四个悬臂并在其端部携带磁头组件16-1至16-6伸在磁记录介质38上方。VCM18位于和磁头传动器40相反的一侧。FPC42被置于磁头传动器40和机壳不动侧之间。FPC42有一端固牢到磁头传动器40的横侧面并且另一端固牢到机壳上，FPC42具有一个允许磁头传动器40运动的预定长度的U形形状。FPC42固牢到磁头传动器40的横侧面的部分安装有设置在图2的磁头磁盘组件10上的磁头IC14。

图4以删去其一部分的摘述方式用平面图说明图3的FPC42。FPC包括三个部分，即上部控制板连接部分50，中间带状部分52也就是变了形的部分，以及下头要被固牢到磁头传动器40的横侧面的连接部分54。从控制板连接部分50伸出的是用于只写传输路径44和只读传输路径46以及多个用于控制磁头IC的控制传输路径48的图形。只写传输路径44、只读传输路径46和控制传输路径48取道FPC42具有最小宽度的带状部分52一直延伸固牢到磁头传动器的横侧面的磁头连接部分54，磁头连接部分54安装有磁头IC14。

图5是安装在FPC的磁头传动器安装一侧的FPC42上的磁头IC14的方框图。磁头IC14包括一个接收来自控制板12的芯片选择信号CS和读/写转换信号R/W的方式选择器60，用以提供一个读方式动作或者写方式动作的设定。磁头IC14还包括一个写驱动电路68和一个前置放大器75。写驱动电路68包括一接收写缓冲器66输出的写驱动器和相应数目的写驱动器输出电路用于设置在磁头组件16-1至16-6中的写感应式磁头。为了响应来自控制板12的多比特磁头选择信号HSO至HSn，相应的一个写驱动输出电路动作，允许从磁头组件16-1至16-6中选出一个指定的感应式磁头56。前置放大器电路75包括一个相应数目的前置放大器第一级电路用于设置在磁头组件16-1至16-6中的读MR磁头58，以及一个前置放大器，用于完成至多个前置放大器第一级电路的公共输入并将输入信号放大，然后再将它作为输出提供给读缓冲器76。于是，为了响应来自控制板12的多比特磁头选择信号HSO至HSn，相应的一个前置放大器起动级电路动作，允许从磁头组件16-1至16-6中间选出一个MR磁头58。图4的FPC42的只写传输路径40连接到磁头IC14的写缓冲器66，而写缓冲器66的输出则馈到写驱动电路68。用一种适应于写驱动电路68的方法提供一个写电流源70和一个用于检测写电流异常的磁头异常性检测电路72。在写动作时，方式选择器60的写方式信号发生效力；允许写驱动电路68、写电流源70和磁头异常性检测电路72动作。因此，为了响应来自磁头选择器62的选择信号，写驱动电路68内的一个相应的写驱动输出电路动作，允许选出磁头组件61-1至16-6中的一个感应式磁头56。然后，写缓冲器66接收从控制板12经由只写数据传输路径馈给的写数据。为了响应比特倒置，例如说写驱动电路68中的现设驱动输出电路倒换从写电流源馈给感应式磁头56的写电流方向，以允许在磁盘介质上记录。为了响应来自磁头选择器62的选择信号，前置放大器75使多个内置前置放大器第一级电路之一进入工作状态，以允许选出设置在磁头组件16-1至16-6中的一MR磁头58。在这一情形下，设置在磁头组件16-1至16-6中的MR磁头需要一个从检测电流源74引出的读出电流。为此，在读动作时，来自方式选择器60的读方式电流发生效力，允许检测电流源74和前置放大器电路75动作。前置放大器75放大来自被选MR磁头58的一个模拟读信号，然后经由读缓冲器76并通过图4中FPC42的只读传输路径46传输到控制板12。读缓冲器76构成前置放大器75的一个输出电路并使用集电极开路形式的电路结构。为此，前置放大器75和缓冲器76构成一个读放大器。

图6是图2的读通道电路22的方框图。读通道电路22包括一个写调制电路78和一个读解调电路80。写调制电路78包括一个扰频保密器82，一个编码器84，一个并行/串行转换器86，一个前置编码器88和一个写补偿电路90。写调制电路78接收被图2的硬盘控制器格式化了的并经受了扰频保密器82的基于带有伪随机图形的EX-OR的扰频的写数据。由于写数据段格式包括例如说一个间隔符，一个先导码，一个嵌入字节，一个数据字节，一个ECC和一个间隔符，扰频保密器82将扰频加到数据字节和ECC上。然后RLL编码器84将它转换为例如说一个8/9码，然后并行/串行转换器86将现有字节数据转为串行数据。如果读解调电路80执行部分响应最大可能性(PRML)检测例如预置编码器88在记录之前执行(1+D)计算(由于在重放时要进行(1+D)均衡)。这里，D表示一个延迟算子。为了预先补偿高记录频率时可能会发生的磁介质的非线性失真，写补偿电路90进行稍许移动写时标的写补偿。自然，如果在磁记录中不出现失真，也就没有必要设置写补偿电路。

下面将叙述读解调电路80。读解调电路80包括一个AGC电路92，一个滤波器94，一个AD转换器96，一个均衡器98，一个VFO(可变频率振荡器)100，一个Viterli检测器102，一个并行/串行转换器104，一个RLL解码器106和一个解扰脱密器108。读解调电路80的动作如下。一个通过只读传输路径来自磁头的模拟读信号经受AGC电路92提供的自动增益控制放大，然后经受滤波器94的低通特性的频带限制，再由AD转换器96根据来自VFO100的样本时钟转换为数字读数据。均衡器使读出数据经受(1+D)的均衡并且Viterli检测器102根据Viterli算法解调读数据。这里，VFO控制样本时钟与已被均衡器98均衡对的读信号同步。在Viterli检测器102进解调之后，读数据被并行/串行转换器104转换为例如说以字节为单位的并行数据，并随后被RLL解码器106转换成8/9码。然后，解扰脱密器108通过使用伪随机码对数据字节和ECC部分解扰脱密并将已解调的读数据作为其输出提供给硬盘控制器24，后者转而通过缓冲存储器26将它传送到上级装置。

图7示出居于图2的硬盘驱动器的磁头磁盘组件10和控制板12之间的数据传输系统的一个实施例。磁头磁盘组件10配备有连接到各自具有感应式磁头56和MR磁头58的磁头组件16-1至16-6的磁头IC14。设置在磁头磁盘组件10内的磁头IC14与设置在控制板12内的读通道电路22通过具有一对传输路径44-1和44-2的只写传输路径44和具有一对传输线46-1和46-2的只读传输路径46互相连接。磁头磁盘组件10内的只写路径44和只读路径46延伸通过连接磁头传动器40和机壳不动侧的FPC42，如图3所示。在已经通过FPC42的只写传输路径44连向IC14的区域设置有终接电阻器110和112插在传输线44-1和44-2与地电位之间用于写传送。为此，只写传输路径44可以具有一个传输阻抗，就设置在读通道电路22中的图6的写调制电路78的写补偿电路90而言，不问磁头IC是否处于写动作方式，该传输阻抗只随终接电阻110和112而定。另一方面，在穿过磁头磁盘组件10的FPC42之后，由磁头IC引出的只读传输路径连接到控制板12的读通道电路22。终接电阻114和116设置在连接到读通道电路22的接收端并且介于传输线46-1和462与地电位之间。除此以外，读通道电路22上的只读传输路径46的接收端配备一个补偿电路118用于补偿可能出现在只读传输路径46的传输线46-1和46-2之间以及传输线46-1和46-2与地电位之间的杂散电容引起的频率特性。补偿电路包括一个电感120和一个电阻122串联起来接到一对只读传输线46-1和46-2上。补偿电路118主要补偿可能寄生在形成于FPC42上的只读信号线的图形上的杂散电容。它同时补偿可能出现在读通道电路22的接收端侧的杂散电容。

图8说明设置在地电位和穿过图7中FPC42的只读传输路径46的一根传输线46-1之间并配备有补偿电路118的一个等效电路。在这个等效电路中，发送端的读放大器电流源124相当于前置放大器75和设置在图5的磁头IC14中的读缓冲器76，并生成一个通过将MR磁头56的模拟读出电压ei乘以读放大器的跨导gm所得出的电流i(=gm·ei)。穿过FPC42的结果，杂散电容126出现在传输线46-1和地电位之间。这个杂散电容126产生一个两倍于生成在传输线46-1和另一传输线46-2之间的电容量的杂散电容2C₀₁。其后，设置在控制板12上的补偿电路118的电感120和电阻122串联起来接在传输线46-1和地电位之间。令L1和R2分别为电感120的数值和电阻122的数值，则分别等于L1和R2的一半的(L1/2)和(R2/2)的串联连接便位于传输线46-1和地电位之间。其后，终接电阻114的一端连接到传输线46-1，而其另一端则连接到地电位。R1表示终接电阻114的电阻数值。其后连接寄生在控制板12的接收端的控制板杂散电容128。使用和FPC杂散电容126同样的方法，控制板杂散电容128的数值产生一个两倍于生成在传输线46-1与另一传输路径之间的容量的杂散电容2C₀₂。其后得到一个输出电压e₀传送到接收端即传输线46-1的末端和地电位之间，输出电压e₀馈到图6所示读解调电路80的AGC电路92。下面的表达式给出图8的只读传输线46-1的等效电路的传输增益G(w)和传输阻抗Z。 $G\left(\mathrm{\ω}\right)=\frac{e_0}{e_1}=\frac{\mathrm{iZ}}{e_1}=\frac{g_m{e}_{1}Z}{e_1}=g_{m}Z---\left(1\right)$ $\frac{1}{Z}=\mathrm{j\ω}2(C_{01}+C_{02})+\frac{1}{\frac{R_2}{2}+\mathrm{j\ω}\frac{L_1}{2}}+\frac{1}{R_{1.3}}---\left(2\right)$ 式中C₀₁为FPC的线路电容；

C₀₂为读通道的杂散电容；以及

gm为读缓冲器的跨导。

由表达式(1)显然看出，传输增益G(w)依赖于传输阻抗Z，由表达式(2)显然看出，传输阻抗Z依赖于频率f(因w=2πf)。也就是说，当频率增加时，由杂散电容C₀₁和C₀₂产生的阻抗成分降低，而由电感L₁产生的成分则增加。为此，就杂散电容C₀₁和C₀₂而言，通过适当选择设置在补偿电路118中的电感L₁的数值，有可能抑制杂散电容引起的阻抗高频成分的下降，通过抑制高频成分的衰减来加宽模拟读信号的传输特性的频段。

图9说明用图7的等效电路118实现的只读传输通路46的幅度和群延迟的频率特性。这里，R₁=R₃=100Ω，其中R₁和R₃分别为与设置在图7的控制板12上的只读传输路径46相关联的终接电阻114和116的电阻数值；C₀₁+C₀₂=9.5PF，其中C₀₁+C₀₂表示出现在FPC42和控制板12上的杂散电容；L₁=0.1μH，其中L₁为补偿电路118的电感120的数值；以及R₂=200Ω，其中R₂为电阻112的阻值。首先注意图9的幅度对频率的特性，幅度特性130是在没有提供补偿电路118的情形下得出的。与此相反，提供补偿电路118有助于改善超过100MHz的高频成分的衰减，如幅度特性132所示，获得一个幅度成分的更宽频带。在这一情形下，设置在补偿电路118中的电阻122的阻值R₂是用于调节幅度特性132的峰值的一个数值。设在补偿电路118中的电阻122的阻值R₂部分地与终接电阻114和116相配合。其次注意群延迟对频率的特性，一个群延迟特性134是在没有提供补偿电路118时得出的。与此相反，提供补偿电路118有助显著改善超出100MHz的高频成分中延迟的跌落，如群延迟特性136所示，从而实现一个更宽的频带。虽然图8的等效电路只是图7的只读传输路径的一条传输线46-1的等效电路，但对另一条传输线46-2可以通过简单地以终接电阻116代替终接电阻114而得出。

图10说明图2的硬盘驱动器中磁头磁盘组件10和控制板12之间的读和写传输系统的另一个实施例。设置在磁头磁盘组件10的磁头IC14和控制板12之间的只写传输路径44和只读传输路径46经过设置在磁头磁盘组件10中的FPC42延伸。其间，只写传输路径44与图7的完全一样，而对控制板12上与只读传输路径相关联的补偿电路118则另外配备一个射极跟随器电路138充当缓冲放大器。更具体地说，除了用于该传输的终接电阻114和116以及构成补偿电路118的电感120和电阻122的串联电路以外，连接到控制板12的只读传输路径46的接收端还为传输线46-1和46-2分别配置晶体管140和142，充当分别具有射极电阻144和146的缓冲放大器和射极跟随器电路138。提供射极跟随器电路138使得能够通过从晶体管140和142供应一个射极电流而消除在读通道电路22一侧可能出现在补偿电路118中的杂散电容。

图11说明图10的读传输系统的一个等效电路图。这个等效电路是通过从图8的没有射极跟随器的补偿电路118的等效电路中除去控制板一侧的杂散电容128所得到的一个等效电路。下面的表达式给出这个等效电路的读传输系统的传输增益G(w)和传输阻抗Z。 $G\left(\mathrm{\ω}\right)=\frac{e_0}{e_1}=\frac{\mathrm{iZ}}{e_1}=\frac{g_m{e}_{1}Z}{e_1}=g_{m}Z---\left(3\right)$ $\frac{1}{Z}=\mathrm{j\ω}2C_{01}+\frac{1}{\frac{R_2}{2}+\mathrm{j\ω}\frac{L_1}{2}}+\frac{1}{R_{1.3}}---\left(4\right)$ 式中C₀₁为FPC的线路电容；

C₀₂为读通道的杂散电容；以及

gm为读缓冲器的跨导。

在图10的这个还包括配备有用于消除控制板一侧杂散电容的射极跟随器电路138的补偿电路118的实施例中，提供补偿电路118使得有可能获得和图9的幅度特性132与群延迟特性136同一样的抑制模拟读信号的高频成分衰减的更宽频带。

图12说明根据本发明的图2硬盘驱动器的又一个实施例。这个实施例的特征在于从控制板12延伸至磁头磁盘组件的磁头IC的写传输路径的并行性。磁头磁盘组件10包括分别包含有磁头组件16-1至16-10和16-11至16-20的磁头IC14-1和14-2。从磁头IC14-1和14-2引出的只读传输路径46互相并联连接后通过FPC42。路径46再连接到控制板12的读通道电路22，其连接部分作为接收端以和图10的实施例一样的方式与配置有射极跟随器电路138的补偿电路安装连接。另一方面，连接控制板12的读通道电路24与磁头组件10的磁头IC14-1和14-2的写传输通道成并行写数据传输路径148的形式，用于例如说在一个字节一个字节的基础上并行传送8位数据。由控制板12引出的并行写数据传输路径148通过FPC42延伸到一个连接器150。由连接器150引出的并行传输路径152到达一个借助从设置在控制板12的读通道电路22内的写调制电路中分离出一个串行电路部分而得到的第二写调制电路156。为此，读通道电路22包括一个第一写调制电路154充当一个用于并行数据处理的电路部分，其中不包括充当磁头磁盘组件10一侧的串行电路部分的第二写调制电路156。

图13是图12的读通道电路22的一个方框图。读通道电路22具有和图6中一样的读调制电路80，但具有一个仅包含扰频保密器80和RLL编码器84的第一写调制电路154形式的不同写调制电路。图6的写调制电路78的其他元件，也就是说，并行/串行转换器86，前置编码器和写补偿是路90都移到设置在图12的磁头磁盘组件10内的第二写调制电路156中。第二写调制电路156还包括一个频率合成器142，它生成写动作时的时钟以允许并行/串行转换器86的转换动作，并将时钟返回到图13的第一写调制电路154以允许扰频保密器82和编码器84动作。这样，从控制板12延伸到磁头磁盘组件10的写数据传输路径设置成例如说8位并行写数据传输路径148，使得写传输路径上的时钟频率可以降低到磁盘介质记录频率的1/8，从而尽管数据传输速度随着时钟频率的增加而增加，还是能通过全面降低写数据传送速度来确保写传输系统的高传输质量。不用说，虽然作为例子图12使用了每字节8位并行传输的并行写数据传输路径148，但任何适当的并行位传输都可使用，只要是二位或二位以上的并行传输即可。

根据本发明的上面所述，来自磁头的读信号被位于磁头传动器一侧的读放大器放大并经由一对取道FPC的只读传输路径馈到控制板，只读传输路径则配备一个具有电感和电阻组成的串联电路的补偿电路，以此补偿模拟的读信号在高频段由可能出现在只读传输路径中的FPC杂散电容和控制板一侧的杂散电容引起的衰减，从而在存在杂散电容的情况下改善读传输路径的频率特性，达到扩宽频段、确保高速数据传送的适当质量，以获得正确重放经过满意的模拟读信号传输后的读出数据。

此外，通过提供只读传输路径杂散电容补偿电路与缓冲放大器，有可能消除控制板的一侧的杂散电容并且由于只需补偿FPC杂散电容而降低了补偿电路的常数，从而简化了电路结构。

只读传输路径与只写传输路径的分开甚至在用于补偿杂散电容的补偿电路已经设置在只读传输路径上的情形，也能防止补偿电路作用到只写传输路径，从而消除因补偿电路造成只写传输路径的阻抗失配引起反射损失的风险。

再者，只读传输路径在控制板和磁头传动器之间使用并行数据传送线以允许并行N位传送，获得1/N的写数据传送速度，从而使得写数据传送能够容易地应付随串行写数据的传送速度而定的介质记录频率的增加。

虽然在上面的实施例中已经通过例子对应用基于部分响应最大可能(PRML)检测的记录/重放方法的磁盘驱动器作了叙述，但本发明并不局限于这一点，峰值检测法或者别的记录/重放方法可以原封不动地使用。此外，磁头在上面采用由电感型和磁阻型组成的复合磁头的形式作为例子。但可代之以在读和写两个电路中都使用一种感应式磁头。

在图10的实施例中，充当缓冲放大器的射极跟随器电路138安装在读通道电路22的接收端以构成补偿电路118的一部分。但可代之以将射极跟随器电路138合并到读通道电路22的IC中。

此外，补偿电路118的电感120可以由构成读通道电路22的IC内的布线图形成，以便读通道电路22的IC不仅合并有射极跟随器电路138，而且包括由补偿电路118的电感120和电阻122组成的串联电路。

值得重视的是，本发明并不局限于上面的实施例，并且能够进行各种各样的修改而不会损害本发明的目的和优点。本发明不想被上面实施例中示出的数字数值所限制。

Claims (10)

1．一种存储装置包括：

一个磁头传动器，用于将磁头相对于磁盘介质定位；

一个柔性印制电路，用于电连接所述磁头传动器和一个固定的侧面，所述柔性印制电路具有用于运动所述磁头传动器所需要的预定长度；

一个位于所述磁头传动器侧的读放大器，用于放大来自所述磁头的模拟读出信号；

一对只读传输路径，用于将所述读放大器的输出信号经由所述柔性印制电路馈到一个控制板；以及

一个位于所述一对只读传输路径上的补偿电路，用于补偿由所述柔性印制电路的杂散电容和所述控制板一侧的杂散电容引起的所述模拟读信号的高频特性的下降。

2．根据权利要求1的存储装置，其中所述补偿电路包括一个电感和一个电阻串联起来连接在所述一对只读传输路径之间。

3．根据权利要求1的存储装置，其中所述补偿电路包括一个电感和一个电阻串联起来连接在所述一对读传输路径之间，并包括一对各有一端连接到所述一对传输路径中相应的一个路径并且另一端连接到地电位的终接电阻器。

4．根据权利要求1的存储装置，其中所述补偿电路包括一个电感和一个电阻串联起来连接到所述一对只读传输路径之间，并包括一对各有一端连接到所述一对传输路径中的一个相应路径并且另一端连接到地电位的终接电阻，还包括一对分别设置在所述传输路径上用于消除所述控制板侧的杂散电容的缓冲放大器。

5．根据权利要求4的存储装置，其中所述缓冲放大器是一个射极跟随器电路。

6．根据权利要求1的存储装置，其中所述补偿电路安装在所述控制板上所述一对传输路径的接收端。

7．根据权利要求1的存储装置，其中所述读放大器的输出电路是一种集电极开路型读缓冲电路。

8．根据权利要求1的存储装置还包括：

一个位于所述磁头传动器侧的写放大器，用于将写电流馈入所述磁头从而将数据记录在所述磁盘介质上。

一对只写传输路径，来自所述控制板的写数据经由所述柔性印制电路通过它馈到所述写放大器，以及

一对各自具有一端连接到所述写放大器上的所述一对只写传输路径的一个相应输入端并具有另一端连接到地电位的终接电阻。

9．根据权利要求1的存储装置还包括：

一个位于所述磁头传动器侧的写放大器，用于将写电流馈入到所述磁头中，从而将数据记录在所述磁头介质上；

一个位于所述控制板上的第一写调制电路，用于提供写数据的并行输出；

一个并行写传输路径，来自所述第一写调制电路的并行数据经由所述柔性印制电路通过它馈送到所述磁头传动器侧；以及

一个位于所述传动器侧的第二写调制电路，用于将从所述并行写传输路径传出的并行写数据转换为串行写数据。

10．根据权利要求1的存储装置，其中安装在所述控制板上的所述第一写调制电路包括一个扰频保密器和一个RLL编码器；并且其中

所述安装在所述磁头传动器侧的所述第二写调制电路包括一个并行/串行转换器，一个前置编码器和一个写补偿电路。

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