CN101023481A - 盘装置 - Google Patents

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CN101023481A CNA2005800312587A CN200580031258A CN101023481A CN 101023481 A CN101023481 A CN 101023481A CN A2005800312587 A CNA2005800312587 A CN A2005800312587A CN 200580031258 A CN200580031258 A CN 200580031258A CN 101023481 A CN101023481 A CN 101023481A
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Abstract

在本发明中，在集成了前置放大器和各种传感放大器的磁头IC中，既使前置放大器处于读动作中，也能够进行对各种传感放大器的寄存器设定等的通信。而且，提供去除到现在为止通信所必需的通信线的盘装置。盘装置(100)包括：集成了读写前置放大器和各种传感放大器的磁头IC(1)；FPC(21)和盘装置控制电路部(31)。磁头IC(1)的动作状态与各种传感放大器的检测值，通过放大器/通信控制电路(9)的寄存器值的设定和读出进行。通过切换该切换开关(7、32)将读信号差动输出线(25、26)或者写信号差动输入线(27、28)兼用作通信线。利用通信控制电路(34)和放大器/通信控制电路(9)进行的时分的非同步通信实现通信，该通信信号的电平或者读信号或者写信号设为相同电平。

Description

盘装置
技术领域
本发明涉及磁盘装置等的盘装置，在连接磁头致动器侧和盘装置控制电路基板的FPC(柔性印刷电路：Flexible Printed Circuit)上搭载有集成前置放大器(preamplifier)和各种传感放大(sensor amplifier)电路的磁头IC。特别涉及盘装置，其在通过设定进行串行传送的寄存器来控制参数和动作模式等的磁头IC中，可削减其通信线，并排除通信信号对再现信号的损害。
背景技术
近些年来，随着信息化社会中信息量的增加和使用便携设备的增加，要求盘装置的大容量化和小型化，以及高速数据传送化。为此，盘装置的记录密度(BPI：Bit Per Inch：位/英寸)的增加变得显著。另一方面，随着这样的BPI的增加，具有各个电路块的协调和接口数的减少以及向各个信号混入噪音的问题。
特别是，如果对搭载了放大微弱磁头读取信号的磁头IC的磁头前置放大电路施加噪音，就向读数据中混入了噪音，所以增加了错误率，性能降低，产生这样的问题。
图8表示了现有盘装置的磁头IC109、包含微计算机等数字电路侧的盘装置控制电路110的框图。特别表示了示出通过串行传送线路的寄存器设定所进行的读写前置放大的功能设定的框图。随着作为磁头IC的读写前置放大电路101变为高性能，需要多个设定性能用的寄存器。例如，随着采用写电流和MR磁头，需要用于进行读、检测(sense)电流的切换，存取时的主动式和等待存取的节电模式设定等的多个寄存器。
现有技术例如在日本专利特开平11-3502号公报中公开。根据该例子，如图8所示，在读写前置放大电路中内置寄存器102，根据由串行传送所进行的寄存器设定和读出而与高性能化对应，读出各种各样电路常数的设定和电路状态。这里，串行传送线路一般由发送串行数据允许信号SDEN的传送线路103、供给串行传送块SCLK的传送线路104、以及发送寄存器设定数据SDATA的传送线路105的3条线路构成。另外，这些信号电平由以0～3.3V或者0～5V动作的CMOS逻辑电路或者TTL电平所决定。
图9表示用于由图8的串行传送线路进行寄存器设定的时序图(timing chart)。在图9中，串行数据允许(serial data enable)信号SDEN是高通(high enable)信号。通常情况下，在允许时，一边对寄存器102设置数据，一边读出数据。串行传送时钟SCLK是数据设置用的时钟。在该例子中，在上升沿、即正向边缘进行数据设置。串行传送数据SDATA在串行传送时钟SCLK的上升沿确定，设定对寄存器102的传送数据。
更进一步，在现有例子中，在设定磁头IC101的寄存器的微计算机等数字电路101侧，设置有高电阻电路，其在寄存器设定时间以外将串行传送线路设为高电阻(Hi-Z)。提出了如下内容，将具有作为读写前置放大电路的功能的磁头IC的寄存器设定中使用的传送传送线路，在数据设定时间以外设为高电阻，通过这样，使得包含微计算机的数字电路侧和磁头IC侧电绝缘分离信号线路，数字电路侧的噪音不对磁头IC造成影响。
近些年来，在使用便携设备的增长中，盘装置日益小型化。谋求在这样的盘装置中将多个不同功能的电路块进行系统化成一个IC，即谋求芯片内系统化。今后，读写前置放大器也可以进一步与各种传感放大器集成，搭载在一个IC中。到现在为止，如果是读写前置放大器的单体功能的磁头IC，也能够在时间上分离读写动作和通信动作。但是，如果合并其它传感放大器进行IC化，由于向传感放大器的通信相对读写动作不是同步，所以，在读动作中还需要进行串行通信。这里，作为IC化的其它传感放大器，一般装备在盘装置中，例如能够举出温度传感放大器。作为温度传感放大器，已经知道例如检测、放大根据温度改变电阻的热电偶或改变电压的晶体管的基极、发射极之间的电压(Vbe)的温度传感放大器。将该放大的电压进行A/D(模拟/数字)变换，存储到寄存器中，利用微计算机等从该寄存器中读出，由此能够知道盘装置的温度。随着盘装置的高密度化，微计算机需要对应于温度而极细地微调整读信号的均衡特性。另外，最近，平常监视盘装置的温度变得重要。
但是，在现有的构成中，将串行传送线路设为Hi-Z高电阻期间，对于寄存器，就不能进行设定和读出，会产生这样的问题。更进一步，为了进行与磁头IC的通信需要3条通信线路。由于消耗了连接磁头IC和微计算机等数字电路侧的连接器的管脚数，所以成为盘装置小型化的障碍。
发明内容
本发明的目的在于，解决在将读写前置放大器和各种传感放大器进行IC化的磁头IC中现有的问题。使得读写前置放大器在读动作中，也能够进行对各种传感放大器的寄存器设定等通信。至此，提供了一种盘装置，排除了通信所需要的通信线路，同时，该通信信号不会对读信号造成损害，可继续进行良好的读动作。
本发明的盘装置，利用FPC电连接沿着横切盘介质轨道方向移动磁头的致动器、装置框体所具有的包含微计算机等的数字控制电路基板。集成读写前置放大器和各种传感放大器的磁头IC搭载在FPC上，同时与之连接。磁头IC的动作状态能够根据其内部所具有的寄存器的值来改变。另外，磁头IC检测出的各检测值存储到寄存器中。通过这样，根据来自数字控制电路侧的通信能够读出。并且，上述通信使用写信号的输入线和读信号的输出线中的任何一个，或者兼用两者。
更进一步，写信号的输入线和读信号的输出线，分别设为差动双线式，成对布线，同时，对于信号电平读信号或者写信号设为相同电平，这样进行通信。
附图说明
图1是本发明实施方式1的盘装置的框图。
图2A是本发明实施方式1的通信控制电路的详细框图。
图2B是本发明实施方式1的放大器/通信控制电路的详细框图。
图3是说明本发明实施方式1的通信方法的时序图。
图4是本发明实施方式2的盘装置的框图。
图5是说明本发明实施方式2的通信方法的时序图。
图6是说明利用本发明实施方式2的通信方法设定磁头IC的时序图。
图7是说明利用本发明实施方式2的通信方法从磁头IC读出的时序图。
图8是表示现有例子的盘装置的框图。
图9是表示现有例子的通信方法的时序图。
符号说明
1      磁头IC
3      读放大器
6      写放大器
7、32  切换开关
8、33  双方向缓冲器
9、74  放大器/通信控制电路
10、35 振荡器(OSC)
15     温度传感器
16     温度传感放大器
17、20 A/D变换器
18     振动传感器
19     振动传感放大器
21     FPC(柔性印刷电路：Flexible Printed Circuit)
22     正电源信号线
23     负电源信号线
24     接地信号线
25、26 读信号差动输出线
27、28 写信号差动输入线
29     读写信号线
30     失败(fault)信号线
31     盘装置控制电路部
34、75 通信控制电路
36    系统控制器
70    允许(enable)信号线
100   盘装置
具体实施方式
下面，关于本发明的实施方式，参照附图来进行说明。
(实施方式1)
图1是本发明实施方式1的盘装置的框图。盘装置100具有磁头IC1、盘装置控制电路部31。磁头IC1和盘装置控制电路部31通过FPC21连接。盘装置100还具有读磁头2、写磁头5以及振动传感器18。
在磁头IC1上搭载有IC化的读放大器3、写放大器6。磁头IC1进一步具有切换开关7、双方向缓冲器8和放大器/通信控制电路9。进一步具有OSC10、温度传感器15、温度传感放大器16，还具有A/D变换器17、20。
进一步，在磁头IC1上准备有各种输入、输出端子。磁头IC1搭载在后述的FPC21上，并与之连接，通过FPC21与盘装置控制电路部31之间进行信号交换。
盘装置控制电路部31具有：切换开关32、双方向缓冲器33、通信控制电路34、OSC35和系统控制器36。在系统控制器36上，搭载有未图示的读信道、微计算机、硬盘控制器、伺服控制器和存储器等。另外，在盘装置控制电路部31上配置有各种输入、输出端子。这些输入、输出端子为了通过FPC21与上述磁头IC1之间进行信号交换而准备。
磁头IC1和盘装置控制电路部31通过配置在FPC21中的各种信号线22～30电连接。正电源(以后称为VAA)信号线22、负电源(以后称为VEE)信号线23、接地(以后称为GND)信号线24为了向磁头IC1供给电源而准备。另外，配置有读信号差动输出线25、26和写信号差动输入线27、28以及读写信号线29和失败信号线30。配置在磁头IC1侧的读磁头2和写磁头5检测记录在未图示的盘上的信号，向盘上记录数据。读放大器3和写放大器6集成并搭载在磁头IC1内。从读放大器3输出的读信号的差动输出通过读信号差动输出线25、26输出。另外，写信号的差动输出通过写信号差动输出线27、28，向写放大器6输入。
切换开关7、32和双方向缓冲器8、33构成为联动动作。这些切换开关和双方向缓冲器构成为使得控制性37、40在High电平时向H侧流入信号，在Low电平时向L侧流入信号。
振荡器10、35以规定频率振荡。振荡器10形成用于驱动放大器/通信控制电路9的信号。振荡器35形成用于驱动通信控制电路34的信号。
放大器/通信控制电路9控制读放大器3、写放大器6、温度传感放大器16和振动传感放大器19。另外，放大器/通信控制电路9通过控制线37来控制双方向缓冲器8。另外，放大器/通信控制电路9控制与盘装置控制电路部31的通信。
通信控制电路34控制与磁头IC1的通信。温度传感器15检测磁头IC1的温度，输出对应于该温度的规定电压。从温度传感器15输出的比较小的输出电压利用温度传感放大器16放大电压，直到足够大来驱动A/D变换器17。由温度传感放大器16放大的模拟电压利用A/D变换器17变换为数字信号。
振动传感器18检测对盘装置100所施加的冲击。振动传感放大器19将振动传感器18所产生的比较小的模拟电压进行放大到规定大小。A/D变换器20将从振动传感放大器19输出的模拟电压变换为数字信号。利用这样变换后的数字信号，控制放大器/通信控制电路9。
下面，关于各个部分的动作进行说明。读磁头2、读放大器3、写磁头5和写放大器6搭载在现有的磁头IC中，是已知的构成，所以省略了详细说明。读放大器3和写放大器6通过控制总线配线11和12来接收搭载在放大器/通信控制电路9上的寄存器的设定值，对应于该设定值调整放大增益或带宽、偏置电流、写电流等。
另外，读放大器3和写放大器6将读磁头2、写磁头5的动作是否正常的错误信息向放大器/通信控制电路9输出，存储到上述寄存器的规定区域。并且，上述错误信息通过失败信号线30直接向盘装置控制电路部31输出。以哪一种形式输出错误信息由上述寄存器的设定来选择。
这里，举出一个例子来说明寄存器的设定值与各个电路的关系。例如，如果对应于8位地址分配8位数据用的寄存器，能够定义可存储合计2048位数据的寄存器区域。一般的，不需要那种程度的位数，仅使用对应于需要的地址区域。例如，使用第0号地址的8位来设定写放大器的写电流的流程在下面描述。作为数据位数是8位，所以能够定义256种电流值，对应于从10mApp到73.75mApp的电流振幅值。即，数据每增加1，写电流值就增加0.25mA的振幅。因此，设为50mApp的写电流的振幅值的情况，就是将8位的寄存器设定为相当于160的“10100000”。该设定值通过前面说明的控制总线配线12向写放大器6输出，利用设置在写放大器内的写电流可变电路来调整写电流。
下面，对本发明的主要部分的放大器/通信控制电路9和通信控制电路34的动作和其通信方法进行说明。向R/W信号线29供给切换读和写的信号。该切换信号基于系统控制器36的指令进行控制。R/W信号线29的信号在为High电平时设为读状态，在为Low电平时设为写状态。R/W信号线29的信号在为High电平时，利用放大器/通信控制电路9，通过控制线38切换开关7与接点a侧连接。
同样的，切换开关32也利用通信控制电路34，通过控制线39与触点a侧连接。相反的，在R/W信号线29的信号为Low电平时，切换开关7和切换开关32同时与触点b侧连接。因此，双方向缓冲器8、33在读状态时与写信号的2个写信号差动输入线27、28连接。在写状态时连接读信号差动输出线25、26。盘装置的电源刚接通之后，通信控制电路34在发送侧初始化，放大器/通信控制电路9在接收侧初始化。
关于放大器/通信控制电路9和通信控制电路34的详细动作，使用图2A、图2B的框图和图3的时序图说明。图2A是表示图1所示的通信控制电路34的内部构成的框图。图2B同样是表示放大器/通信控制电路9的内部构成的框图。在图2A、图2B中，相同的符号具有相同的功能。
图2A所示的通信控制电路34和图2B所示的放大器/通信控制电路9分别具有：寄存器组60，具有存储通信所使用的数据的寄存器1、寄存器2、…、寄存器N；多路复用器(MUX)41，选择输出寄存器组60的各个寄存器的值。另外，具有：发送控制器42，控制发送；移位寄存器43，将发送的数据变换为串行数据，带有装载(load)功能。更进一步，通信控制电路34和放大器/通信控制电路9分别具有缓冲器44，其控制带有装载功能的移位寄存器的输出，带有允许输出功能。
图2A所示的控制线39与图1所示的控制线39相同，与双方向缓冲器33连接。通信控制电路34和放大器/通信控制电路9进一步具有：移位寄存器46，将串行数据变换为并行数据；下降沿检测电路47，检测接收数据的下降沿；通信时钟生成电路48，根据基本时钟生成通信时钟；保持(hold)脉冲生成电路49，产生用于保持移位寄存器46的数据的脉冲；OSC35是振荡电路，形成用于驱动通信时钟生成电路48的基本脉冲。
通信控制电路34和放大器/通信控制电路9还具有：接收数据寄存器51、接收地址寄存器52、接收指令寄存器53、以及奇偶校验寄存器54。
更进一步，通信控制电路34和放大器/通信控制电路9具有：接收控制器55、发送接收定时器兼双方向缓冲控制器56。接收控制器55对应于接收到的内容进行接收处理。兼作发送接收定时器的缓冲控制器56基于来自发送控制器42和接收控制器55的指令，对规定的时间进行计数。对应于计数的状态来控制双方向缓冲器33。这样，通过控制线40来控制双方向缓冲器33。
图2A所示的发送接收定时器兼双方向缓冲控制器56通过控制线40控制双方向缓冲器33。图2B所示的发送接收定时器兼双方向缓冲控制器56通过控制线37来控制双方向缓冲器8。
图2A所示的控制线39、40以及图2B所示的控制线37、38与图1所示的控制线相同。
图3表示通信所使用的信号格式。表示RS232C通信所使用的非同步通信方式的UART(通用异步收发器：Universal AsynchronousReceiver Transmitter)进行展开的情况。在RS232C中，将起始位STB设为1位，将数据长设为8位，将奇偶位PB设为0位，将停止位SPB设为1位，分离发送侧和接收侧的配线。
在实施方式1中，起始位STB分配1位，数据位分配18位，指令位CB分配2位，地址位AB分配8位，寄存器数据位RDB分配8位。更进一步，奇偶位PB设为1位，停止位SPB设为1位。利用指令位CB的2位来定义设定请求指令(00)，接收请求指令(01)，请求OK指令(10)，请求NG指令(11)。起始位STB平常设为Low电平，停止位SPB平常设为High。奇偶位PB为全部位的异或，能够校对接收的数据。
接着，关于对磁头IC1内的寄存器设定规定值时的流程，使用图1、图2A、图2B和图3来说明。利用通信控制电路34，首先，系统控制器36向寄存器组60中预先存储设定值，由发送控制器42指示设定的寄存器的地址号码(未图示)。这里，例如在将上述写电流值设定为50mApp的情况下，对第0地址设定相当于160的“10100000”的8位数据。发送控制器42基于上述指令控制MUX41，将规定的寄存器值载入到带有装载功能的移位寄存器43中。另外，也同时装载设定请求指令、地址、控制位(称为开始位STB、停止位SPB、奇偶位PB)。之后发送控制器42在每个从通信时钟生成电路输入的发送时钟，对带有上述装载功能的移位寄存器43的数据进行移位，通过缓冲器44和输入输出线39输出，使得为与图3所示的信号格式SF相同的位列。
发送控制器42输出全部位列之后，对发送接收定时器兼双方向缓冲控制器56，启动设定充分时间接收该接收数据的定时器。在发送接收定时器兼双方向缓冲控制器56中，在启动定时器期间，通过控制线40将双方向缓冲器33切换为L侧的接收状态，同时，将缓冲器44的输出设为不允许。另一方面，在放大器/通信控制电路9内，边缘(edge)检测电路47检测输入的接收数据的停止位的下降，生成边缘脉冲(EP)。通信时钟生成电路48利用边缘脉冲EP，重置对内部通信数据的位周期进行计数的计数器，通过解码规定的值，生成采样时钟脉冲SCP。该采样时钟脉冲(Sampling Clock Pulse)SCP的采样率一般的称为弯曲率(bow rate)。
OSC10和OSC35的振荡周期既使有一些偏差也能够对接收数据的稳定区域进行采样。然后，输入的接收数据输入到移位寄存器46中，利用上述采样时钟脉冲SCP来顺序移位。保持(hold)脉冲生成电路49，以上述下降沿脉冲EP和采样时钟脉冲SCP、起始位STP的检测为基础，生成表示保持数据的定时的保持脉冲HP。基于上述保持脉冲HP，接收数据寄存器51存储寄存器数据位RDB，接收地址寄存器52存储地址位AB，接收指令寄存器53存储指令位CB，奇偶寄存器54存储奇偶位PB。
接收控制器55进行各个寄存器51～53的各个位的异或，与校验位校对，确认接收数据的可靠性。如果该校对无误，则将接收数据存储到寄存器60中接收地址的寄存器中。之后，对发送接收定时器兼双方向缓冲控制器56，启动用于设定充分时间发送该发送数据的定时器。发送接收定时器兼双方向缓冲控制器56在启动定时器期间，通过控制线37将双方向缓冲器8切换到发送状态，同时，将缓冲器44的输出设为允许(enable)。
更进一步，接收控制器55对发送控制器给予指示，加到接收的数据和地址中，如果上述校对无误，则以附加了请求OK指令的位列向通信控制电路34发送，如果上述校对有误，则以附加了请求NG指令的位列向通信控制电路34发送。该发送数据由通信控制电路34以已经说明的相同的接收顺序进行接收，与以前发送的发送数据校对，如果无误，则结束发送接收处理。但是，在接收到请求NG指令或者与以前发送的发送数据的校对有误的情况下，再次重复发送接收的处理。
下面对读出磁头IC1所具有的寄存器的值时的流程进行说明。
在通信控制电路34中，首先系统控制器36对发送控制器42指示由磁头IC1读出的寄存器的地址号码(未图示)。发送控制器42基于上述命令，将接收请求指令、地址、数据和控制位装载到带有装载功能的移位寄存器43中。但是，寄存器数据位RDB全部设为零。之后，发送控制器42对于每个从通信时钟生成电路输入的发送时钟，移位带有上述装载功能的移位寄存器43的数据，从输出线44输出串行数据，使得为与图3所示的信号格式SF相同的位列。
在发送控制器42输出全部位列之后，对发送接收定时器兼双方向缓冲控制器56，启动用于设定充分时间接收该接收数据的定时器。兼作发送接收定时器的双方向控制器56在启动定时器期间，通过控制线40将双方向缓冲器33切换到接收状态，同时，缓冲器44的输出设为不允许(disable)。另一方面，在放大器/通信控制电路9内以上述相同的处理，在接收的位列中，接收数据寄存器51存储寄存器数据位RDB，接收地址寄存器52存储地址位AB，接收指令寄存器53存储指令位CB，奇偶寄存器存储奇偶位PB。
接收控制器55进行各个寄存器51～53的各个位的异或，与奇偶位校对，确认接收数据的可靠性。如果上述校对无误，则接收控制器55将发送寄存器组60中接收到地址的寄存器的内容，指示给发送控制器42。与此同时，对发送接收定时器兼双方向缓冲控制器56，启动用于设定充分时间发送该发送数据的定时器。发送接收定时器兼双方向缓冲控制器56在启动定时器期间，通过控制线37将双方向缓冲器8切换到发送状态，同时，将缓冲器44的输出设为允许。更进一步，发送控制器42接收该接收控制器55的指示，如果上述指示无误，则以向寄存器组60中接收地址的寄存器值中附加请求OK指令、地址和控制位的位列，向通信控制电路34发送。另外，如果上述校对有误，寄存器组数据位全部设为零，以附加了请求NG指令、地址和控制位的位列向通信控制电路34发送。该发送数据在通信控制电路34中，以先前说明相同的接收顺序进行接收。进行奇偶位的校对和以前发送的发送数据的请求地址的校对，如果无误，则结束发送接收处理，但在接收到请求NG指令时或者校对有误的情况下，再次重复发送接收处理。
通过使用以上这样的通信方法，不需要现有技术的SDATA、SCLK、SDEN(参照图9)的串行通信线的3个配线，能够削减连接磁头IC和数字控制电路侧的FPC的位数。结果，能够削减安装到盘装置的框体中的电路基板的连接器(FPC)的安装面积，能够使得盘装置进一步小型化。
更进一步，发送接收的处理电路由上述说明那样的数据信号处理电路构成，或由使用0.5V～1.5V左右的低电源电压驱动的IC用逻辑单元的处理电路来构成，对向读放大电路的读信号的噪音泄漏进行考虑。另外，写信号和读信号是单侧300mVpp左右的LVDS(Low VoltageDifferential SCSI)标准“TIA/EIA-644”的信号电平，所以，通信接口使用与写信号的接口所使用的LVDS驱动器和接受器相同的IC用单元。
利用这样的构成，与现有技术中以3.3V或者5.0V的CMOS或TTL电平的信号电平进行串行通信的情况相比，1.5dB以上也能够削减串音(cross talk)成分。另外，由于以差动双线式的成对配线进行配线，通信时发生的高频成分的噪音可通过差动间的电容耦合来缓和，能够降低对电源接地的影响。因此，既使磁头IC1为读状态，也能够抑制通信所导致的信号噪音对读信号造成损害那样的问题，能够提供可一边进行磁头IC1的寄存器设定或者读出一边得到良好的读信号的盘装置。
而且，在实施方式1中，关于使用读信号输出线和写信号输入线两者作为通信线的方法进行了说明，但是，为了削减与写/读前置放大电路一起集成的传感放大器的种类或IC的门规模，使用任何一个都不会引起任何故障。例如由温度传感器所检测的装置温度，不是在非常短时间内增减那样的参数，所以，不需要在以比较短时间处理的写动作中进行监视。因此，由于在写过程中不需要通信，通信线的兼用也可以仅是写信号输入线。
另外，在实施方式1中，双方向缓冲器的切换互相是非同步的，所以切换定时产生偏差，引起双方输出那样的问题。但是，在输出所使用的电路中使用集电极开路(open collector)形式，在配线途中连接前置放大器，既使为双方输出状态，由于信号电平是High电平，所以集电极开路的晶体管为关闭状态这样的担心没有。
(实施方式2)
图4是本发明的实施方式2的盘装置的框图。对图4的主要构成要素在下面进行说明，具有与图1相同功能的部件使用相同的符号。在图4中，磁头IC1具有读放大器71、串行时钟生成器72和放大器/通信控制电路74。读放大器71内置未图示的振荡器，串行时钟生成器72、73对来自读放大器71的输出信号，利用通过规定滤波器的比较器生成通信用的串行时钟。放大器/通信控制电路74具有与图1所示的放大器/通信控制电路9基本相同的功能，是控制各个放大器的寄存器设定和控制通信的放大器/通信控制电路。实施方式2的放大器/通信控制电路74与实施方式1的放大器/通信控制电路的通信方式不同，所以使用不同的符号。
盘装置控制电路部31具有串行时钟生成器73、通信控制电路75。通信控制电路75具有与图1所示的通信控制电路34基本相同的功能，但由于通信方式不同，所以使用不同的符号。而且，为了取出从通信控制电路75输出的通信允许信号，配设允许信号线70，这也与实施方式1(参照图1)不同。
下面，关于图4所示的实施方式2的动作，使用图5、图6和图7的时序图来进行说明。
在图5中，表示了记录在硬盘等盘装置的记录介质中的伺服数据的再现信号SDR。如从图5可知，伺服数据的再现信号SDR通过由报头(preamble)PA、同步标记(sync mark)SM、轨道扇区号(track sectornumber)TSN、a、b、c、d脉冲(burst)BSTad、间隙(gap)信号GP所组成的数据来构成。各个信号的比例是已知技术，所以省略了详细描述。报头PA记录有单一频率的矩形波，用于PLL(Phase Locked Loop：锁相环)和AGC(Automatic Gain Control：自动增益控制)的锁定(lock)。另外，同步标记SM用于使得信号处理的周期与伺服数据的周期同步。此外，轨道扇区号TSN一般每个伺服数据分配格雷码化(gray coded)的地址号。a、b、c、d脉冲BSTad表示伺服的相对位置信息，间隙信号GP用于吸收记录伺服数据时的旋转抖动。
如参照图5，在再现信号SDR的下段表示放大报头PA的波形，为一定频率的记录信号的再现波形。
这里，如果报头PA输入图4所示的串行时钟生成器72、73，则进行规定的滤波处理，整形为报头PA的放大信号PAF。关于上述滤波处理所需要的滤波特性不特别提及，但也可以补偿记录介质的记录再现系统中所失去的频率成分。例如，如果是磁记录，可考虑积分检测所使用的低频带补偿型滤波器或者匹配滤波器等。
如果利用图4的串行时钟生成器72、73，利用规定电平SREF来比较图5所示的信号波形PAF，进行波形整形处理，则生成并输出串行时钟信号SC。从图4的串行时钟生成器72输出的串行时钟SC输入到放大器/通信控制电路74中，从串行时钟生成器73输出的串行时钟SC输入到通信控制电路75。向通信控制电路75输入来自系统控制器36的通知伺服数据开始和结束的定时的伺服门信号，由串行时钟SC和伺服门信号生成并输出图5所示的允许信号ES。
图6表示由通信控制电路75对放大器/通信控制电路74设定寄存器时的通信格式。在图6中，其最上段所表示的信号相当于图5的允许信号ES。
通信控制电路75与允许信号ES和串行时钟SC匹配，输出图6的串行数据SD。该串行数据SD经过配线39、双方向缓冲器33、切换开关32、写信号差动输入线27、28、切换开关7、双方向缓冲器8、配线38，发送到放大器/通信控制电路74。
图6所示的串行时钟SC相当于图5所示的串行时钟SC。另外，在图6中，控制线电平VC表示控制线37、40的电平状态。构成为使得控制线电平VC为High电平时，双方向缓冲器8、33一起添加到H侧的信号流中。串行数据SD的第一位表示R/W位，随后的8位为寄存器地址，随后的8位为该地址的寄存器的数据。并且，在上述R/W位是Low电平时，进行从通信控制电路75向放大器/通信控制电路74的寄存器写入，在为High电平时，进行从放大器/通信控制电路74向通信控制电路75的寄存器读出。在图6中，R/W位是Low电平，所以，对相当于地址位的地址寄存器设定数据位的值。
图7表示与图6相同的信号，R/W位是High电平。并且，控制线37、40在数据位期间变为Low电平，在该期间双方向缓冲器8、33置于L侧，放大器/通信控制电路74处于发送侧，通信控制电路75处于接收侧。此时，放大器/通信控制电路74发送通信控制电路75表示的相当于地址的寄存器值。
如以上这样，在本发明的实施方式2中，将再现的伺服数据的报头PA解码为串行时钟SC，使用该串行时钟SC进行同步串行通信。通过这样，不需要在实施方式1中所需要的振荡器(OSC)10和35。如实施方式1所说明的那样，既使是使用低电源电压驱动的IC用逻辑单元的电路，振荡器平常与读数据非同步产生时钟的电路中，既使有一点该时钟所发生的噪音，也不会对读数据造成损害。
特别是，由于在用户数据的再现中包含电平非常恶化的高频信号，所以不能忽视上述妨害。在实施方式2中，由模拟滤波器和比较器容易地生成串行时钟SC。更进一步，信号品质高的S/N以得到的伺服数据的报头数据为基础来生成，仅在该期间进行通信，所以，通信的时钟和数据所发生的高频噪音所造成的妨害影响也相对地减轻。这样，在实施方式2中，与实施方式1相比，能够进一步减轻通信对再现信号造成的损害，所以能够提供一边进行磁头IC的寄存器设定或读出，一边得到更好的读信号的盘装置。
而且，在实施方式2中，形成为着眼于降低通信造成的妨害对读信号的影响的构成，所以，关于盘装置不处于读状态情况下的通信没有进行图示。但是，由于根据伺服数据的报头PA的数据生成串行时钟SC，盘装置如果不处于读状态就不能进行通信。但是，读放大器3通过具有发生疑似报头PA的再现信号的振荡电路就可以容易地进行。或者，读放大器仅处于读状态时，进行实施方式2的通信。在不处于读状态时与现有技术一样使用3条线路来进行串行通信也可以。
根据本构成，不需要现有技术中所需要的串行通信用的3个信号配线，另外，能够削减连接磁头IC1和数字控制电路侧的FPC21的管脚数。并且，通信所使用的信号电平能够从前面所述的TTL电平或者CMOS电平降低到与读、写信号相同电平的几百mV左右。通过这样，能够将通信时的串音成分降低15dB以上。并且，由于以差动双线式的成对配线来配线，通信时所发生的高频成分的噪音通过差动间的电容耦合而缓和，能够降低对电源接地的影响。
近些年来，盘装置利用在便携设备中的情况日益发展，希望超小型的盘装置。随着装置的小型化，提高了电路基板的集成度，必须谋求配线间距离的细密化。为此，配线间的串音和电路模块间的配线数成为小型化的大障碍。根据本发明，以在磁头IC内集成化各种传感放大器的状态，能够大大降低与装置性能密切相关的对读信号的串音，同时，也能够同时削减电连接装置框体内和电路基板的连接器配线数，能够实现盘装置的大幅小型化。
产业上的可利用性
根据本发明的构成，在伴随着将读/写放大电路和各种传感放大器集成1个的磁头IC的寄存器设定和读出的通信中，在读出时将写信号的差动输入线作为通信线来使用，在写时将读信号的差动输出线作为通信线来使用。并且，将通信所使用的信号电平设为与写输入信号的信号电平或者读输出信号的信号电平相同的电平，由此，能够大大降低通信时的信号噪音。
通过这样，能够得到平时以维持与磁头IC的通信的状态得到良好的再现信号。并且，可消除现有技术中需要的通信线，由此，能够削减安装在盘装置的框体中的电路基板的连接器的安装面积，能够进行向超小型盘装置的开发，所以产业上的可利用性高。

Claims (5)

1.一种盘装置，其特征在于：
沿着横切盘介质的轨道方向移动读和写磁头的致动器与安装在装置框体上的装置控制电路之间通过FPC电连接，
所述FPC上搭载有集成了读/写前置放大电路和一个以上的传感放大器的磁头IC，
所述磁头IC的动作由所述磁头IC所具有的寄存器的值决定，
放大器检测到的检测值也存储到所述寄存器中，
所述装置控制电路对所述寄存器的值的设定和读出所需要的通信线，是所述读/写前置放大电路的读信号输出线和写信号输入线中的任一者或由两者兼用。
2.根据权利要求1所述的盘装置，其特征在于：
兼用作通信线的读信号输出线或写信号输入线是使用差动信号的成对双线制。
3.根据权利要求1所述的盘装置，其特征在于：
兼用作通信线的读信号输出线或写信号输入线的信号电平，以与读信号或写信号的信号电平相等的电平进行通信。
4.根据权利要求1所述的盘装置，其特征在于：
所述磁头IC和装置控制电路两者具有以相同频率振荡的振荡器，在将以规定数量对所述振荡器的振荡频率进行分频的采样时钟率设定为弯曲率的非同步通信方式下进行通信。
5.根据权利要求1所述的盘装置，其特征在于：
根据所述磁头IC再现的伺服数据的报头信号生成串行时钟的串行时钟生成电路，由磁头IC和装置控制电路两者所具有，利用以所述串行时钟为基础的同步通信方式进行通信。
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