JP6144379B2 - インピーダンス補償機能を備える複数のプリアンプリファイアおよび共通伝送線路を用いた磁気記録ディスクドライブ - Google Patents

Description

本発明は、概して、磁気記録ハードディスクドライブ（ＨＤＤ）に関し、より詳しくは、共通伝送線路によってシステムオンチップ（ＳＯＣ）に接続された複数の読取りアンプリファイア／書込みドライバ集積回路を有するＨＤＤに関する。

ＨＤＤには一般に、メインの集積回路が含まれており、これは一般に、ＨＤＤのための電子部品およびファームウェアの多くを含むシステムオンチップ（ＳＯＣ）である。ＳＯＣは、可撓ケーブル上の伝送線路によってＨＤＤの読取りアンプリファイア／書込みドライバ集積回路（プリアンプＩＣ）に接続される。プリアンプＩＣは一般に、読取り／書込みヘッドをディスク上の選択されたデータトラックへと移動させるアクチュエータの上に配置される。書込みヘッドにより書き込まれるデータは、ＳＯＣからプリアンプＩＣへと送られ、そこで書込みドライバがアナログ書込み電流パルスを発生し、これが書込みヘッド内の誘導コイルに印加されて、ディスク上の記録層の磁気媒体を選択的に磁化することによりデータが書き込まれる。読取りヘッドによってディスクから再生されたデータは、プリアンプＩＣからＳＯＣに伝送される。

プリアンプＩＣは、複数のヘッドを制御するための複数のポートを含み、各ヘッドが関連するディスク表面にアクセスする。しかしながら、ＨＤＤごとの記憶容量の大容量化に対する需要から、ディスクおよびヘッドの数を増やし、それゆえ、これらのヘッドをサポートするためのプリアンプＩＣポートの数を増やす必要がある。多くのポートを有するプリアンプＩＣは入手可能であるが、大幅なコスト増を伴う。したがって、より少ないポートを有するプリアンプＩＣを複数使用することが、コスト面から有利であろう。課題は、共通の伝送線路と、共通のデジタルロジック制御線によりＳＯＣに接続された複数のプリアンプＩＣとを備えながら、単独のプリアンプＩＣを有するディスクドライブのようにシームレスに動作するディスクドライブを創出することである。

本発明の実施形態は、共通伝送線路によってＳＯＣに接続された複数のプリアンプＩＣを備え、プリアンプＩＣとＳＯＣとの間にインピーダンスマッチングをとるための抵抗器を有するディスクドライブに関する。各プリアンプＩＣは、各読取りアンプリファイアの出力の読取り抵抗器および各書込みドライバの入力の書込み抵抗器を含む。抵抗器は、固定の数値を有し、プリアンプの中または伝送線路用の可撓ケーブル上に配置されてもよい。抵抗器がプリアンプの中に配置されている場合、これらはディスクドライブの製造時に選択された数値に設定できるプログラム可能抵抗器であってもよい。読取り抵抗器は伝送線路の信号源にあり、書込み抵抗器は伝送線路からの信号終端にある。読取りおよび書込み抵抗器は、プリアンプＩＣのうちの１つがアクティブとして選択された時に伝送線路およびＳＯＣとのインピーダンスマッチングをとり、これによってＳＯＣは、共通伝送線路がすべてのプリアンプＩＣに接続されている状態でシームレスに動作できる。

１つの実施形態において、伝送線路の終端にＴ型構成を利用して３つのプリアンプＩＣが接続され、この場合、プリアンプＩＣと伝送線路終端との間の接続長さは実質的に等しく、実質的に同じ特性インピーダンスを有する。接続線の特性インピーダンスは、ＳＯＣから終端までの伝送線路の特性インピーダンスより大きくすることができる。これによって、システム応答にとって有利な高周波数ブーストが追加される。

本発明の性質および利点をよりよく理解するために、添付の図面と併せて以下の詳細な説明を参照するべきである。

磁気記録ハードディスクドライブのヘッド／ディスクアセンブリ（ＨＤＡ）の上面図である。 本発明のある実施形態による、共通伝送線路により接続されたシステムオンチップ（ＳＯＣ）および複数のプリアンプ集積回路（ＩＣ）の概略図である。 ＳＯＣからの伝送線路の終端においてＴ型接続として接続された３つのプリアンプＩＣを備える、本発明のある実施形態の読取り経路部分の概略図である。 ３つのＩＣを備え、そのうちの２つがプログラム可能読取り抵抗器を有さない例の、再生データレートに関するデータチャネル受信機入力利得（Ｖｃｈ＿ｉｎ）のグラフである。 本発明のある実施形態による、３つのＩＣを備え、そのすべてがプログラム可能読取り抵抗器を有する例の、再生データレートに関するデータチャネル受信機入力利得（Ｖｃｈ＿ｉｎ）のグラフである。 ＳＯＣからの伝送線路の終端においてＴ型接続として接続された３つのプリアンプＩＣを備える、本発明のある実施形態の書込み経路部分の概略図である。 ３つのＩＣを備え、そのうちの１つのみがプログラム可能書込み抵抗器を有する例の、周波数に関するアクティブ書込み入力（Ｖｗｒｔ＿ｉｎ１）のグラフである。 本発明のある実施形態による、３つのＩＣを備え、そのすべてがプログラム可能書込み抵抗器を有する例の、周波数に関するアクティブ書込み入力（Ｖｗｒｔ＿ｉｎ１）のグラフである。 本発明のある実施形態による、伝送線路にインライン型構成で接続された３つのプリアンプＩＣを備える、本発明のある実施形態による読取り経路部分の概略図である。 本発明のある実施形態による、インライン型構成の３つのＩＣを備え、伝送線路の終端のＩＣのみがプログラム可能読取り抵抗器を有する例の、再生データレートに関するデータチャネル受信機入力利得（Ｖｃｈ＿ｉｎ）のグラフである。 本発明のある実施形態による、各読取りアンプリファイアの信号源抵抗と並列に連結された固定外部読取り抵抗器を備える読取り経路の概略図である。 長さＬ１、Ｌ２およびＬ３の接続線が実質的に同じ長さであるが、ＳＯＣとＴ型終端との間の長さＬ４を有する主要読取り経路線より幅が狭く、間隔が大きい読取り経路の概略図である。 長さＬ４が１００オームの特性インピーダンスを有し、長さＬ１、Ｌ２およびＬ３が実質的に同じ（＋／−１０％）特性インピーダンスを有し、１００オームから１２０オームへと増大させた例の、周波数に関するＶｗｒｔ＿ｉｎ１のグラフである。

図１は、本発明の実施形態を含めることのできるハードディスクドライブ１０のヘッド／ディスクアセンブリ（ＨＤＡ）の上面図である。ディスクドライブ１０は、一番上のディスク１６を含むディスクスタックを支持するスピンドル１４を支える硬質の基部１２を含む。スピンドル１４は、スピンドルモータ（図示せず）によって回転させられて、ディスクを曲線矢印１７により示される方向に回転させる。ディスクドライブ１０はまた、旋回点４１において基部１２に回転可能に取り付けられたロータリアクチュエータアセンブリ４０も含む。アクチュエータアセンブリ４０はボイスコイルモータ（ＶＣＭ）アクチュエータであり、これは基部１２に固定された磁石アセンブリ４２およびボイスコイル４３を含む。ボイスコイル４３は制御回路（図示せず）により通電されると移動し、それによってアーム２２およびロードビームアセンブリ２０が取り付けられたＥブロック２４を回転させて、ヘッド２９をディスク上のデータトラックに位置付ける。各ロードビームアセンブリ２０は、読取り／書込みヘッド２９に接続された導電線またはトレース３２のアレイを備える一体型リードサスペンション（ＩＬＳ）３０を有する。トレース３２は一方の端で読取り／書込みヘッド２９に接続され、もう一方の端で短い可撓ケーブルを通じて、Ｅブロック２４の片側に固定された読取りアンプリファイア／書込みドライバ集積回路（プリアンプＩＣ）５０に接続される。プリアンプＩＣ５０は、一般的に基部１２の裏面に配置されるディスクドライブのシステムオンチップ（ＳＯＣ）（図示せず）から書込みデータ入力信号を受け取る。ＳＯＣはプリアンプＩＣ５０に、可撓ケーブル５２により、その電子パッケージング、プリント回路基板、および可撓コネクタ（図示せず）を通じて接続される。

図１にはディスク表面および関連するヘッドが１つしか描かれていないが、複数のディスクおよび関連するヘッド／ロードビームアセンブリがあるのが一般的である。ブリアンプＩＣは、複数のヘッドを制御するための複数のポートを含む。しかしながら、ＨＤＤごとの記憶容量の大容量化に対する需要から、ディスクおよびヘッドの数を増やし、それゆえ、これらのヘッドをサポートするためのプリアンプＩＣポートの数を増やす必要がある。１４を上限に、多数のポートを有するプリアンプＩＣが入手可能であるが、大幅なコスト増を伴う。したがって、より少ないポートを有するプリアンプＩＣを複数使用することが、コスト面から有利であろう。課題は、共通の伝送線路および共通のデジタルロジック制御線によりＳＯＣに接続された複数のプリアンプＩＣを備えながら、単独のプリアンプＩＣを有するディスクドライブのようにシームレスに動作するディスクドライブを創出することである。

図２は、本発明のある実施形態による、共通の伝送線路により接続されたＳＯＣおよび複数のプリアンプＩＣの概略図である。３つのプリアンプＩＣ（ＩＣ１、ＩＣ２およびＩＣ３）が描かれており、各々が複数の書込みヘッドポートおよび読取りヘッドポートを有するが、本発明は、少なくとも２つのプリアンプＩＣを備えるディスクドライブにも適用可能である。ＳＯＣは、読取り経路と書込み経路とを有するデータチャネルを含む。読取り経路は２本の線（図示せず）（＋Ｒおよび−Ｒ）を含み、書込み経路は２本の線（図示せず）（＋Ｗおよび−Ｗ）を含み、各信号ペアは、図２においては、データチャネルブロックに接続された１本の線として描かれている。読取りおよび書込み経路はＳＯＣとプリアンプの各々との間の伝送線路を形成する。伝送線路は一般に、可撓ケーブル上に形成される。この例において、３つのプリアンプＩＣが共通伝送線路にＴ型構成で接続されている。書込みデータはＳＯＣから、１つのプリアンプＩＣだけがアクティブであっても、すべてのプリアンプＩＣに同時に送信される。読取りデータはアクティブのプリアンプＩＣからのみＳＯＣに送信される。

ＳＯＣはまた、可撓ケーブル上の共通シリアルロジック経路に接続されたＳＯＣロジック回路を含む。ＳＯＣはプリアンプＩＣの各々の中のプリアンプロジック回路にコマンドを送信する。ロジック経路はシリアルクロック（Ｓｃｋ）線、シリアルイネーブル（ＳＥＮ）線、およびシリアルコマンドまたはデータ（Ｓｄａｔａ）線を含む。コマンドは、プリアンプＩＣの中のレジスタ（図示せず）を、プリアンプＩＣのうちの１つをアクティブプリアンプＩＣとして選択し、読取りまたは書込みポートを選択されたプリアンプＩＣのためのアクティブポートとして特定することを含めた、プリアンプＩＣの機能を制御するパラメータの数値で設定するために使用される。その他にサポートされている図示されていないロジック線（書込みゲートおよびフォールト）もまた、Ｓｃｋ線のようなドッティング構成で接続される。

本発明の実施形態において、各プリアンプＩＣは、各読取りアンプリファイアの出力にある読取り抵抗器（Ｒｓ１、Ｒｓ２およびＲｓ３）と、各書込みドライバの入力にある書込み抵抗器（Ｒｔ１、Ｒｔ２およびＲｔ３）とを含む。これらの抵抗器は固定の数値を有し、プリアンプの中（図２に示す）または伝送線路のための可撓ケーブル上に配置されてよい。抵抗器がプリアンプの中に配置されている場合、これらは好ましくは、選択された数値にディスクドライブの製造時に設定可能なプログラム可能抵抗器である。読取り抵抗器は、伝送線路への信号源にあり、書込み抵抗器は伝送線路からの信号終端にある。詳しく後で説明し、添付の図に示すように、読取りおよび書込み抵抗器は、プリアンプＩＣのうちの１つがアクティブとして選択された時に伝送線路およびＳＯＣとのインピーダンスマッチングをとり、これによってＳＯＣは、共通伝送線路がすべてのプリアンプＩＣに接続されている状態でシームレスに動作できる。

図３は、ＳＯＣからの伝送線路の終端においてＴ型構成で接続されている３つのプリアンプＩＣを備える、本発明のある実施形態の読取り経路部分の概略図である。伝送線路はＳＯＣからＴ型接続部の終端までの長さＬ４を有する。各プリアンプＩＣからＴ型接続部までの接続長さはＩＣ１、ＩＣ２およびＩＣ３についてそれぞれＬ１、Ｌ２およびＬ３である。再生のシグナルインテグリティは長さＬ１、Ｌ２およびＬ３によって影響を受け、これらは各プリアンプＩＣがどのようなレイアウトで可撓ケーブルに接続されているかによって異なる可能性がある。長さＬ１、Ｌ２およびＬ３はできるだけ短くするべきであるが、ＨＤＤの形状から必ずしもそのようにできるとはかぎらない。プリアンプＩＣのうちの１つ、例えばＩＣ１がアクティブであるとき、これは源信号Ｖｓ１を供給し、それがデータチャネル入力においてＶｃｈ＿ｉｎとして受信される。２つの非アクティブプリアンプＩＣ、ＩＣ２およびＩＣ３は、プログラム可能抵抗器Ｒｓ２およびＲｓ３がなければ、一般的には数千オームという高いインピーダンスを提供するであろう。証明できる点として、Ｌ１、Ｌ２またはＬ３のうちの何れか１つが１／（４^＊Ｆｂｉｔｒａｔｅ^＊Ｖｅｌ）（ただし、Ｆｂｉｔｒａｔｅは読取りデータ伝送のデータレートであり、かつＶｅｌは伝送速度（約６ｐｓ／ｍｍ）である）より大きければ、非アクティブ読取りアンプリファイアの信号源抵抗は重大となる。長さＬ２またはＬ３の何れかが長すぎる場合は、非アクティブ読取りアンプリファイアＩＣ２およびＩＣ３の信号源抵抗の１つ以上を、Ｒｔ、伝送線路インピーダンス、およびＳＯＣのデータチャネル受信機入力のための終端インピーダンスにマッチさせる必要がある。それゆえ、プログラム可能読取り抵抗器が必要となる。

本発明の利点は、ある例によって説明できる。Ｌ１＝Ｌ２＝Ｌ３＝１６ｍｍ、Ｌ４＝１００ｍｍ、Ｒｔ３＝１００オームと仮定する。さらに、ＩＣ１は再生信号の信号源であり、信号源抵抗が１００オームであり、非アクティブのＩＣ２およびＩＣ３は各々、１０ｋオームの抵抗を有すると仮定する。その上で、図４Ａは、再生データレートに関するデータチャネル受信機入力利得（Ｖｃｈ＿ｉｎ）のグラフである。約２．５Ｇｂｐｓにおいて著しいノッチが発生し、これは高いデータレート、すなわち一般的に約４Ｇｂｐｓより高いＨＤＤにとっては容認できない。しかしながら、ＩＣ２およびＩＣ３がそれぞれプログラム可能抵抗器Ｒｓ２およびＲｓ３を有し、これが１００オームにプログラムされている場合、再生データレートに関するＶｃｈ＿ｉｎのグラフは図４Ｂに示す通りとなる。どのデータレートにおいても大きなノッチはないが、減衰量が５ｄｂ増える。これは、シリアルロジック経路を介してプリアンプＩＣのレジスタ内で設定可能なパラメータの１つである信号源読取りアンプリファイアの利得を大きくすることによって補償できる。

図５は、ＳＯＣからの伝送線路の終端においてＴ型構成で接続された３つのプリアンプＩＣを備える、本発明のある実施形態の書込み経路部分の概略図である。伝送線路はＳＯＣからＴ型接続部の終端までの長さＬ４を有する。各ＩＣからＴ型接続部までの接続長さはＩＣ１、ＩＣ２およびＩＣ３について、それぞれＬ１、Ｌ２およびＬ３である。長さＬ１、Ｌ２およびＬ３はできるだけ短くするべきであるが、ＨＤＤの形状によって必ずしもそのようにできるとはかぎらない。書込みデータは、信号源抵抗Ｒｓを有するデータチャネル書込み回路から、ＩＣのうちの１つしかアクティブでなくても各ＩＣに同時に送信される。証明できる点として、Ｌ１、Ｌ２またはＬ３の何れか１つが１／（８^＊Ｆｂｉｔｒａｔｅ^＊Ｖｅｌ）（ただし、Ｆｂｉｔｒａｔｅは書込みデータ伝送のデータレートであり、かつＶｅｌは伝送速度（約６ｐｓ／ｍｍ）である）より大きい場合、書込みドライバ入力の終端抵抗は重大となり、書込み抵抗器は伝送線路インピーダンスと、ＳＯＣの中の書込みデータ回路のための信号源インピーダンス、Ｒｓとマッチする必要がある。それゆえ、プログラム可能書込み抵抗器Ｒｔ１、Ｒｔ２およびＲｔ３が必要となる。

本発明の利点を、例によって説明できる。Ｌ１＝Ｌ２＝Ｌ３＝１６ｍｍ、Ｌ４＝１００ｍｍ、Ｒｓ＝１００オーム、ＩＣ１がアクティブの書込みドライバを有するプリアンプＩＣであり、Ｒｔ１＝１００と仮定する。さらに、ＩＣ２およびＩＣ３にプログラム可能書込み抵抗器がなく、ＩＣ２およびＩＣ３の書込みドライバ終端抵抗が５ｋオームであると仮定する。その上で、図６Ａは周波数に関するＶｗｒｔ＿ｉｎ１のグラフである。約２．５Ｇｂｐｓにおいて著しいノッチが発生し、これは高いデータレート、すなわち一般的に約４Ｇｂｐｓより高いＨＤＤにとっては、書込みジッタの原因となるため容認されない。しかしながら、ＩＣ２およびＩＣ３が、これも１００オームと等しいプログラム可能書込み抵抗器Ｒｔ２およびＲｔ３を有していれば、周波数に関するＶｗｒｔ＿ｉｎ１のグラフは図６Ｂに示す通りとなる。どのデータレートにおいても大きなノッチはないが、減衰量が６ｄｂ増える。これは、ＳＯＣレジスタの中で設定可能なパラメータであるＶｗｒｔ＿ｉｎ１を大きくすることによって補償できる。

プリアンプＩＣと可撓ケーブルとの接続は図３および５に示すようにＴ型構成が好ましいが、それ以外の接続構成も可能である。図７は、伝送線路にインライン型構成で接続された３つのプリアンプＩＣを備える、本発明のある実施形態の読取り経路部分の概略図である。この例において、伝送線路の終端はＩＣ３にあり、ＩＣ１およびＩＣ２は終端とＳＯＣとの間で伝送線路に接続される。この例において、Ｌ１およびＬ２が短く、すなわち１／（４^＊Ｆｂｉｔｒａｔｅ^＊Ｖｅｌ）未満、例えば１０ｍｍ未満であれば、読取り抵抗器はＩＣ３にのみ必要となる。ＩＣ３がアクティブプリアンプＩＣであり、Ｒｓ３＝１００オーム、Ｒｓ１＝Ｒｓ２＝１０ｋオーム、Ｒｔ３＝１００オームである場合、再生データレートに関するＶｃｈ＿ｉｎのグラフは図８に示される。ノッチはあるが、４Ｇｂｐより高いデータレートにおいてである。それゆえ、長さＬ１およびＬ２に応じて、読取り抵抗器はＩＣ２およびＩＣ３にも必要となり得る。同様に、インライン型構成では、ＩＣ３は書込み抵抗器も含むであろう。

本発明の好ましい実施形態は、プリアンプＩＣの各々の中に配置されたプログラム可能読取り抵抗器および書込み抵抗器を利用しているが、プリアンプＩＣの外部、例えば可撓ケーブル上にある固定抵抗器を使用することも可能である。これは図９において、それぞれ、ＩＣ１、ＩＣ２およびＩＣ３の中の各読取りアンプリファイアの信号源抵抗と並列に連結された固定読取り抵抗器Ｒｅｘｔ１、Ｒｅｘｔ２およびＲｅｘｔ３を有する読取り経路について示されている。Ｃｐは各プリアンプＩＣの内部にある約０．５ｐＦの寄生容量である。同様の実施形態では、可撓ケーブル上にあり、プリアンプＩＣの中の書込みドライバ入力の各々に連結された固定外部書込み抵抗器が使用されるであろう。

伝送線路の終端においてＴ型構成を使用する好ましい実施形態において、プリアンプＩＣと伝送線路終端との間の接続長さ（Ｌ１、Ｌ２およびＬ３）は実質的に等しく、すなわち＋／−１０％である。しかしながら、Ｌ１、Ｌ２およびＬ３の特性インピーダンスを高くすると、システム応答にとって有利となる高周波数ブーストが追加される。これは、長さＬ１、Ｌ２およびＬ３の線の幅を狭くし、および／またはピッチを大きくすることによって実現できる。これは図１０において、長さＬ１、Ｌ２およびＬ３を有する接続線が実質的に同じ長さであるが、ＳＯＣとＴ型終端との間の長さＬ４を有する主要読取り経路線より幅が狭く、間隔またはピッチが大きい読取り経路について示されている。図１１は、長さＬ４が１００オームの特性インピーダンスを有し、長さＬ１、Ｌ２およびＬ３が実質的に同じ（＋／−１０％）特性インピーダンスを有し、１００オームから１２０オームへと増大させた例の、周波数に関するＶｗｒｔ＿ｉｎ１のグラフである。図１１は、接続長さＬ１、Ｌ２およびＬ３のインピーダンスを２０％上昇させた場合、すなわち、これらが１００オームの実質的に同じインピーダンスを有する場合に、２ＧＨｚで０．５ｄＢのブーストがあることを示している。

本発明を好ましい実施形態に関して詳しく図示し、説明したが、当業者にとっては、本発明の趣旨および範囲から逸脱することなく、形態および詳細の点で様々な変更形態をなし得ることがわかるであろう。したがって、開示されている本発明は例示にすぎず、その範囲は付属の特許請求の範囲に明記されているようにのみ限定されると考えるものとする。

１０ ハードディスクドライブ
１２ 基部
１４ スピンドル
１６ ディスク
１７ 曲線矢印
２０ ロードビームアセンブリ
２２ アーム
２４ Ｅブロック
２９ 読取り／書込みヘッド
３０ 一体型リードサスペンション
３２ トレース
４０ アクチュエータアセンブリ
４１ 旋回点
４２ 磁石アセンブリ
４３ ボイスコイル４３
５０ 読取りアンプリファイア／書込みドライバ集積回路（プリアンプＩＣ）
５２ 可撓ケーブル
Ｒｓ１、Ｒｓ２、Ｒｓ３ 読取り抵抗器
Ｒｔ２、Ｒｔ２、Ｒｔ３ 書込み抵抗器

Claims (19)

1. 複数の磁気記録ディスクおよび複数の読取り／書込みヘッドを有するディスクドライブであって、
   書込みデータを送信し、かつ読取りデータを受信するため、およびロジックコマンドを送信するためのシステムオンチップ（ＳＯＣ）と、
   少なくとも２つのプリアンプリファイア集積回路（プリアンプ）であって、各プリアンプが書込みドライバと、読取りアンプリファイアと、関連する読取り／書込みヘッドに接続される複数の読取り／書込みポートとを有する、少なくとも２つのプリアンプリファイア集積回路（プリアンプ）と、
   前記ＳＯＣを前記プリアンプの各々に接続する伝送線路であって、書込み経路と、読取り経路と、シリアルロジック経路とを含む伝送線路とを含み、
   前記ＳＯＣは、前記プリアンプのうちの選択された１つを前記シリアルロジック経路上のロジックコマンドでアクティベートして、前記書込み経路上のすべてのプリアンプに書込みテータを同時に伝送し、かつ前記プリアンプのうちの選択された１つを前記シリアルロジック経路上のロジックコマンドでアクティベートして、前記読取り経路上の前記選択されたプリアンプから読取りデータを受信するように構成されており、前記ディスクドライブは、
   少なくとも１つの前記読取りアンプリファイアと前記ＳＯＣとの間の読取り抵抗器と、
   少なくとも１つの前記書込みドライバと前記ＳＯＣとの間の書込み抵抗器と
   を含む、ディスクドライブ。
2. 前記読取り抵抗器が前記プリアンプ内に配置される、請求項１に記載のディスクドライブ。
3. 前記読取り抵抗器がプログラム可能抵抗器である、請求項２に記載のディスクドライブ。
4. 前記書込み抵抗器が前記プリアンプ内に配置される、請求項１に記載のディスクドライブ。
5. 前記書込み抵抗器がプログラム可能抵抗器である、請求項４に記載のディスクドライブ。
6. 可撓ケーブルをさらに含み、前記伝送線路は前記可撓ケーブル上に配置され、前記読取り抵抗器は前記可撓ケーブル上に配置される、請求項１に記載のディスクドライブ。
7. 可撓ケーブルをさらに含み、前記伝送線路は前記可撓ケーブル上に配置され、前記書込み抵抗器は前記可撓ケーブル上に配置される、請求項１に記載のディスクドライブ。
8. 前記伝送線路は前記プリアンプのうちの１つで終了し、およびすべての他のプリアンプは終端と前記ＳＯＣとの間の前記伝送線路に接続され、前記伝送線路の終端に接続された前記プリアンプは読取り抵抗器および書込み抵抗器を含む、請求項１に記載のディスクドライブ。
9. 前記伝送線路は終端で終了し、およびすべてのプリアンプが前記伝送線路の終端に接続される、請求項１に記載のディスクドライブ。
10. 前記読取り抵抗器は前記プリアンプ内に配置されたプログラム可能抵抗器であり、前記プリアンプと前記終端との間の長さは１／（４^＊Ｆｂｉｔｒａｔｅ^＊Ｖｅｌ）より大きく、式中、Ｆｂｉｔｒａｔｅは前記読取りデータの伝送データレートであり、かつＶｅｌの単位はｐｓ／ｍｍである、請求項９に記載のディスクドライブ。
11. ３つのプリアンプがある、請求項１に記載のディスクドライブ。
12. 前記伝送線路は終端で終了し、前記３つのプリアンプのすべてが接続線によって伝送線路の終端にＴ型構成で接続され、前記３つのプリアンプの各々と前記終端との間の前記接続線の長さは実質的に等しい、請求項１１に記載のディスクドライブ。
13. 前記読取り経路は読取り線の対を含み、各接続線は読取り接続線の対を含み、前記読取り接続線の幅は前記読取り線の幅より狭い、請求項１２に記載のディスクドライブ。
14. 前記読取り経路は読取り線の対を含み、各接続線は読取り接続線の対を含み、各接続線の前記読取り接続線間の間隔は前記読取り線間の間隔より大きい、請求項１２に記載のディスクドライブ。
15. 複数の磁気記録ディスクおよび複数の読取り／書込みヘッドを有するディスクドライブであって、
    書込みデータを送信し、かつ読取データを読み取るため、およびロジックコマンドを送信するためのシステムオンチップ（ＳＯＣ）と、
    ３つのプリアンプリファイア集積回路（プリアンプ）であって、各プリアンプが書込みドライバと、読取りアンプリファイアと、関連する読取り／書込みヘッドと接続される複数の読取り／書込みポートとを含み、少なくとも１つのプリアンプは、前記読取りアンプリファイアの出力に接続されたプログラム可能読取り抵抗器と、前記書込みドライバの入力に接続されたプログラム可能書込み抵抗器とをさらに含む、３つのプリアンプリファイア集積回路（プリアンプ）と、
    前記ＳＯＣを前記プリアンプの各々に接続する伝送線路であって、書込み経路と、読取り経路と、シリアルロジック経路とを含み、前記書込み経路は前記少なくとも１つの書込み抵抗器に接続され、および前記読取り経路は前記少なくとも１つの読取り抵抗器に接続される、伝送線路とを含み、
    前記ＳＯＣは、前記プリアンプのうちの選択された１つを前記シリアルロジック経路上のロジックコマンドでアクティベートして、前記書込み経路上のすべてのプリアンプに書込みテータを同時に伝送し、かつ前記プリアンプのうちの選択された１つを前記シリアルロジック経路上のロジックコマンドでアクティベートして、前記読取り経路上の前記選択されたプリアンプから読取りデータを受信するように構成されている、ディスクドライブ。
16. 可撓ケーブルをさらに含み、前記伝送線路は前記可撓ケーブル上に配置される、請求項１５に記載のディスクドライブ。
17. 前記伝送線路は前記プリアンプのうちの１つで終了し、およびすべての他のプリアンプは終端と前記ＳＯＣとの間の前記伝送線路に接続され、前記伝送線路の終端に接続された前記プリアンプは読取り抵抗器および書込み抵抗器を含む、請求項１５に記載のディスクドライブ。
18. 前記伝送線路は終端で終了し、およびすべてのプリアンプが接続線によって前記伝送線路の終端にＴ型構成で接続され、すべてのプリアンプが読取り抵抗器および書込み抵抗器を含む、請求項１５に記載のディスクドライブ。
19. 前記３つのプリアンプの各々と前記終端との間の前記接続線の長さは実質的に等しく、前記接続線の特性インピーダンスは実質的に等しく、かつ前記ＳＯＣから前記終端までの前記伝送線路の特性インピーダンスより大きい、請求項１８に記載のディスクドライブ。
    

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