JPH113502A

JPH113502A - 記憶装置

Info

Publication number: JPH113502A
Application number: JP15626097A
Authority: JP
Inventors: Yoshimichi Sakai; 嘉道酒井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-06-13
Filing date: 1997-06-13
Publication date: 1999-01-06
Anticipated expiration: 2017-06-13
Also published as: JP3707642B2

Abstract

(57)【要約】【課題】シリアル転送によるレジスタ設定により高機能
化されたＲ／Ｗプリアンプユニットに対するノイズの流
入を防止する。【解決手段】ディクス媒体のトラックを横切る方向にヘ
ッドを移動させるアクチュエータと装置筐体との間をＦ
ＰＣによって電気的に接続し、ＦＰＣ上のシリアル転送
ラインを使用したレジスタの設定により回路パラメータ
や動作状態を制御するヘッドＩＣ回路（Ｒ／Ｗプリアン
プ回路）２をアクチュエータ側のＦＰＣ上に配置してい
る。ヘッドＩＣ回路２のレジスタを設定するＭＣＵ等の
デジタル制御回路１側の転送ラインにインピーダンス回
路３を設け、レジスタ設定時以外はシリアル転送ライン
７−１〜７−３をハイインピーダンスにしてクロック等
のデジタル的なノイズの流入を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヘッドアクチュエ
ータ側に設けられたヘッドＩＣのリードラインに混入す
るノイズを除去する磁気ディスク装置等の記憶装置に関
し、特に、シリアル転送によるレジスタ設定でプリアン
プの回路パラメータや動作モード等を制御するヘッドＩ
Ｃをアクチュエータ側のＦＰＣ上に配置した記憶装置に
関する。

【０００２】

【従来の技術】近年、情報化社会における情報量の増大
化に伴い、磁気ディスク装置の記憶容量の増加及び記憶
データへのアクセスの高速化が要求されている。このた
め磁気ディスク装置は、記録密度（ＢＰＩ）の増加が著
しくなってきている。しかし、転送レートの高速化に伴
い、高周波ノイズの影響が問題となっている。

【０００３】特に、微弱なヘッド読取信号を増幅するヘ
ッドＩＣ回路であるＲ／Ｗプリアンプ回路にノイズが加
わると、リードデータにノイズが混入してしまうため、
エラーレートが増加し、性能が低下する問題がある。図
１３は従来の磁気ディスク装置のＲ／Ｗプリアンプとデ
ジタル回路側となるＭＰＵのブロック図である。従来
は、ＭＰＵ１０１からヘッド側のＲ／Ｗプリアンプ１０
２に対しては、ヘッド選択ＨＳ０，ＨＳ１，ＨＳ２の各
々に対応したヘッド切替ライン１０３−１〜１０３−３
や、リード／ライトを切り替えるＲ／Ｗ切替ライン１０
４等を、リードデータライン１０６やライトデータライ
ン１０７と共にＦＰＣ上にパラレルに配置している。

【０００４】このヘッド切替ライン１０３−１〜１０３
−３やＲ／Ｗ切替ライン１０４からリードライン１０６
にノイズが混入しないようするため、それぞれ抵抗Ｒと
コンデンサＣを備えたローパスフィルタ１０５等のノイ
ズ除去回路を設けている。

【０００５】

【発明が解決しようとする課題】しかしながら、ヘッド
ＩＣ回路としてのＲ／Ｗプリアンプ回路が高機能になる
につれて機能設定用のラインが多数必要となってきてい
る。例えば、ライト電流やＭＲヘッドの採用に伴うリー
ド・センス電流の切替え、アクセス時のアクティブ・モ
ードとアクセス待ちでのパワーセーブ・モードの設定等
がある。そこで、図１４のように、Ｒ／Ｗプリアンプ回
路内にレジスタ２０５を内蔵し、シリアル転送によるレ
ジスタ設定によって高機能化に対応できるようにしてい
る。

【０００６】ここでシリアル転送ラインは、シリアルデ
ータイネーブル信号ＳＤＥＮを送る転送ライン２０２、
シリアル転送クロックＳＣＬＫを供給する転送ライン２
０３、及びレジスタ設定データＳＤＡＴＡを送る転送ラ
イン２０４の３本となる。図１５は、図１４のシリアル
転送ラインの動作である。図１５（Ａ）のシリアルデー
タイネーブル信号ＳＤＥＮは、ハイ・イネーブルの信号
であり、通常は、イネーブル時にデータがレジスタ２０
５にセットされる。

【０００７】図１５（Ｂ）のシリアル転送クロックＳＣ
ＬＫは、データ・セット用のクロックであり、この場合
は立ち上がりエッジでデータ・セットを行っている。図
１５（Ｃ）のシリアル転送データＳＤＡＴＡは、シリア
ル転送クロックＳＣＬＫの立ち上がりで確定され、レジ
スタ２０５に対する転送データを設定する。更に、ＦＰ
Ｃ上のＲ／Ｗプリアンプユニット２０２には、ＭＰＵ２
０１を含むデジタル回路部分からのノイズがデジタル用
電源ＤＶccの電源ライン等から回り込まないようにする
ため、アナログ用電源ＡＶccの電源系統を分離してい
る。

【０００８】しかし、デジタル回路側となるＭＰＵ２０
１からシリアル転送用の信号ライン２０２，２０３，２
０４をＲ／Ｗプリアンプ回路２０２に直接接続している
ため、デジタル回路部分に含まれるクロックや電源等の
ノイズ成分が、シリアル転送用の信号ライン２０２，２
０３，２０４からＲ／Ｗプリアンプ回路２０２へ流入
し、微弱なヘッド読取データに乗ってしまい、信号品質
が劣化する問題点があった。

【０００９】また、ＦＰＣ上の信号ライン間でのクロス
トークによって、シリアル転送用の信号ライン２０２，
２０３，２０４からのノイズがリードデータライン２０
６のリードデータに乗ってしまうという問題点もあっ
た。この結果、Ｒ／Ｗプリアンプ回路のレジスタ設定用
のシリアル転送ラインの信号は、内部で高速動作させる
ために高周波ノイズを含むＭＰＵ又はゲートアレイ等で
生成されるためノイズを含んでおり、デジタル回路では
問題にならないノイズ成分でも、微弱アナログ信号を増
幅するＲ／Ｗプリアンプユニットに対しては大きな問題
となっている。

【００１０】本発明は、このような従来の問題点に鑑み
てなされたもので、シリアル転送によるレジスタ設定に
より高機能化されたヘッドＩＣ回路としてのＲ／Ｗプリ
アンプ回路に対するノイズの流入を確実に防止するよう
にした磁気ディスク装置等の記憶装置を提供することを
目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理説明
図である。ここで図１（Ａ）は構成であり、図１（Ｂ）
はシリアル転送ラインのタイミングチャートである。ま
ず本発明は、ディクス媒体のトラックを横切る方向にヘ
ッドを移動させるアクチュエータと装置筐体との間をＦ
ＰＣによって電気的に接続し、ＦＰＣ上のシリアル転送
ラインを使用したレジスタの設定により回路パラメータ
や動作状態を制御可能なＲ／Ｗプリアンプ回路として機
能するヘッドＩＣ回路２をアクチュエータ側のＦＰＣ上
に配置した磁気ディスク装置等の記憶装置を対象とす
る。

【００１２】このような記憶装置につき本発明にあって
は、ヘッドＩＣ回路２のレジスタを設定するＭＣ等のデ
ジタル回路１側に、レジスタ設定時以外はシリアル転送
ライン７−１〜７−３をハイインピーダンス（Ｈｉ−
Ｚ）にするハイインピーダンス回路３を設けたことを特
徴とする。ここで、ハイインピーダンス回路３をデジタ
ル回路１を構成するＩＣ回路に内蔵することによって部
品点数を削減できる。またデジタル回路１側のＩＣ回路
内に設けることができない場合には、ハイインピーダン
ス回路３をデジタル回路１を構成するＩＣ回路の外部に
設けてもよい。

【００１３】更に、デジタル回路１とハイインピーダン
ス回路３の電源系統は、同じデジタル用電源系統であっ
てもよいが、デジタル回路１側からのノイズ混入を低減
するためには、デジタル回路１とハイインピーダンス回
路３の電源系統を、別々に分離したデジタル用電源系統
とすることが望ましい。このような本発明の記憶装置に
よれば、Ｒ／Ｗプリアンプ回路として機能するヘッドＩ
Ｃ回路のレジスタ設定に使用するシリアル転送ライン
を、データ設定時以外は、ハイインピーダンスにするこ
とにより、信号ラインをＭＰＵを含むデジタル回路側と
ヘッドＩＣ回路側を電気的に絶縁分離し、デジタル回路
側のノイズをヘッドＩＣ回路に及ぼさないようにする。
その結果、ヘッド読取りによる再生信号へのノイズの混
入を防ぎ、再生信号の品質を向上できる。

【００１４】

【発明の実施の形態】図２は本発明のＲ／Ｗプリアンプ
回路に対するノイズ除去が適用される磁気ディスク装置
のブロック図である。ハードディスクドライブ（ＨＤ
Ｄ）として知られた磁気ディスク装置は、ディスクエン
クロージャ１０とコントロール回路ボード１２で構成さ
れる。

【００１５】ディスクエンクロージャ１０にはヘッドＩ
Ｃ回路として実装されたＲ／Ｗプリアンプ回路２、ヘッ
ドアクチュエータの先端に支持されて磁気ディスク媒体
のトラックを横切る方向に位置決めされるヘッドアッセ
ンブリィ１６、ヘッドアクチュエータを駆動するボイス
コイルモータ（以下「ＶＣＭ」という）、および磁気デ
ィスク媒体を回転するスピンドルモータ３４を備える。

【００１６】ディスクエンクロージャ１０に設けたＲ／
Ｗプリアンプ回路２は、ヘッド選択、リード／ライト切
替えの通常の機能に加え、ライト電流やＭＲヘッドに対
するリードセンス電流の切替え、更にはパワーセーブ等
のモード設定等の多機能化が図られており、コントロー
ル回路ボード１２側からのシリアル転送ラインによるレ
ジスタ設定により回路パラメータやモード設定が制御さ
れる。このためＲ／Ｗプリアンプ回路２に対しては、コ
ントロール回路ボード１２側よりシリアル転送ライン７
が接続されている。

【００１７】ヘッドアッセンブリィ１６はディスクエン
クロージャ１０に設けている磁気ディスク媒体の記録面
の枚数に対応した数だけ設けられ、各ヘッドアッセンブ
リィ１６はインダクティブヘッドを用いたライトヘッド
とＭＲヘッドを用いたリードヘッドを一体化した複合ヘ
ッドアッセンブリィを使用している。コントロール回路
ボード１２側には、ハードディスクドライブ全体の制御
を行うＭＣＵ（マイクロコントローラユニット）、リー
ドチャネル回路２０、ハードディスクコントローラ（Ｈ
ＤＣ）２４、不揮発性メモリとして設けられたフラッシ
ュＰＥＲＯＭ２６、ＤＲＡＭを使用したデータバッファ
２８、ＶＣＭ３２およびスピンドルモータ３４を駆動す
るサーボコントローラ３６、更に上位コントローラに対
するインタフェースコネクタ３８が設けられている。

【００１８】ディスクエンクロージャ１０とコントロー
ル回路ボード１２側との接続はＦＰＣ５，３５を使用し
て行っている。図３は図２のハードディスクドライブの
上部カバーを外して平面的に見た内部構造であり、磁気
ディスク媒体１５に対し筐体コーナ側を回転中心として
ヘッドアクチュエータ６が設けられている。ヘッドアク
チュエータ６の先端にはヘッドアッセンブリィ１６が設
けられ、反対側にＶＣＭ３２を配置している。ＦＰＣ５
は回動側となるヘッドアクチュエータ６の側面と筐体側
面の固定側との間に設けられており、ヘッドアクチュエ
ータ６側に装着しているＦＰＣの部分にヘッドＩＣ回路
としてのＲ／Ｗプリアンプ回路２を実装している。

【００１９】図４は図３のＦＰＣ５を取り出して平面的
に一部省略して表わしている。ＦＰＣ５は、上側をコン
トロール回路ボード接続部４０とし、中央の変形部とな
るバンド部４６を介して下側をヘッドアクチュエータ６
の側面に装着するヘッド接続部４８としている。コント
ロール回路ボード接続部４０には３本のシリアル転送ラ
イン７が引き出されており、またその左側に一対のリー
ドデータライン４６とライトデータライン４４を引き出
している。シリアル転送ライン７、リードデータライン
４６およびライトデータライン４４は、ＦＰＣの最も幅
が狭くなるバンド部４６を通ってヘッドアクチュエータ
６の側面に装着されるヘッド接続部４８に至っており、
このヘッド接続部４８の部分にヘッドＩＣ回路となるＲ
／Ｗプリアンプ回路２を実装している。

【００２０】このようにコントロール回路ボード１２と
ディスクエンクロージャ１０を電気的に接続するＦＰＣ
５上では、ヘッドアッセンブリィ１６のＭＲヘッドから
のリード信号を送るリードデータライン４６とＲ／Ｗプ
リアンプ回路２の高機能化の各種設定のためのレジスタ
設定を行うシリアル転送ライン７が近接して並んでお
り、デジタル回路側となるシリアル転送ラインのクロッ
ク等のノイズがクロストークによりリードデータライン
４６に乗り易い環境となっている。

【００２１】再び図２を参照するに、リードチャネル回
路２０には、Ｒ／Ｗプリアンプ回路２のヘッド選択によ
り選択された適宜のヘッドアッセンブリィ１６に対しラ
イトアクセスまたはリードアクセスを行うための回路が
設けられている。即ちハードディスクコントローラ２４
によりリードチャネル回路２０に対するライトゲート信
号がオンするライト動作時にあっては、ライト変調系統
が有効となるハードディスクコントローラ２４でフォーマットが済ん
だＮＲＺライトデータは、８／９エンコーダで符号化さ
れた後、プリコーダでパーシャルレスポンス最尤検出の
ための１／（１＋Ｄ）^ｍのプリコードを行った後、書込
補障を行い、最終的に書込ＦＦによって書込信号に変換
され、ＦＰＣ５よりＲ／Ｗプリアンプ回路２に供給さ
れ、Ｒ／Ｗプリアンプ回路２に設けているライトドライ
バにより、そのとき選択されているヘッドアッセンブリ
ィ１６を使用して磁気ディスク媒体に記録される。

【００２２】またハードディスクコントローラ２４から
のリードゲート信号がオンとなるリード動作の際には、
Ｒ／Ｗプリアンプ回路２は、そのとき選択されているヘ
ッドアッセンブリィ１６のＭＲヘッドからの読取信号を
増幅した後にリードチャネル回路２０のリード復調系統
に入力し、ＡＧＣアンプで増幅した後にローパスフィル
タを通し、続いて自動等化器で例えばパーシャルレスポ
ンス・クラス４（ＰＲ４）の波形等化を施し、ビタビ検
出器で最尤検出によりリードデータを復元する。

【００２３】そして、８／９デコーダでＮＲＺリードデ
ータを復号化し、ハードディスクコントローラ２４に出
力する。ハードディスクコントローラ２４にあっては、
リードデータについてＥＣＣ処理を行い、訂正可能なエ
ラーがあればエラー訂正を行った後に、データバッファ
２８を経由してインタフェースコネクタ３８より上位装
置にリードデータの転送を行う。

【００２４】サーボコントローラ３０は、リードチャネ
ル回路２０に設けたサーボフ復調系統で復調したサーボ
信号に基づくヘッド位置をＭＣＵ１を経由して受け、ヘ
ッドを目的トラックに移動するためのシーク制御とシー
ク完了後のオントラック制御をＶＣＭ３２の駆動で行
う。またハードディスクドライブの電源投入による起動
時にスピンドルモータ３４の起動制御を行い、起動完了
後は予め定めた一定回転速度の定速制御を行っている。

【００２５】更に、発振器２２はＭＣＵ１およびハード
ディスクコントローラ２４で使用する基準クロック信号
を発振しており、またパワーモニタ３６はハードディス
クドライブにおける電力消費の状態を監視し、例えば上
位装置からのアクセス待ち状態にあってはパワーセーブ
モードに切り替え、アクセスを受けるとパワーセーブモ
ードを解除して通常モードとすることで消費電力の低減
を図っている。

【００２６】図５は、図２のＭＣＵ１に設けられたＲ／
Ｗプリアンプ回路２に対するシリアル転送ライン７を通
って加わるノイズを除去するための本発明の第１実施形
態のブロック図である。図５の第１実施形態にあって
は、ＭＣＵ１の内部にゲートアレイ等を含むＭＰＵ４
に、ディスクエンクロージャ１０側のＲ／Ｗプリアンプ
回路２に設けているレジスタにデータを設定するための
シリアル転送の制御機能を設けている。即ち、この実施
形態にあっては、Ｒ／Ｗプリアンプ回路２のレジスタ設
定のためにＭＰＵ４はシリアルデータ・イネーブル信号
ＳＤＥＮ、シリアル転送クロック信号ＳＣＬＫおよびシ
リアル転送データ信号ＳＤＡＴＡの３つを発生する。

【００２７】この３つのシリアル転送信号に対応してシ
リアル転送ライン７には、ＳＤＥＮ転送ライン７−１、
ＳＣＬＫ転送ライン７−２およびＳＤＡＴＡ転送ライン
７−３の３本のラインが設けられている。本発明にあっ
ては、ＭＰＵ４からの転送ライン７の出力側にハイイン
ピーダンス回路３を新たに設けている。ハイインピーダ
ンス回路３は図６のように、ＳＤＥＮ転送ライン７−
１、ＳＣＬＫ転送ライン７−２およびＳＤＡＴＡ転送ラ
イン７−３のそれぞれに３ステート・バッファアンプ３
−１，３−２，３−３を挿入接続しており、３ステート
・バッファアンプ３−１〜３−３の制御端子に対しては
ＭＰＵ４からのハイインピーダンス制御ライン８を接続
している。

【００２８】３ステート・バッファアンプ３−１〜３−
３は、ＭＰＵ４からのハイインピーダンス制御信号８を
イネーブルにすると入出力間がハイインピーダンス状態
となり、電気的に入力側と出力側の転送ラインを切り離
すことができる。もちろん、ハイインピーダンス制御ラ
イン８をディセーブル状態にしていると通常のバッファ
アンプとして機能し、入力のハイレベルとローレベルに
対応した出力のハイレベルとローレベルの出力を行う。

【００２９】図７は図５のＭＰＵ４からのシリアル転送
信号によるＲ／Ｗプリアンプ回路２のレジスタ設定動作
のタイミングチャートである。ＭＰＵ４はリードアクセ
スに先立って、Ｒ／Ｗプリアンプ回路２のレジスタにリ
ード動作に必要なリード／ライト切替え、ヘッドセレク
ト、ＭＲヘッドのセンス電流制御等の機能選択のための
レジスタ設定を行う場合に、図７（Ａ）のようにレジス
タ設定機関に亘ってハイインピーダンス制御信号をディ
セーブル状態として図６の３ステート・バッファアンプ
３−１〜３−３のハイインピーダンス状態（Ｈｉ−Ｚ）
を解除してバッファアンプとして動作可能状態とする。

【００３０】このようにして３ステート・バッファアン
プ３−１〜３−３のハイインピーダンス状態の解除が済
むと、図７（Ａ）のようにレジスタ設定機関に亘ってＳ
ＤＥＮ転送ライン７−１をイネーブル状態とし、同時に
図７（Ｂ）のようにシリアル転送クロック信号ＳＬＣＫ
をＳＬＣＫラインに出力し、更に図７（Ｃ）のようにシ
リアル転送データ信号ＳＤＡＴＡとして各種の機能を設
定するためのデータＤ１，Ｄ２，Ｄ３，・・・ＤＸＸを
ＳＤＡＴＡライン７−３に転送する。

【００３１】このようなＲ／Ｗプリアンプ回路２に対す
るレジスタ設定が済むと、再びハイインピーダンス制御
ライン８がイネーブル状態となり、図６の３ステート・
バッファアンプ３−１〜３−３がハイインピーダンス状
態（Ｈｉ−Ｚ）となって、ＭＣＵ１側をＲ／Ｗプリアン
プ回路２側に対し電気的に切り離す。このためＭＣＵ１
側となるデジタル回路部でクロックやデータ等のパルス
的な信号変化があっても、Ｒ／Ｗプリアンプ回路２に対
しレジスタ設定を行っている期間以外はハイインピーダ
ンス回路３により転送ライン７の信号ライン７−１〜７
−３が全てハイインピーダンスの絶縁状態となってお
り、図２に示したようにＲ／Ｗプリアンプ回路２からＦ
ＰＣ５を通ってコントロール回路ボード１２のリードチ
ャネル回路２０に出力されるリード信号に、ＭＣＵ１側
のデジタル回路部によるクロック等に起因したノイズが
混入することが確実に防止できる。

【００３２】また図５の実施形態にあっては、Ｒ／Ｗプ
リアンプ回路２側に対する電源系統はアナログ用の電源
電圧ＡＶccとし、ＭＣＵ１側のデジタル用の電源ＤＶcc
１と別の電源系統としている。更にＭＣＵ１に内蔵して
いるハイインピーダンス回路３に対する電源をデジタル
的なノイズ源となるＭＰＵ４側のデジタル用電源電圧Ｄ
Ｖcc１の電源系統とは別の電源系統によるデジタル用電
源電圧ＤＶcc２としている。

【００３３】このためＭＰＵ４からのシリアル転送ライ
ン７を経由したＲ／Ｗプリアンプ回路２側へのノイズ混
入の防止に加え、ハイインピーダンス回路３をＭＰＵ４
側のクロック等によるノイズの影響を受けない別のデジ
タル用電源の電源電圧ＤＶcc２としたことで、デジタル
用電源系統からの転送ライン７に対するノイズの混入も
確実に防止できるようにしている。

【００３４】図８は図５に示した本発明で使用されるＲ
／Ｗプリアンプ回路２の具体例である。図８のＲ／Ｗプ
リアンプ回路２は、制御レジスタ回路６０、ヘッド選択
回路６２、ライトドライバ６４、プリアンプ６６、アン
プ６８、ブースタ７０を備えている。制御レジスタ回路
６０に対しては、ＭＣＵ１側からのＳＤＥＮ転送ライン
７−１、ＳＣＬＫ転送ライン７−２およびＳＤＡＴＡ転
送ライン７−３を使用した図７に示したような転送信号
の供給により、ヘッドアッセンブリィとのリードライト
に必要な各種の回路パラメータや動作モードの設定がで
きる。

【００３５】図８の実施形態にあっては、制御レジスタ
６０に対するレジスタ設定によりヘッド選択回路６２を
制御するリードライト切替えとヘッド選択、ライトドラ
イバ６４の制御によるライト電流の設定制御、プリアン
プ６６に続いて設けられたアンプ６８によるリード信号
のゲイン制御、アンプ６８に続いて設けたブースタ７０
による広域共調のブーストアップ周波数の切替制御、更
にはＭＲヘッドバイアス制御回路７２によるＭＲヘッド
に対するセンサ電流を最適化するためのバイアス制御が
できる。

【００３６】更に制御レジスタ６０によるモード制御と
しては、ライトモードライトモードでのＭＲバイアス制御のオンサーボライトモードリードモードアイドルモード等が設定できる。このような高機能化されたＲ／Ｗプリ
アンプ回路２に対しては、例えばテキサスインスツルメ
ント製のＴＬＳ２４Ｆ５５６ＤＢＴ等を使用することが
できる。

【００３７】図９は図５のＭＣＵ１側に設けているＭＰ
Ｕ４によるハイインピーダンス回路３の制御に伴うシリ
アル転送制御のフローチャートである。まずステップＳ
１において、ＭＰＵ４にリードアクセス要求が発生する
と、ステップＳ１でＲ／Ｗプリアンプ回路２に対するレ
ジスタ変更要求を行い、ステップＳ２でハイインピーダ
ンス回路３をディセーブル状態として転送ライン７のハ
イインピーダンスを解除する。

【００３８】続いてステップＳ３で、ハイインピーダン
ス状態が解除された転送ライン７を使用してＲ／Ｗプリ
アンプ回路２に対しシリアル転送処理によりレジスタ設
定を行う。このレジスタ設定のデータ転送が済むと、ス
テップＳ４で、ハイインピーダンス回路３をハイインピ
ーダンス状態に設定してＭＣＵ１とＲ／Ｗプリアンプ回
路２の転送ライン７による接続を絶縁状態に切り離し、
この状態でステップＳ５のデータリードを行う。

【００３９】これによってデータリードを行っている
間、転送ライン７はハイインピーダンス状態におかれ、
ＭＣＵ１を含むデジタル回路側からのクロック等のノイ
ズがＲ／Ｗプリアンプ回路２側に転送ライン７を経由し
て流れ込み、リードチャネル回路２０に対するリード信
号に混入することを確実に防止できる。図１０は本発明
の第２実施形態であり、この実施形態にあってはＭＣＵ
１の内部にハイインピーダンス回路３を図５の実施形態
のように設けることができない場合であり、この場合に
はＭＣＵ１の外部にハイインピーダンス回路３を設けて
いる。

【００４０】ＭＣＵ１に対し外部に設けられたハイイン
ピーダンス回路３は、図６の回路構成を備え、ＭＣＵ１
からの３本のＳＤＥＮ，ＳＣＬＫおよびＳＤＡＴＡ転送
ラインを入力接続し、出力よりＲ／Ｗプリアンプ回路２
に同じ３本の転送ライン７−１〜７−３を接続してい
る。またＭＣＵ１よりハイインピーダンス制御ライン８
を引き出し、内蔵した３ステート・バッファアンプの制
御端子にハイインピーダンス制御信号を供給している。

【００４１】また図１０の実施形態にあっては、ＭＣＵ
１の外部に取り出したハイインピーダンス回路３に対す
る電源電圧は、同じデジタル用の電源電圧ＤＶcc１とし
ており、デジタル用電源ラインに対するＭＣＵ１側から
のノイズの混入が少ない場合に適用できる。図１１は本
発明の第３実施形態であり、この実施形態にあっては図
１０のＭＣＵ１に対し外部にハイインピーダンス回路３
を設けた場合について、それぞれのデジタル用電源系統
を分離したことを特徴とする。即ちＭＣＵ１のデジタル
用電源電圧ＤＶcc１の電源系統に対し、外部に設けてい
るハイインピーダンス回路３のデジタル用電源電圧ＤＶ
cc２を別の電源系統としている。

【００４２】これによってデジタル用電源系統を共通し
たことによってＭＣＵ１側のクロック等のノイズが電源
系統を通じてハイインピーダンス回路３に回り込み、ハ
イインピーダンス状態にあっても出力側の転送ライン７
に流れ込んでＲ／Ｗプリアンプ回路２のリード信号に混
入してしまうことを確実に防止している。図１２は本発
明のハイインピーダンス回路に代替可能な実施形態であ
り、ＭＣＵ１に対するデジタル用電源電圧ＤＶcc１の電
源系統に対し転送ライン７にバッファ回路６を設け、こ
のバッファ回路６については別のデジタル用電源電圧Ｄ
Ｖcc２を分離した電源系統からの電源供給を行うように
したことを特徴とする。

【００４３】バッファ回路６にはＳＤＥＮ，ＳＣＬＫお
よびＳＤＡＴＡ転送ライン７−１〜７−３に対応して３
つのバッファアンプ６−１，６−２，６−３が設けられ
ており、３ステート・バッファアンプを使用しないこと
からハイインピーダンス状態への切替えは特に行ってい
ない。この図１２の実施形態は、ＭＣＵ１の電源電圧Ｄ
Ｖcc１の電源系統と分離した電源系統のデジタル用電源
電圧ＤＶcc２を用いるだけでＲ／Ｗプリアンプ回路２側
の転送ライン７にノイズの混入が防止できるような場合
に有効である。

【００４４】尚、上記の実施形態はＲ／Ｗプリアンプ回
路のレジスタ設定に使用するシリアル転送ラインを例に
とるものであったが、リード信号の出力中は休止状態に
おかれ、リード信号の出力期間以外に信号出力が行われ
るＲ／Ｗプリアンプ回路に対する信号ラインについて、
全く同様に適用することができる。

【００４５】

【発明の効果】以上説明してきたように本発明によれ
ば、Ｒ／Ｗプリアンプ回路として機能するヘッドＩＣ回
路のレジスタ設定を行う期間以外については、ＭＣＵ等
のデジタル回路側からのシリアル転送ラインをハイイン
ピーダンス状態に維持することで、レジスタ設定用の転
送ラインからのリード再生信号に対するノイズの混入を
確実に防止し、再生信号の品質を向上させ、Ｒ／Ｗプリ
アンプ回路側の高機能化に影響されることなくエラーレ
ートを更に低減させることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明のノイズ除去を備えた磁気ディスク装置
のブロック図

【図３】本発明が適用されるディスクドライブの内部構
造の説明図

【図４】図３のヘッドアクチュエータと筐体間に配置し
たＦＰＣを取り出した説明図

【図５】本発明による第１実施形態のブロック図

【図６】図５のハイインピーダンス回路の回路図

【図７】図５のシリアル転送ラインによるレジスタ設定
のタイミングチャート

【図８】図５のＲ／Ｗプリアンプ回路の回路ブロック図

【図９】図５のＭＰＵによるリード処理のフローチャー
ト

【図１０】ハイインピーダンス回路を外部に設けた本発
明の第２実施形態のブロック図

【図１１】ＭＰＵとハイインピーダンス回路を別電源に
分離した本発明の第３実施形態のブロック図

【図１２】本発明のハイインピーダンス回路の代替回路
のブロック図

【図１３】従来のパラレルラインによるＲ／Ｗプリアン
プの機能設定のブロック図

【図１４】従来のシリアル転送ラインのレジスタ設定に
よるＲ／Ｗプリアンプの機能設定のブロック図

【図１５】図１４のシリアル転送ラインによるレジスタ
設定のタイミングチャート

【符号の説明】

１：デジタル制御回路（ＭＣＵ）２：Ｒ／Ｗプリアンプ回路（ヘッドＩＣ回路）３：ハイインピーダンス回路３−１〜３−３：３ステート・バッファアンプ４：ＭＰＵ５：ＦＰＣ６：ヘッドアクチュエータ７：シリアル転送ライン７−１：ＳＤＥＮ転送ライン７−２：ＳＬＣＫ転送ライン７−３：ＳＤＡＴＡ転送ライン８：ハイインピーダンス制御ライン９：バッファ回路９−１〜９−３：バッファアンプ１０：ディスクエンクロージャ１１：磁気ディスク媒体１２：コントロール回路ボード１５：磁気ディスク媒体１６：ヘッドアッセンブリィ１８ａ，１８ｂ：コネクタ２０：リードチャネル回路２２：発振器２４：ハードディクコントローラ（ＨＤＣ）２６：フラッシュＰＥＲＯＭ２８：データバッファ３０：サーボコントローラ３２：ボイスコイルモータ（ＶＣＭ）３４：スピンドルモータ３６：パワーモニタ３８：インタフェースコネクタ４０：プリント回路ボード接続部４２：ライトデータライン４４：リードデータライン４６：バンド部４８：ヘッド接続部６０：制御レジスタ回路６２：ヘッド選択回路６４：ライトドライバ６６：プリアンプ６８：アンプ７０：ブースタ７２：ＭＲヘッドバイアス制御回路

Claims

【特許請求の範囲】

【請求項１】ディクス媒体のトラックを横切る方向にヘ
ッドを移動させるアクチュエータと装置筐体との間をＦ
ＰＣによって電気的に接続し、前記ＦＰＣ上のシリアル
転送ラインを使用したレジスタの設定により回路パラメ
ータや動作状態を制御可能なＲ／Ｗプリアンプ回路とし
て機能するヘッドＩＣ回路を前記アクチュエータ側のＦ
ＰＣ上に配置した記憶装置に於いて、前記ヘッドＩＣ回路のレジスタを設定するデジタル回路
側に、レジスタ設定時以外は前記シリアル転送ラインを
ハイインピーダンスにするハイインピーダンス回路を設
けたことを特徴とする記憶装置。
【請求項２】請求項１記載の記憶装置に於いて、前記ハ
イインピーダンス回路を前記デジタル回路を構成するＩ
Ｃ回路に内蔵したことを特徴とする記憶装置。
【請求項３】請求項１記載の記憶装置に於いて、前記ハ
イインピーダンス回路を前記デジタル回路を構成するＩ
Ｃ回路の外部に設けたことを特徴とする記憶装置。
【請求項４】請求項１記載の記憶装置に於いて、前記デ
ジタル回路と前記ハイインピーダンス回路の電源系統を
同じにしたことを特徴とする記憶装置。
【請求項５】請求項１記載の記憶装置に於いて、前記デ
ジタル回路と前記ハイインピーダンス回路の電源系統を
別々に分離したことを特徴とする記憶装置。